KR20070058906A - Method of fabricating semiconductor memory device having vertical transistor - Google Patents

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이강윤
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Abstract

A method for fabricating a semiconductor memory device with a vertical transistor is provided to perform more stable and simple process steps by aligning a lower conductive pattern with a portion from which a sacrificial pattern used for forming a vertical transistor is removed. A sacrificial pattern is formed on a semiconductor substrate(100). A vertical gate structure is formed in the semiconductor substrate under the sacrificial pattern. A lower impurity region(111) is formed in the semiconductor substrate in the periphery of the vertical gate structure, functioning as a common source. A planarized insulation layer(119) is formed on the semiconductor substrate including the vertical gate structure, exposing the upper surface of the sacrificial pattern. The sacrificial pattern is selectively removed to form a pattern hole exposing the vertical gate structure. A lower conductive pattern(123) is formed in the pattern hole, electrically connected to the exposed vertical gate structure. An information storing material pattern(125) is formed on the lower conductive pattern.

Description

수직 트랜지스터를 갖는 반도체 메모리 소자의 제조방법{Method of fabricating semiconductor memory device having vertical transistor}Method of fabricating semiconductor memory device having vertical transistors

도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 보여주는 평면도이다. 1 is a plan view illustrating a semiconductor memory device according to example embodiments.

도 2 내지 도 11은 본 발명의 실시예에 따른 반도체 메모리 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ′에 따라 취해진 단면도들이다.2 through 11 are cross-sectional views taken along line II ′ of FIG. 1 to describe a semiconductor memory device according to an embodiment of the present invention.

도 12는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ′에 따라 취해진 단면도들이다.12 are cross-sectional views taken along line II ′ of FIG. 1 to describe a semiconductor memory device according to another embodiment of the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 수직 트랜지스터를 갖는 반도체 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor memory device having a vertical transistor.

반도체 메모리 소자의 집적도가 증가함에 따라, 웨이퍼 상에 형성되는 트랜지스터 및 정보저장 매체와 같은 개별 소자가 차지하는 면적이 축소되고 있다. 따라서, 종래부터 사용되어 왔던 평판형 트랜지스터는 반도체 소자의 고집적화에 따라, 그 평면적이 점점 감소하게 되고, 결과적으로 상기 평판형 트랜지스터의 채널 길이가 감소하여 단채널 효과를 발생시키게 된다.As the degree of integration of semiconductor memory devices increases, the area occupied by individual devices such as transistors and information storage media formed on the wafer is reduced. Therefore, the planar transistor, which has been conventionally used, is increasingly reduced in planar area due to the high integration of semiconductor devices. As a result, the channel length of the planar transistor is reduced, resulting in a short channel effect.

이에 따라, 반도체 소자의 집적도를 더욱 증가시키면서, 트랜지스터의 단채널 효과를 방지할 수 있는 수직 트랜지스터에 대한 관심이 커져가고 있다. 상기 수직 트랜지스터는 소오스 및 드레인이 수직으로 배치되고, 채널 영역이 상기 소오스 및 드레인 사이에 배치된다. 게이트 전극은 상기 채널 영역을 감싸는 형태로 제공될 수 있다.Accordingly, interest in vertical transistors that can prevent short channel effects of transistors while increasing the degree of integration of semiconductor devices is increasing. The vertical transistor has a source and a drain disposed vertically, and a channel region is disposed between the source and the drain. The gate electrode may be provided to surround the channel region.

상기 수직 트랜지스터 상에 상변화 물질막이 배치되는 구조가 미국 등록특허 제 6,740,921 B2에 마츄오카(Matsuoka) 등에 의해 개시되어 있다. 마츄오카 등에 따르면, 반도체기판 상에 소오스, 드레인 및 채널 영역이 형성되는 반도체 패턴을 형성한다. 상기 반도체 패턴 측벽을 덮는 워드라인이 형성된다. 이때, 상기 소오스, 상기 드레인 및 상기 채널 영역은 수직으로 배치된다. 상기 워드라인이 형성된 반도체기판에 절연막을 형성하고, 상기 절연막을 패터닝하여 상기 반도체 패턴을 노출시킨다. 이후, 상기 노출된 반도체 패턴과 접촉하는 상변화 물질막을 형성한다. 상기의 미국 등록특허에 의하면, 수직 트랜지스터 상에 상변화 물질막으로 이루어진 저항체를 배치할 수 있어, 반도체 소자의 고집적화를 추구할 수 있다. 그러나, 상기 수직 트랜지스터의 성능 및 상기 수직 트랜지스터 상에 형성될 상변화 물질막과 같은 정보저장 물질이 좀 더 안정적이고 단순한 공정 단계로 수행될 수 있는 반도체 메모리 소자의 제조방법이 계속적으로 요구된다. A structure in which a phase change material film is disposed on the vertical transistor is disclosed by Matsuoka et al. In US Pat. No. 6,740,921 B2. According to Machuoka et al., A semiconductor pattern is formed on which a source, a drain and a channel region are formed. A word line is formed to cover sidewalls of the semiconductor pattern. In this case, the source, the drain and the channel region are vertically disposed. An insulating film is formed on the semiconductor substrate on which the word line is formed, and the insulating film is patterned to expose the semiconductor pattern. A phase change material film is then formed in contact with the exposed semiconductor pattern. According to the above-mentioned US patent, it is possible to arrange a resistor made of a phase change material film on the vertical transistor, so that high integration of the semiconductor device can be pursued. However, there is a continuing need for a method of fabricating a semiconductor memory device in which the performance of the vertical transistor and information storage material such as a phase change material film to be formed on the vertical transistor can be performed in a more stable and simple process step.

본 발명이 이루고자 하는 기술적 과제는 수직 트랜지스터 상에 정보저장 요 소를 형성하는 개선된 방법을 제공하여, 보다 고집적화된 반도체 메모리 소자를 제조할 수 있는 방법을 제공함에 있다.An object of the present invention is to provide an improved method of forming an information storage element on a vertical transistor, to provide a method for manufacturing a more integrated semiconductor memory device.

상기 기술적 과제를 이루기 위한 본 발명에 따르면, 수직 트랜지스터를 갖는 반도체 메모리 소자의 제조방법이 제공된다. 상기 반도체 메모리 소자는 반도체기판을 준비하고, 상기 반도체기판 상에 희생 패턴을 형성하는 것을 포함한다. 상기 희생 패턴 하부의 상기 반도체기판 내에 수직 게이트 구조체를 형성한다. 상기 수직 게이트 구조체가 형성된 상기 반도체기판에 상기 희생 패턴의 상부면을 노출시키는 평탄화된 절연막을 형성한다. 상기 희생 패턴을 선택적으로 제거하여 상기 수직 게이트 구조체를 노출시키는 패턴홀을 형성한다. 상기 패턴홀 내에 상기 노출된 수직 게이트 구조체와 전기적으로 접속하는 하부 도전성 패턴을 형성한다. 상기 하부 도전성 패턴 상에 정보저장 물질 패턴을 형성한다.According to the present invention for achieving the above technical problem, a method of manufacturing a semiconductor memory device having a vertical transistor is provided. The semiconductor memory device may include preparing a semiconductor substrate and forming a sacrificial pattern on the semiconductor substrate. A vertical gate structure is formed in the semiconductor substrate under the sacrificial pattern. A planarization insulating layer is formed on the semiconductor substrate on which the vertical gate structure is formed to expose an upper surface of the sacrificial pattern. The sacrificial pattern may be selectively removed to form a pattern hole exposing the vertical gate structure. A lower conductive pattern is formed in the pattern hole to electrically connect the exposed vertical gate structure. An information storage material pattern is formed on the lower conductive pattern.

상기 절연막을 형성하기 전에, 상기 수직 게이트 구조체 주위의 반도체기판 내에 하부 불순물 영역을 형성할 수 있다.Before forming the insulating layer, a lower impurity region may be formed in the semiconductor substrate around the vertical gate structure.

상기 하부 불순물 영역은 공통 소오스(common source)의 역할을 하도록 형성될 수 있다.The lower impurity region may be formed to serve as a common source.

상기 하부 도전성 패턴을 형성하기 전에, 상기 노출된 수직 게이트 구조체의 상부영역 내에 상부 불순물 영역을 형성할 수 있다.Before forming the lower conductive pattern, an upper impurity region may be formed in an upper region of the exposed vertical gate structure.

상기 하부 도전성 패턴은 폴리실리콘막, 금속막 또는 금속 실리사이드막으로 형성될 수 있다.The lower conductive pattern may be formed of a polysilicon layer, a metal layer, or a metal silicide layer.

상기 정보저장 물질 패턴은 상기 패턴홀 내에 형성될 수 있다.The data storage material pattern may be formed in the pattern hole.

상기 하부 도전성 패턴은 상기 패턴홀을 채우도록 형성되고, 상기 정보저장 물질 패턴은 상기 절연막 상에 상기 하부 도전성 패턴을 덮도록 형성될 수 있다.The lower conductive pattern may be formed to fill the pattern hole, and the data storage material pattern may be formed to cover the lower conductive pattern on the insulating layer.

상기 정보저장 물질 패턴은 상변화 물질 패턴을 포함할 수 있다.The data storage material pattern may include a phase change material pattern.

상기 정보저장 물질 패턴의 상부를 가로지르고 상기 정보저장 물질 패턴과 전기적으로 접속하는 비트라인을 형성할 수 있다.A bit line may be formed across the top of the data storage material pattern and electrically connected to the data storage material pattern.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이고, 도 2 내지 도 11은 도 1의 Ⅰ-Ⅰ′에 따라 취해진 단면도들이다.1 is a plan view illustrating a semiconductor memory device according to example embodiments, and FIGS. 2 through 11 are cross-sectional views taken along line II ′ of FIG. 1.

도 1 및 도 2를 참조하면, 반도체기판(100)이 제공된다. 상기 반도체기판(100) 상에 희생막을 형성한다. 상기 희생막은 차례로 적층된 패드 산화막 및 패드 질화막으로 형성할 수 있다. 상기 희생막을 패터닝하여 상기 반도체기판(100) 상에 2차원적으로 배열된 아일랜드 형태의 패턴을 갖는 희생 패턴(101)을 형성한다. 1 and 2, a semiconductor substrate 100 is provided. A sacrificial film is formed on the semiconductor substrate 100. The sacrificial layer may be formed of a pad oxide layer and a pad nitride layer that are sequentially stacked. The sacrificial layer is patterned to form a sacrificial pattern 101 having an island-shaped pattern two-dimensionally arranged on the semiconductor substrate 100.

도 1 및 도 3을 참조하면, 상기 희생 패턴(101)을 식각마스크로 사용하여 상 기 반도체기판(100)을 식각하여 제1 트렌치(102)를 형성한다. 상기 제1 트렌치(102)를 갖는 반도체기판(100)에 보호막을 형성한다. 상기 보호막은 실리콘 산화막으로 형성될 수 있다. 상기 실리콘 산화막은 열산화막으로 형성될 수 있다. 상기 보호막을 에치백하여 보호 스페이서(103)를 형성한다. 상기 보호 스페이서(103)는 상기 제1 트렌치(102)의 측벽 상에 형성된다.1 and 3, the first substrate 102 is formed by etching the semiconductor substrate 100 using the sacrificial pattern 101 as an etching mask. A protective film is formed on the semiconductor substrate 100 having the first trench 102. The protective film may be formed of a silicon oxide film. The silicon oxide film may be formed of a thermal oxide film. The protective film 103 is etched back to form a protective spacer 103. The protective spacer 103 is formed on the sidewall of the first trench 102.

도 1 및 도 4를 참조하면, 상기 보호 스페이서(103) 및 상기 희생 패턴(101)을 식각마스크로 사용하여 상기 반도체기판(100)을 식각하여 제2 트렌치(102′)를 형성한다. 상기 제2 트렌치(102′)는 상기 제1 트렌치(102) 하부의 상기 반도체기판(100)이 식각되어 상기 제1 트렌치(102)보다 깊도록 형성된다. 결과적으로, 상기 희생 패턴(101) 하부에 예비 반도체기둥(105)이 형성된다.1 and 4, the semiconductor substrate 100 is etched using the protective spacer 103 and the sacrificial pattern 101 as an etch mask to form a second trench 102 ′. The second trench 102 ′ is formed to be deeper than the first trench 102 by etching the semiconductor substrate 100 under the first trench 102. As a result, a preliminary semiconductor pillar 105 is formed under the sacrificial pattern 101.

도 1, 도 5 및 도 6을 참조하면, 상기 보호 스페이서(103) 및 상기 희생 패턴(101)을 식각마스크로 사용하여 상기 반도체기판(100)을 등방성 식각하여 상기 제2 트렌치(102′)의 폭보다 넓은 폭을 갖는 제3 트렌치(102″)를 형성한다. 이때, 상기 예비 반도체기둥(105)의 하부 영역, 즉, 상기 예비 반도체기둥(105)의 상기 보호 스페이서(103)로 보호되지 않는 부분이 식각되어 상기 예비 반도체기둥(105)의 폭보다 작은 폭을 갖는 반도체기둥(105′)이 형성된다. 상기 반도체기둥(105′)을 둘러싸는 게이트 절연막(107)을 형성한다. 상기 게이트 절연막(107)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 high-k 유전막 중 하나를 포함하도록 형성될 수 있다. 상기 게이트 절연막(107)이 실리콘 산화막으로 형성되는 경우 열산화 공정이 사용될 수 있다. 상기 게이트 절연막(107) 상에 상기 제3 트렌치(102 ″)를 채우는 게이트 전극막을 형성한다. 상기 게이트 전극막은 도핑된 폴리실리콘막, 금속막 및 금속 실리사이드막 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 게이트 전극막을 평탄화시키어 평탄화된 게이트 전극막(109)을 형성한다.1, 5, and 6, the semiconductor substrate 100 is isotropically etched using the protective spacer 103 and the sacrificial pattern 101 as an etch mask to form the second trench 102 ′. A third trench 102 ″ having a width wider than the width is formed. At this time, the lower region of the preliminary semiconductor pillar 105, that is, the portion not protected by the protective spacer 103 of the preliminary semiconductor pillar 105 is etched to have a width smaller than the width of the preliminary semiconductor pillar 105. The semiconductor pillar 105 'which has is formed. A gate insulating film 107 is formed surrounding the semiconductor pillar 105 '. The gate insulating layer 107 may be formed to include one of a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, and a high-k dielectric layer. When the gate insulating layer 107 is formed of a silicon oxide film, a thermal oxidation process may be used. A gate electrode film filling the third trench 102 ″ is formed on the gate insulating film 107. The gate electrode layer may be formed to include at least one of a doped polysilicon layer, a metal layer, and a metal silicide layer. The gate electrode film is planarized to form a planarized gate electrode film 109.

도 1 및 도 7을 참조하면, 상기 희생 패턴(101)을 식각마스크로 사용하여 상기 제3 트렌치(102″)의 바닥이 노출될 때까지 상기 평탄화된 게이트 전극막(109)을 이방성 식각한다. 그 결과, 상기 반도체기둥(105′)의 측벽을 둘러싸는 게이트 전극(109′)이 형성된다. 이때, 상기 게이트 절연막(107)이 함께 패터닝되어 패터닝된 게이트 절연막(107′)이 형성될 수 있다. 상기 반도체기둥(105′), 상기 패터닝된 게이트 절연막(107′) 및 상기 게이트 전극(109′)은 수직 게이트 구조체(VG)를 구성할 수 있다.1 and 7, the planarized gate electrode layer 109 is anisotropically etched using the sacrificial pattern 101 as an etching mask until the bottom of the third trench 102 ″ is exposed. As a result, a gate electrode 109 'surrounding the sidewall of the semiconductor pillar 105' is formed. In this case, the gate insulating layer 107 may be patterned together to form a patterned gate insulating layer 107 ′. The semiconductor pillar 105 ′, the patterned gate insulating layer 107 ′, and the gate electrode 109 ′ may constitute a vertical gate structure VG.

상기 수직 게이트 구조체(VG) 주위의 반도체기판에 불순물 이온들을 주입하여 하부 불순물 영역(111)을 형성한다. 자세히 말하면, 상기 희생 패턴(101)을 이온주입마스크로 사용하여 상기 노출된 제3 트렌치 (102″) 하부의 상기 반도체기판(100) 내에 불순물들을 주입한다. 상기 하부 불순물 영역(111)은 공통 소오스(common source)의 역할을 할 수 있다. 이후, 실리사이드 공정과 같은 저저항 공정을 수행할 수 있다.The impurity ions are implanted into the semiconductor substrate around the vertical gate structure VG to form the lower impurity region 111. In detail, impurities are implanted into the semiconductor substrate 100 under the exposed third trench 102 ″ using the sacrificial pattern 101 as an ion implantation mask. The lower impurity region 111 may serve as a common source. Thereafter, a low resistance process such as a silicide process may be performed.

도 1 및 도 8을 참조하면, 상기 하부 불순물 영역(111)을 갖는 반도체기판의 전면에 제1 절연막을 형성한다. 상기 제1 절연막은 상기 제3 트렌치 (102″)를 채우도록 형성된다. 상기 희생 패턴(101)의 상부면이 노출되도록 상기 제1 절연막을 평탄화시킬 수 있다. 이후, 상기 제1 절연막 상에 라인 형태의 개구부를 갖는 포토 레지스트 패턴을 형성하고, 상기 포토레지스트 패턴 및 상기 희생 패턴(101)을 식각 마스크로 사용하여 상기 제1 절연막을 상기 게이트 전극(109′)이 노출될 때까지 식각한다. 그 결과, 제1 절연 패턴(115)이 형성되며, 상기 제1 절연 패턴(115)은 상기 하부 불순물 영역(111)을 덮는다. 상기 제1 절연 패턴(115)을 갖는 반도체기판 상에 워드라인 도전막을 형성한다. 상기 워드라인 도전막은 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다. 상기 워드라인 도전막을 에치 백하여 상기 게이트 전극(109′)과 전기적으로 접속하는 워드라인(117)을 형성한다. 상기 워드라인(117)을 갖는 반도체기판에 제2 절연막을 형성한다. 상기 제2 절연막을 상기 희생 패턴(101)이 노출될 때까지 평탄화하여 평탄화된 절연막(119)을 형성한다.1 and 8, a first insulating film is formed on the entire surface of the semiconductor substrate having the lower impurity region 111. The first insulating film is formed to fill the third trench 102 ″. The first insulating layer may be planarized to expose the top surface of the sacrificial pattern 101. Thereafter, a photoresist pattern having a line-shaped opening is formed on the first insulating layer, and the first insulating layer is formed using the photoresist pattern and the sacrificial pattern 101 as an etching mask. Etch until it is exposed. As a result, a first insulating pattern 115 is formed, and the first insulating pattern 115 covers the lower impurity region 111. A word line conductive film is formed on the semiconductor substrate having the first insulating pattern 115. The word line conductive layer may be formed of a doped polysilicon layer or a metal layer. The word line conductive layer is etched back to form a word line 117 electrically connected to the gate electrode 109 '. A second insulating film is formed on the semiconductor substrate having the word line 117. The second insulating layer is planarized until the sacrificial pattern 101 is exposed to form a planarized insulating layer 119.

도 1 및 도 9를 참조하면, 상기 희생 패턴(101)을 제거하여 패턴홀(120)을 형성한다. 상기 희생 패턴(101)은 인산 용액을 사용한 습식 식각 공정을 이용하여 제거될 수 있다. 상기 패턴홀(120)에 의하여 노출된 상기 반도체기둥(105′)의 상부 영역 내에 불순물들을 주입하여 상부 불순물 영역(121)을 형성한다. 예컨대, 상기 상부 불순물 영역(121)은 상기 평탄화된 절연막(119)을 이온주입마스크로 사용한 이온주입 공정을 사용하여 형성될 수 있다. 상기 상부 불순물 영역(121), 상기 수직 게이트 구조체(VG) 및 상기 하부 불순물 영역(111)은 수직 트랜지스터(VT)를 구성한다.1 and 9, the sacrificial pattern 101 is removed to form a pattern hole 120. The sacrificial pattern 101 may be removed using a wet etching process using a phosphoric acid solution. An impurity is implanted into the upper region of the semiconductor pillar 105 ′ exposed by the pattern hole 120 to form the upper impurity region 121. For example, the upper impurity region 121 may be formed using an ion implantation process using the planarized insulating layer 119 as an ion implantation mask. The upper impurity region 121, the vertical gate structure VG and the lower impurity region 111 constitute a vertical transistor VT.

도 1 및 도 10을 참조하면, 상기 상부 불순물 영역(121)이 형성된 반도체기판의 전면에 하부 도전막을 형성한다. 상기 하부 도전막을 형성하기 전에, 상기 패턴홀(120)의 측벽 상에 측벽 스페이서(도시하지 않음)를 형성할 수 있다. 상기 측 벽 스페이서는 실리콘 질화막으로 형성될 수 있다. 상기 평탄화된 절연막(119)을 평탄화저지막으로 사용하여 상기 하부 도전막을 평탄화시킬 수 있다. 이후, 상기 평탄화된 하부 도전막을 리세스시키어 하부 도전성 패턴(123)을 형성한다. 상기 하부 도전성 패턴(123)은 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다. 이와는 달리, 상기 하부 도전성 패턴(123)은 금속 실리사이드막으로 형성될 수 있다. 상기 평탄화된 하부 도전막을 리세스시키는 것은 에치 백 공정을 사용하여 수행될 수 있다. 상기 하부 도전성 패턴(123) 상에 상기 패턴홀(120)을 채우는 정보저장 물질 패턴(125)을 형성할 수 있다. 상기 정보저장 물질 패턴(125)은 상변화 물질막으로 형성될 수 있다. 상기 상변화 물질막은 GST막과 같은 칼코게나이드막으로 형성할 수 있다. 이 경우, 상기 수직 트랜지스터(VT)와 상기 상변화 물질막으로 형성된 정보저장 물질 패턴(125)은 상변화 메모리 셀을 구성할 수 있다.1 and 10, a lower conductive film is formed on the entire surface of the semiconductor substrate on which the upper impurity region 121 is formed. Before forming the lower conductive layer, sidewall spacers (not shown) may be formed on sidewalls of the pattern hole 120. The side wall spacers may be formed of a silicon nitride film. The lower conductive layer may be planarized by using the planarized insulating layer 119 as a planarization blocking layer. Thereafter, the planarized lower conductive layer is recessed to form a lower conductive pattern 123. The lower conductive pattern 123 may be formed of a doped polysilicon layer or a metal layer. In contrast, the lower conductive pattern 123 may be formed of a metal silicide layer. Recessing the planarized lower conductive layer may be performed using an etch back process. An information storage material pattern 125 may be formed on the lower conductive pattern 123 to fill the pattern hole 120. The data storage material pattern 125 may be formed of a phase change material film. The phase change material film may be formed of a chalcogenide film such as a GST film. In this case, the vertical transistor VT and the information storage material pattern 125 formed of the phase change material layer may constitute a phase change memory cell.

본 발명에 의하면, 상기 희생 패턴(101)이 제거되어 형성된 상기 패턴홀(120) 내에 상기 하부 도전성 패턴(123) 및 상기 정보저장 물질 패턴(125)이 형성된다. 따라서, 상기 하부 도전성 패턴(123) 및 상기 정보저장 물질 패턴(125)은 별도의 패터닝 공정 등이 요구되지 않으면서, 상기 수직 트랜지스터 상부에 얼라인되도록 형성할 수 있다.According to the present invention, the lower conductive pattern 123 and the data storage material pattern 125 are formed in the pattern hole 120 formed by removing the sacrificial pattern 101. Accordingly, the lower conductive pattern 123 and the data storage material pattern 125 may be formed to be aligned on the vertical transistor without requiring a separate patterning process.

도 1 및 도 11을 참조하면, 상기 정보저장 물질 패턴(125)의 상부를 가로지르고 상기 정보저장 물질 패턴(125)과 전기적으로 접속하는 비트라인(129)을 형성한다. 상기 비트라인(129)은 도핑된 폴리실리콘막, 금속막 및 금속 실리사이드막 중 적어도 하나를 포함하도록 형성될 수 있다.1 and 11, a bit line 129 is formed across the top of the data storage material pattern 125 and electrically connected to the data storage material pattern 125. The bit line 129 may be formed to include at least one of a doped polysilicon layer, a metal layer, and a metal silicide layer.

도 12는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.12 is a cross-sectional view illustrating a method of manufacturing a semiconductor memory device in accordance with another embodiment of the present invention.

도 1 및 도 12를 참조하면, 도 2 내지 도 8을 참조하여 설명된 것과 같은 방법을 사용하여 평탄화된 절연막(119), 패턴홀(120) 및 상부 불순물 영역(121)을 갖는 반도체기판(100)이 형성된다. 상기 패턴홀(120) 내에 하부 도전성 패턴(123a)을 형성한다. 상기 하부 도전성 패턴(123a)은 상기 패턴홀(120)을 갖는 반도체기판(100)에 하부 도전막을 형성하고, 상기 하부 도전막을 평탄화하여 형성될 수 있다. 이후, 정보저장 물질 패턴(125a)이 상기 평탄화된 절연막(119) 상에 상기 하부 도전성 패턴(123a)을 덮도록 형성된다. 이때, 상기 정보저장 물질 패턴(125a)은 상기 하부 도전성 패턴(123a)의 폭보다 큰 폭을 갖도록 형성될 수 있다. 상기 정보저장 물질 패턴(125a)을 덮는 제3 절연막(127) 및 상기 제3 절연막(127) 내에 상기 정보저장 물질 패턴(125a)의 상부를 가로지르는 비트라인(129a)을 형성한다. 1 and 12, the semiconductor substrate 100 having the planarization insulating layer 119, the pattern hole 120, and the upper impurity region 121 using the same method as described with reference to FIGS. 2 to 8. ) Is formed. A lower conductive pattern 123a is formed in the pattern hole 120. The lower conductive pattern 123a may be formed by forming a lower conductive layer on the semiconductor substrate 100 having the pattern hole 120 and by planarizing the lower conductive layer. Thereafter, an information storage material pattern 125a is formed on the planarized insulating layer 119 to cover the lower conductive pattern 123a. In this case, the data storage material pattern 125a may be formed to have a width larger than the width of the lower conductive pattern 123a. A third insulating film 127 covering the data storage material pattern 125a and a bit line 129a crossing the upper portion of the data storage material pattern 125a are formed in the third insulating film 127.

상기와 같이 이루어진 본 발명에 의하면, 수직 트랜지스터를 형성할 때 사용되는 희생 패턴이 제거된 부분에 하부 도전성 패턴이 얼라인 되도록 형성할 수 있다. 따라서, 좀 더 안정적이고 단순한 공정 단계를 사용하여 수직 트랜지스터를 갖는 반도체 메모리 소자를 제조할 수 있게 된다.According to the present invention made as described above, it can be formed so that the lower conductive pattern is aligned on the portion where the sacrificial pattern used when forming the vertical transistor is removed. Thus, more stable and simple process steps can be used to fabricate semiconductor memory devices with vertical transistors.

Claims (9)

반도체기판을 준비하고,Preparing a semiconductor substrate, 상기 반도체기판 상에 희생 패턴을 형성하고,Forming a sacrificial pattern on the semiconductor substrate, 상기 희생 패턴 하부의 상기 반도체기판 내에 수직 게이트 구조체를 형성하고,Forming a vertical gate structure in the semiconductor substrate under the sacrificial pattern; 상기 수직 게이트 구조체가 형성된 상기 반도체기판에 상기 희생 패턴의 상부면을 노출시키는 평탄화된 절연막을 형성하고,Forming a planarization insulating layer exposing the top surface of the sacrificial pattern on the semiconductor substrate on which the vertical gate structure is formed; 상기 희생 패턴을 선택적으로 제거하여 상기 수직 게이트 구조체를 노출시키는 패턴홀을 형성하고,Selectively removing the sacrificial pattern to form a pattern hole exposing the vertical gate structure, 상기 패턴홀 내에 상기 노출된 수직 게이트 구조체와 전기적으로 접속하는 하부 도전성 패턴을 형성하고,Forming a lower conductive pattern electrically connected to the exposed vertical gate structure in the pattern hole, 상기 하부 도전성 패턴 상에 정보저장 물질 패턴을 형성하는 것을 포함하는 반도체 메모리 소자의 제조방법.And forming a data storage material pattern on the lower conductive pattern. 제 1 항에 있어서,The method of claim 1, 상기 절연막을 형성하기 전에Before forming the insulating film 상기 수직 게이트 구조체 주위의 반도체기판 내에 하부 불순물 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.And forming a lower impurity region in the semiconductor substrate around the vertical gate structure. 제 2 항에 있어서,The method of claim 2, 상기 하부 불순물 영역은 공통 소오스(common source)의 역할을 하도록 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.The lower impurity region is formed to serve as a common source. 제 1 항에 있어서,The method of claim 1, 상기 하부 도전성 패턴을 형성하기 전에Before forming the lower conductive pattern 상기 노출된 수직 게이트 구조체의 상부영역 내에 상부 불순물 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.And forming an upper impurity region in an upper region of the exposed vertical gate structure. 제 1 항에 있어서,The method of claim 1, 상기 하부 도전성 패턴은 폴리실리콘막, 금속막 또는 금속 실리사이드막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.And the lower conductive pattern is formed of a polysilicon film, a metal film, or a metal silicide film. 제 1 항에 있어서,The method of claim 1, 상기 정보저장 물질 패턴은 상기 패턴홀 내에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.And the data storage material pattern is formed in the pattern hole. 제 1 항에 있어서,The method of claim 1, 상기 하부 도전성 패턴은 상기 패턴홀을 채우도록 형성되고, 상기 정보저장 물질 패턴은 상기 절연막 상에 상기 하부 도전성 패턴을 덮도록 형성되는 것을 특 징으로 하는 반도체 메모리 소자의 제조방법.Wherein the lower conductive pattern is formed to fill the pattern hole, and the data storage material pattern is formed to cover the lower conductive pattern on the insulating layer. 제 1 항에 있어서,The method of claim 1, 상기 정보저장 물질 패턴은 상변화 물질 패턴을 포함하도록 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.The information storage material pattern is a method of manufacturing a semiconductor memory device, characterized in that formed to include a phase change material pattern. 제 1 항에 있어서,The method of claim 1, 상기 정보저장 물질 패턴의 상부를 가로지르고 상기 정보저장 물질 패턴과 전기적으로 접속하는 비트라인을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.And forming a bit line that crosses an upper portion of the data storage material pattern and is electrically connected to the data storage material pattern.
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