KR20100077638A - Method for fabricating semiconductor device - Google Patents

Method for fabricating semiconductor device Download PDF

Info

Publication number
KR20100077638A
KR20100077638A KR1020080135646A KR20080135646A KR20100077638A KR 20100077638 A KR20100077638 A KR 20100077638A KR 1020080135646 A KR1020080135646 A KR 1020080135646A KR 20080135646 A KR20080135646 A KR 20080135646A KR 20100077638 A KR20100077638 A KR 20100077638A
Authority
KR
South Korea
Prior art keywords
layer
forming
gate electrode
contact hole
salicide
Prior art date
Application number
KR1020080135646A
Other languages
Korean (ko)
Inventor
조재현
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080135646A priority Critical patent/KR20100077638A/en
Publication of KR20100077638A publication Critical patent/KR20100077638A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

PURPOSE: A manufacturing method of a semiconductor device is provided to simplify a manufacturing process by forming a salicide layer after forming an inter-layer insulating layer. CONSTITUTION: A gate electrode(16) is formed on the active area of a semiconductor substrate(10). A source/drain region(20) is formed in both sides of the gate electrode. An inter-layer insulating layer(22) is formed in the front side of the semiconductor substrate. A contact hole is formed by etching the predetermined region of the inter-layer insulating layer. The contact hole exposes the source/drain region. A conductive layer is formed in the front side of the inter-layer insulating layer including the contact hole. A salicide layer(28) is formed in the source/drain region by executing an annealing process for the conductive layer. A contact plug(30) is formed by filling the contact hole with a tungsten layer.

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}Method for manufacturing a semiconductor device {Method for fabricating semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 살리사이드 로스(Loss)를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing salicide loss.

일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 미세화 역시 진행되므로 반도체 소자를 위한 모스 트랜지스터도 미세화된다. 즉, 모스 트랜지스터의 소스/드레인, 게이트 전극, 배선 등의 사이즈가 축소된다. 또한, 소스/드레인과 배선 사이의 전기적인 연결을 위한 콘택홀 또는 상기 게이트 전극과 배선 사이의 전기적인 연결을 위한 콘택홀의 사이즈도 축소된다. 따라서, 게이트 전극의 면 저항(sheet resistance)이 증가하고, 콘택홀에서의 콘택 저항이 증가하므로 모스 트랜지스터의 전기적인 신호 전달이 지연되고 나아가 반도체 소자의 동작 속도가 저하된다.In general, as the integration of semiconductor devices progresses, the semiconductor devices become smaller, so that the MOS transistors for the semiconductor devices become smaller. In other words, the size of the source / drain, gate electrode, wiring, etc. of the MOS transistor is reduced. In addition, the size of the contact hole for the electrical connection between the source / drain and the wiring or the contact hole for the electrical connection between the gate electrode and the wiring is also reduced. Therefore, the sheet resistance of the gate electrode increases and the contact resistance of the contact hole increases, thereby delaying the electrical signal transmission of the MOS transistor and further lowering the operating speed of the semiconductor device.

그럼에도 불구하고, 반도체 소자의 고속화에 대한 요구가 점차 증가하므로 이러한 요구를 충족시키기 위해 콘택저항을 저감시키기 위한 방안들이 제안되어왔다. 이러한 방안들 중에는 콘택홀의 소스/드레인 상에 비저항이 낮은 실리사이드(Silicide)층을 형성시키는 방법이 널리 사용되고 있다. 초기의 실리사이드 공정 은 게이트 전극과 상기 소스/드레인에 실리사이드층 형성시키는 공정을 각각 별개의 단계로 진행하기 때문에 제조 공정이 복잡하고 제조 비용이 많이 소요되는 문제점을 갖고 있다.Nevertheless, as the demand for higher speed of semiconductor devices is gradually increased, methods for reducing contact resistance have been proposed to satisfy these demands. Among these methods, a method of forming a silicide layer having a low specific resistance on the source / drain of the contact hole is widely used. In the initial silicide process, the process of forming the silicide layer on the gate electrode and the source / drain is performed in separate steps, which causes a complicated manufacturing process and a high manufacturing cost.

최근에는 실리사이드 공정의 단순화 및 제조 비용의 절감을 위하여 살리사이드(Salicide: Self Aligned Silicide) 공정이 도입되고 있다. 살리사이드 공정은 게이트 전극과 소스/드레인 상에 실리사이드층을 하나의 동일 공정에 의해 동시에 형성시킨다. 즉, 살리사이드 공정은 단결정 실리콘과 다결정 실리콘 및 절연막 상에 동시에 고융점 금속층을 적층하고 나서 고융점 금속층을 열처리하면, 단결정 실리콘 및 다결정 실리콘 상의 고융점 금속층은 실리사이드층으로 실리사이드화되지만, 절연막 상의 고융점 금속은 실리사이드화되지 않고 그대로 유지된다. 이후, 상기 실리사이드화되지 않은 고융점 금속을 식각공정에 의해 제거시킴으로써 실리사이드층을 단결정 실리콘 및 다결정 실리콘 상에만 남겨둘 수가 있다. 이러한 살리사이드 공정은 금속의 전기적 저항 및 실리사이드층의 전기적 저항이 양호한 티타늄 살리사이드 공정 또는 코발트 살리사이드 공정 등이 반도체 소자의 제조 공정에 널리 사용되고 있다.Recently, in order to simplify the silicide process and reduce the manufacturing cost, a salicide (Salicide: Self Aligned Silicide) process is introduced. The salicide process simultaneously forms silicide layers on the gate electrode and the source / drain by one and the same process. That is, in the salicide process, when the high melting point metal layer is laminated on the single crystal silicon, the polycrystalline silicon and the insulating film at the same time, and then the high melting point metal layer is heat-treated, the high melting point metal layer on the single crystal silicon and the polycrystalline silicon is silicided into the silicide layer, The melting point metal remains unsilicided. Thereafter, the silicide layer may be left only on the monocrystalline silicon and the polycrystalline silicon by removing the non-silicided high melting point metal by an etching process. In the salicide process, a titanium salicide process or a cobalt salicide process having good electrical resistance of a metal and a silicide layer are widely used in a semiconductor device manufacturing process.

따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 살리사이드 로스(Loss)를 방지할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.Therefore, in order to solve the above problems, an object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent the salicide loss (Loss).

본 발명에 따른 반도체 소자의 제조방법은 액티브 영역을 정의하기 위해 소자분리막이 형성된 반도체 기판의 액티브 영역 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판 표면에 소스/드레인 영역을 형성하는 단계와, 상기 반도체 기판 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막의 소정영역을 식각하여 소스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 상기 층간절연막 전면에 살리사이드층을 위한 도전층을 형성하는 단계와, 상기 콘택홀 하부에 형성된 도전층에 열처리 공정을 실시하여 상기 소스/드레인 내에 살리사이드층을 형성하는 단계와, 상기 콘택홀을 텅스텐막으로 매립시켜 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes forming a gate electrode on an active region of a semiconductor substrate on which a device isolation film is formed to define an active region, and forming source / drain regions on the substrate surfaces on both sides of the gate electrode. Forming an interlayer insulating film over the entire surface of the semiconductor substrate; forming a contact hole for exposing a source / drain region by etching a predetermined region of the interlayer insulating film; and over the interlayer insulating film including the contact hole. Forming a conductive layer for the salicide layer, performing a heat treatment process on the conductive layer formed under the contact hole, forming a salicide layer in the source / drain, and filling the contact hole with a tungsten film And forming a contact plug.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 층간절연막 형성후에 살리사이드를 형성함으로써 살리사이드 형성 공정을 스킵하여 공정 프로세스를 단순화할 수 있으며, 콘택홀을 형성하기 위한 식각 공정으로 인한 살리사이드 로스(Loss)를 방지할 수 있다. 이로 인해, 살리사이드의 접착력 문제에 의해 유발될 수 있는 결점을 방지할 수 있다.As described above, the method of manufacturing a semiconductor device according to the present invention can simplify the process by skipping the salicide forming process by forming salicide after the interlayer insulating film is formed, and is due to the etching process for forming contact holes. Salicide Loss can be prevented. This makes it possible to prevent defects which may be caused by the adhesion problem of salicide.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention that can specifically realize the above object will be described. At this time, the configuration and operation of the present invention shown in the drawings and described by it will be described by at least one embodiment, by which the technical spirit of the present invention and its core configuration and operation is not limited.

그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.In addition, the terminology used in the present invention is a general term that is currently widely used as much as possible, but in certain cases, the term is arbitrarily selected by the applicant. In this case, since the meaning is described in detail in the description of the present invention, It is to be understood that the present invention is to be understood as the meaning of the term rather than the name.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments.

이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 반도체 소자의 제조방법에 관하여 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 1A to 1F are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10)의 액티브 영역을 정의하기 위해 반도체 기판(10)의 소자 분리 영역에 소자 분리막(12)을 형성한다. 이때, 소자 분리막(12)을 로코스(LOCOS: local oxidation of silicon)에 의해 형성한다. 물론, 도면에 도시하지 않았지만, 반도체 기판(10)의 소자 분리막(12)을 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 형성하는 것도 가능하다.First, as shown in FIG. 1A, the device isolation layer 12 is formed in the device isolation region of the semiconductor substrate 10 to define an active region of the semiconductor substrate 10. In this case, the device isolation layer 12 is formed by LOCOS (local oxidation of silicon). Of course, although not shown in the figure, the device isolation film 12 of the semiconductor substrate 10 may be formed by a shallow trench isolation (STI) process.

이어서, 반도체 기판(10)에 웰-이온주입을 통해 웰(미도시)을 형성한다. 그런 다음, 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(14)을 원하는 두께로 형성하고, 게이트 절연막(14) 상에 게이트 전극(16)을 위한 도전층, 예를 들어 불순물이 도핑된 다결정 실리콘층을 원하는 두께로 형성한다. 이후, 식각 공정을 통해 반도체 기판(10)의 액티브 영역의 게이트 전극 형성 영역 상에 다결정 실리콘층과 게이트 절연막(14)을 남기고, 나머지 부분의 다결정 실리콘층과 게이트 절연막(14)을 제거함으로써 게이트 전극(16)과 게이트 절연막(14) 패턴을 형성한다. Subsequently, a well (not shown) is formed in the semiconductor substrate 10 through well-ion implantation. Then, a gate insulating film 14 is formed on the active region of the semiconductor substrate 10 to a desired thickness, and a conductive layer for the gate electrode 16, for example, a polycrystal doped with impurities, is formed on the gate insulating film 14. The silicon layer is formed to a desired thickness. After that, the polycrystalline silicon layer and the gate insulating layer 14 are left on the gate electrode formation region of the active region of the semiconductor substrate 10 through an etching process, and the gate electrode is removed by removing the remaining polycrystalline silicon layer and the gate insulating layer 14. The pattern 16 and the gate insulating film 14 are formed.

다음으로, 게이트 전극(16)을 이온주입 마스크층으로 이용하여 n형 불순물을 저농도로 이온주입함으로써 반도체 기판(10)의 액티브 영역에 LDD(Lightly doped Drain) 영역을 형성한다. Next, lightly doped drain (LDD) regions are formed in the active region of the semiconductor substrate 10 by implanting n-type impurities at low concentration using the gate electrode 16 as an ion implantation mask layer.

이후, 화학 기상 증착 공정을 이용하여 게이트 전극(16)을 포함하는 반도체 기판(10)의 전면에 절연막을 증착한 다음, 에치백(etch back) 공정을 이용하여 게이트 전극(16)의 상부면과 게이트 전극(16) 외의 액티브 영역을 노출시키도록 절연막을 선택적으로 식각함으로써 게이트 전극(16)의 양측벽에 스페이서(18)를 형성한다. Thereafter, an insulating film is deposited on the entire surface of the semiconductor substrate 10 including the gate electrode 16 using a chemical vapor deposition process, and then an upper surface of the gate electrode 16 is formed using an etch back process. The spacers 18 are formed on both sidewalls of the gate electrode 16 by selectively etching the insulating film to expose the active region other than the gate electrode 16.

이어서, 게이트 전극(16)과 스페이서(18)를 이온주입 마스크층으로 이용하여 반도체 기판(10)의 액티브 영역에 n형 불순물을 고농도로 이온주입하고 열처리 공정으로 이온주입된 불순물을 확산시킴으로써 소스/드레인 영역(20)을 형성한다. Subsequently, by using the gate electrode 16 and the spacer 18 as an ion implantation mask layer, ion implantation of high concentration of n-type impurities into the active region of the semiconductor substrate 10 is carried out, and the ion implanted impurities are diffused by heat treatment. The drain region 20 is formed.

그 다음으로, 게이트 전극(16)을 포함한 반도체 기판(10)의 전면에 층간절연막(22)을 형성하고, 그 표면을 평탄화시킨다. Next, an interlayer insulating film 22 is formed on the entire surface of the semiconductor substrate 10 including the gate electrode 16, and the surface thereof is planarized.

이후, 도 1b에 도시된 바와 같이, 층간절연막(22)의 소정 부분들을 선택적으로 식각하여 소스/드레인 영역(20)을 노출시키는 콘택홀(24)을 형성한다. 이어, 스퍼터링 공정을 이용하여 층간절연막(22) 전면에 살리사이드층을 위한 도전층(26)을 형성한다. 여기서, 도전층(26)은 Ti 또는 TiN 등으로 형성할 수 있다. Subsequently, as illustrated in FIG. 1B, predetermined portions of the interlayer insulating layer 22 are selectively etched to form contact holes 24 exposing the source / drain regions 20. Subsequently, the conductive layer 26 for the salicide layer is formed on the entire surface of the interlayer insulating film 22 using a sputtering process. The conductive layer 26 may be formed of Ti, TiN, or the like.

다음으로, 도 1c에 도시된 바와 같이, RTP(Rapid Thermal Processing)를 이용한 열처리 공정으로 도전층(26)을 열처리시킴으로써 콘택홀(24) 하부에 소스/드레인 영역(20) 내에 살리사이드층(28)을 형성한다. Next, as shown in FIG. 1C, the salicide layer 28 is formed in the source / drain region 20 under the contact hole 24 by heat-treating the conductive layer 26 by a heat treatment process using rapid thermal processing (RTP). ).

그리고, 도 1d에 도시된 바와 같이, 콘택홀(24)이 매립되도록 텅스텐막을 증착하고, 층간절연막(22)이 노출되도록 충간절연막(22) 상부의 텅스텐막 및 도전층(26)을 에치백 또는 화학적기계적연마(CMP) 공정을 통해 제거함으로써 콘택플러그(30)를 형성한다. As shown in FIG. 1D, a tungsten film is deposited to fill the contact hole 24, and the tungsten film and the conductive layer 26 on the interlayer insulating film 22 are etched back so as to expose the interlayer insulating film 22. The contact plug 30 is formed by removing through a chemical mechanical polishing (CMP) process.

이후, 도시되지는 않았지만 층간절연막(22)의 상부에 배선 공정을 진행하여 콘택플러그(30)와 연결되는 배선을 형성하는 등의 공지된 후속공정을 통해 반도체 소자 공정를 완료한다.Subsequently, although not shown, the semiconductor device process is completed through a known subsequent process, such as forming a wiring connected to the contact plug 30 by performing a wiring process on the interlayer insulating layer 22.

이와 같이, 본원 발명에 따른 반도체 소자의 제조방법은 층간절연막 형성후에 살리사이드를 형성함으로써 살리사이드 형성 공정을 스킵하여 공정 프로세스를 단순화할 수 있으며, 콘택홀을 형성하기 위한 식각 공정으로 인한 살리사이드 로스(Loss)를 방지할 수 있다. 이로 인해, 살리사이드의 접착력 문제에 의해 유발될 수 있는 결점을 방지할 수 있다.As described above, the method of manufacturing a semiconductor device according to the present invention can simplify the process by skipping the salicide forming process by forming salicide after the interlayer insulating layer is formed, and the salicide loss due to the etching process for forming the contact hole. (Loss) can be prevented. This makes it possible to prevent defects which may be caused by the adhesion problem of salicide.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for explaining a method of manufacturing a semiconductor device according to the present invention.

< 도면의 주요부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>

10: 반도체 기판 12: 소자 분리막10: semiconductor substrate 12: device isolation film

14: 게이트 절연막 16: 게이트 전극14: gate insulating film 16: gate electrode

18: 스페이서 20: 소스/드레인 영역18: spacer 20: source / drain region

22: 층간절연막 24: 콘택홀22: interlayer insulating film 24: contact hole

26: 도전층 28: 살리사이드층26: conductive layer 28: salicide layer

30: 콘택플러그30: Contact Plug

Claims (5)

액티브 영역을 정의하기 위해 소자분리막이 형성된 반도체 기판의 액티브 영역 상에 게이트 전극을 형성하는 단계와;Forming a gate electrode on the active region of the semiconductor substrate on which the device isolation film is formed to define an active region; 상기 게이트 전극 양측의 기판 표면에 소스/드레인 영역을 형성하는 단계와;Forming source / drain regions on the substrate surface on both sides of the gate electrode; 상기 반도체 기판 전면에 층간절연막을 형성하는 단계와, Forming an interlayer insulating film on the entire surface of the semiconductor substrate; 상기 층간절연막의 소정영역을 식각하여 소스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계와, Forming a contact hole exposing a source / drain region by etching a predetermined region of the interlayer dielectric layer; 상기 콘택홀을 포함한 상기 층간절연막 전면에 살리사이드층을 위한 도전층을 형성하는 단계와, Forming a conductive layer for a salicide layer on an entire surface of the interlayer insulating layer including the contact hole; 상기 콘택홀 하부에 형성된 도전층에 열처리 공정을 실시하여 상기 소스/드레인 내에 살리사이드층을 형성하는 단계와, Performing a heat treatment process on the conductive layer formed under the contact hole to form a salicide layer in the source / drain; 상기 콘택홀을 텅스텐막으로 매립시켜 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And filling the contact hole with a tungsten film to form a contact plug. 제 1항에 있어서, The method of claim 1, 상기 게이트 전극을 형성한 후, After forming the gate electrode, 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계와;Forming LDD regions on the substrate surfaces on both sides of the gate electrode; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming spacers on both sidewalls of the gate electrode. 제 1항에 있어서, The method of claim 1, 상기 살리사이드층을 위한 도전층은 스퍼터링 공정을 이용하여 Ti 또는 TiN으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The conductive layer for the salicide layer is a method of manufacturing a semiconductor device, characterized in that formed by Ti or TiN using a sputtering process. 제 1항에 있어서, The method of claim 1, 상기 콘택플러그 형성 전에 상기 층간절연막 상에 형성된 도전층은 CMP 공정을 통해 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.And a conductive layer formed on the interlayer insulating layer before the contact plug is formed through a CMP process. 제 1항에 있어서, The method of claim 1, 상기 살리사이드층은 RTP(Rapid Thermal Processing) 열처리 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The salicide layer is a semiconductor device manufacturing method, characterized in that formed through the RTP (Rapid Thermal Processing) heat treatment process.
KR1020080135646A 2008-12-29 2008-12-29 Method for fabricating semiconductor device KR20100077638A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080135646A KR20100077638A (en) 2008-12-29 2008-12-29 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080135646A KR20100077638A (en) 2008-12-29 2008-12-29 Method for fabricating semiconductor device

Publications (1)

Publication Number Publication Date
KR20100077638A true KR20100077638A (en) 2010-07-08

Family

ID=42638965

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080135646A KR20100077638A (en) 2008-12-29 2008-12-29 Method for fabricating semiconductor device

Country Status (1)

Country Link
KR (1) KR20100077638A (en)

Similar Documents

Publication Publication Date Title
JP5102628B2 (en) Method for forming self-aligned dual salicide in CMOS technology
KR19980041851A (en) Process for preparing raised source / drain MOSSF using self-aligned phosphorus oxychloride to dope gate / source / drain regions
JP2003174101A (en) Semiconductor device and method of manufacturing semiconductor device
JP2006165435A (en) Semiconductor device and manufacturing method therefor
KR100835521B1 (en) Structrue of semiconcuctor device and method of menufacturing the same
KR100754262B1 (en) Semiconductor device, and manufacturing method thereof
JP2006339558A (en) Semiconductor device and its manufacturing method
KR100576464B1 (en) A method for forming a metal line of semiconductor device
KR100690910B1 (en) Salicide process and the method of fabricating a semiconductor device using the same
KR100589490B1 (en) Method For manufacturing Semiconductor Devices
KR100609239B1 (en) Method For Manufacturing Semiconductor Devices
KR20100077638A (en) Method for fabricating semiconductor device
US20070145492A1 (en) Semiconductor device and method of manufacture
JP2005005510A (en) Semiconductor device and method of manufacturing the same
US9023725B2 (en) Filament free silicide formation
KR100707679B1 (en) Method for forming salicide in semiconductor device
KR100572210B1 (en) Method For Manufacturing Semiconductor Devices
JP2001094100A (en) Fabrication method of semiconductor device
KR100613585B1 (en) Method For Manufacturing Semiconductor Devices
KR100565756B1 (en) Method for forming semi-conductor device
KR100400785B1 (en) Method for forming salicide of semiconductor device
KR100546059B1 (en) Method for manufacturing semiconductor
KR100806836B1 (en) Method for forming salicide of semiconductor device
JPH10284730A (en) Semiconductor device and manufacture therefor
KR20030079275A (en) Method for forming salicide of a semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid