KR20100076470A - Method for forming semiconductor device - Google Patents

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KR20100076470A
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장종원
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A formation method of a semiconductor device is provided to improve definition quadruply using a spacer patterning technique. CONSTITUTION: A photosensitive pattern is formed at the upper part of a semiconductor substrate(100) in which an etched layer(102) is formed. A first spacer(106) is formed on the sidewall of the photosensitive pattern. A second spacer is formed on the sidewall of the first spacer. A third spacer(110) is formed on the sidewall of the second spacer. The photosensitive pattern and the second spacer are removed. A final pattern is formed by using a first spacer and a second spacer as an etching mask and etching the etched layer.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}Method for forming semiconductor device

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 스페이서 패터닝 기술(SPT;spacer patterning technology)에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and more particularly, to a spacer patterning technology (SPT).

최근 메모리 소자를 장착한 개인 휴대 장비와 개인용 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라, 대용량의 저장 능력을 가지는 동시에 신뢰도 및 데이터를 엑세스(access)하는 동작 속도가 향상된 고집적의 반도체 소자를 제조하기 위한 공정 설비나 공정 기술의 개발이 절실히 요구되고 있다. 이러한 반도체 소자의 속도는 패턴 선폭의 임계 치수, 즉 패턴 선폭의 크기가 작을수록 증가하기 때문에 반도체 소자의 집적도를 향상시키기 위한 다양한 포토리소그래피(photo lithography) 기술이 제안되고 있다.Recently, with the rapid spread of information media such as personal portable devices equipped with memory devices and personal computers, a high-density semiconductor device having a large storage capacity and improved reliability and operation speed for accessing data has been developed. Development of process equipment and process technology is urgently required. Since the speed of the semiconductor device increases as the critical dimension of the pattern line width, that is, the size of the pattern line width, various photolithography techniques for improving the integration degree of the semiconductor device have been proposed.

미세 패턴을 구현하기 위한 포토리소그래피 기술로 현재 가장 용이하게 사용되는 기술은 ArF 이머젼 노광장비를 이용한 포토리소그래피인데, 이 포토리소그래피 기술은 1회 노광 공정으로 40nm이하의 패턴을 구현하기 어렵기 때문에 반도체 소자의 집적도 향상에 따라 감소하는 디자인 룰을 반영하는데 한계가 있다.The photolithography technology that is most easily used as a photolithography technique for realizing a fine pattern is photolithography using an ArF immersion exposure apparatus. This photolithography technique is difficult to realize a pattern of 40 nm or less in a single exposure process. There is a limit in reflecting a design rule that decreases as the integration density increases.

한편, 구현 가능한 감광막 패턴의 선폭은 노광 단계에서 사용되는 빛의 파장 에 의해 한계를 갖기 때문에 상술한 바와 같이 반도체 소자의 고집적화로 인해 미세한 선폭의 패턴을 구현하기 위해서는 빛의 파장도 함께 감소되어야 한다. 하지만 패턴의 선폭이 감소하는 만큼 빛의 파장은 감소될 수 없어 미세한 패턴을 형성하는데 한계가 있다. On the other hand, since the line width of the photoresist pattern that can be implemented is limited by the wavelength of the light used in the exposure step, the wavelength of the light must also be reduced to realize the fine line width pattern due to the high integration of the semiconductor device. However, as the line width of the pattern decreases, the wavelength of light cannot be reduced, so there is a limit to forming a fine pattern.

이러한 한계를 극복하기 위하여 고지수 유동체(high index fluid:HIF) 물질과 함께 고 개구수(hyper-NA)의 노광 장비를 사용하지만 이 역시 30nm 이하의 미세 패턴을 구현하기 위해 여전히 한계점을 가지고 있다. 이 외에도 미세패턴 형성의 한계를 극복을 위해 포토리소그래피 공정에서 종래의 노광장비로 공정상수 K1 factor를 낮춰 해상도(resolution)를 향상시킬 수 있는 이중 패터닝 기술(double patterning technology)과 스페이서 패터닝 기술(spacer patterning technology)이 사용되고 있다. To overcome this limitation, high-index fluid (HIF) materials are used in combination with high index fluid (HIF) materials, but they still have limitations to realize fine patterns of 30 nm or less. In addition, in order to overcome the limitations of fine pattern formation, a double patterning technique and a spacer patterning technique can be used to improve the resolution by lowering the process constant K1 factor using a conventional exposure apparatus in a photolithography process. technology).

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성방법을 나타낸 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이 피식각층(12)이 형성된 반도체 기판(10) 상부에 감광막을 도포한 후, 노광 및 현상 공정을 수행하여 감광막 패턴(14)을 형성한다. 이때, 감광막 패턴(14)은 피치가 '2A'가 되도록 형성되는 것이 바람직하다.As shown in FIG. 1A, after the photoresist is coated on the semiconductor substrate 10 on which the etched layer 12 is formed, the photoresist pattern 14 is formed by performing exposure and development processes. At this time, the photosensitive film pattern 14 is preferably formed so that the pitch is '2A'.

도 1b 내지 도 1c에 도시된 바와 같이 감광막 패턴(14)의 전체 상부에 절연막을 형성한 후, 전면 식각공정을 통하여 감광막 패턴(14)의 측벽에만 남아있도록 스페이서 형태의 절연막 패턴(16)을 형성한 후, 감광막 패턴(14)을 제거한다.As shown in FIGS. 1B to 1C, after the insulating film is formed over the entire photoresist pattern 14, the insulating layer pattern 16 in the form of a spacer is formed to remain only on the sidewalls of the photoresist pattern 14 through a front surface etching process. After that, the photosensitive film pattern 14 is removed.

도 1d에 도시된 바와 같이, 절연막 패턴(16)을 식각마스크로 피식각층(12)을 식각하여 최종패턴(18)을 형성한 후, 절연막 패턴(16)을 제거한다. 이때, 최종패턴(18)의 피치는 상술한 감광막 패턴(14)의 피치의 1/2이된다. 따라서, 최종패턴(18)의 피치는 'A'가 된다. 이와 같이 최종패턴의 임계치수(cd:critical dimension)는 절연막 패턴(16)의 폭에 의해 결정되므로 종래 기술에 따른 스페이서 패터닝 공정으로는 동일한 노광장비의 해상력으로 2배의 해상력을 갖는 효과를 누릴 수 있다. 하지만 반도체 소자의 크기가 점차 미세해짐에 따라 동일한 노광장비로 2배 이상의 해상력이 요구되고 있다. As shown in FIG. 1D, the etching target layer 12 is etched using the insulating layer pattern 16 as an etch mask to form a final pattern 18, and then the insulating layer pattern 16 is removed. At this time, the pitch of the final pattern 18 is 1/2 of the pitch of the photosensitive film pattern 14 described above. Thus, the pitch of the final pattern 18 is 'A'. As described above, since the critical dimension (cd: critical dimension) of the final pattern is determined by the width of the insulating film pattern 16, the spacer patterning process according to the prior art may have the effect of having twice the resolution by the resolution of the same exposure equipment. have. However, as the size of semiconductor devices becomes smaller, more than twice the resolution is required with the same exposure equipment.

본 발명은 미세 패턴을 구현하기 위한 방법 중 하나로 해상도를 향상시켜 스페이서 패터닝하는 방법에 있어서, 동일한 노광장비의 사용으로 2배 이상의 해상력을 확보하지 못하는 문제점을 해결하고자 한다.The present invention is to solve the problem that can not secure more than twice the resolution by using the same exposure equipment in the method of improving the spacer patterning as one of the methods for implementing a fine pattern.

본 발명의 반도체 소자의 형성 방법은 피식각층이 형성된 반도체 기판 상부에 감광막 패턴을 형성하는 단계와 상기 감광막 패턴의 측벽에 제 1 스페이서를 형성하는 단계와 상기 제 1 스페이서의 측벽에 제 2 스페이서를 형성하는 단계와 상기 제 2 스페이서의 측벽에 제 3 스페이서를 형성하는 단계와 상기 감광막 패턴 및 상기 제 2 스페이서를 제거하는 단계 및 상기 제 1 스페이서 및 상기 제 3 스페이서를 식각마스크로 상기 피식각층을 식각하여 최종패턴을 형성하는 단계를 포함한다.A method of forming a semiconductor device according to the present invention includes forming a photoresist pattern on an upper surface of a semiconductor substrate on which an etched layer is formed, forming a first spacer on sidewalls of the photoresist pattern, and forming a second spacer on sidewalls of the first spacer. And forming a third spacer on sidewalls of the second spacer, removing the photoresist pattern and the second spacer, and etching the etched layer using the first spacer and the third spacer as an etch mask. Forming a final pattern.

이때, 상기 제 1 스페이서의 폭은 상기 감광막 패턴의 폭과 동일한 것을 특징으로 한다.At this time, the width of the first spacer is characterized in that the same as the width of the photosensitive film pattern.

그리고, 상기 제 1 스페이서를 형성하는 단계는 상기 감광막 패턴을 포함하는 상기 반도체 기판 전체 상에 제 1 절연막을 증착하는 단계 및 상기 제 1 절연막에 대해 에치백 공정 및 평탄화식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다. The forming of the first spacer may include depositing a first insulating film on the entire semiconductor substrate including the photoresist pattern, and performing an etch back process and a planarization etching process on the first insulating film. Characterized in that.

이때, 상기 제 1 절연막은 질화막인 것을 특징으로 한다.At this time, the first insulating film is characterized in that the nitride film.

또한, 상기 제 2 스페이서의 폭은 상기 감광막 패턴의 폭과 동일한 것을 특징으로 한다.In addition, the width of the second spacer is characterized in that the same as the width of the photosensitive film pattern.

그리고, 상기 제 2 스페이서를 형성하는 단계는 상기 감광막 패턴 및 상기 제 1 스페이서를 포함하는 상기 반도체 기판 상부에 제 2 절연막을 증착하는 단계 및 상기 제 2 절연막에 대해 에치백 공정 및 평탄화식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.The forming of the second spacer may include depositing a second insulating film on the semiconductor substrate including the photoresist pattern and the first spacer, and performing an etch back process and a planarization etching process on the second insulating film. Characterized in that it comprises a step.

이때, 상기 제 2 절연막은 상기 제 1 절연막과 상이한 식각선택비를 갖는 것을 특징으로 한다.In this case, the second insulating film has an etching selectivity different from that of the first insulating film.

그리고, 상기 제 2 절연막은 산화막인 것을 특징으로 한다.The second insulating film is an oxide film.

또한, 상기 제 3 스페이서의 폭은 상기 감광막 패턴의 폭과 동일한 것을 특징으로 한다.In addition, the width of the third spacer is characterized in that the same as the width of the photosensitive film pattern.

그리고, 상기 제 3 스페이서를 형성하는 단계는 상기 감광막 패턴을 포함하는 상기 반도체 기판 전체 상에 제 3 절연막을 증착하는 단계 및 상기 제 3 절연막에 대해 에치백 공정 및 평탄화식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.The forming of the third spacer may include depositing a third insulating film on the entire semiconductor substrate including the photoresist pattern, and performing an etch back process and a planarization etching process on the third insulating film. Characterized in that.

이때, 상기 제 3 절연막은 상기 제 2 절연막과 상이한 식각선택비를 갖는 것을 특징으로 한다.In this case, the third insulating film has an etching selectivity different from that of the second insulating film.

그리고, 상기 제 3 절연막은 상기 제 1 절연막과 동일한 식각선택비를 갖는 것을 특징으로 한다.The third insulating film has the same etching selectivity as the first insulating film.

또한, 상기 제 3 절연막은 질화막인 것을 특징으로 한다.In addition, the third insulating film is characterized in that the nitride film.

또한, 상기 최종패턴의 피치는 상기 감광막 패턴의 피치의 1/4인 것을 특징으로 한다.In addition, the pitch of the final pattern is characterized in that 1/4 of the pitch of the photosensitive film pattern.

본 발명은 미세 패턴을 구현하기 위한 방법 중 하나로 해상도를 향상시켜 스페이서 패터닝하는 방법에 있어서, 동일한 노광장비의 사용으로 해상력을 4배 증가시켜 미세 패터닝할 수 있는 효과를 제공한다. The present invention provides a patterning method of improving the resolution by one of the methods for realizing the fine pattern, the spacer patterning, by increasing the resolution 4 times by the use of the same exposure equipment to provide the effect of fine patterning.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 2a에 도시된 바와 같이, 피식각층(102)이 형성된 반도체 기판(100) 상부에 감광막을 도포한 후, 노광 및 현상 공정을 수행하여 감광막 패턴(104)을 형성한다. 이때, 감광막 패턴(104)은 피치가 '4B'가 되도록 형성되는 것이 바람직하다. As shown in FIG. 2A, after the photoresist is coated on the semiconductor substrate 100 on which the etched layer 102 is formed, the photoresist pattern 104 is formed by performing exposure and development processes. At this time, the photosensitive film pattern 104 is preferably formed so that the pitch is '4B'.

도 2b에 도시된 바와 같이, 감광막 패턴(104)을 포함하는 전체 상부에 절연막을 증착한 후, 에치백 공정 및 평탄화식각 공정을 수행하여 감광막 패턴(104)의 측벽에 스페이서 형태의 절연막 패턴(106)을 형성한다. 이때, 절연막은 질화막인 것이 바람직하다. 그리고, 절연막 패턴(106)의 폭은 감광막 패턴(104)의 폭과 동일한 폭을 갖는 것이 바람직하다.  As shown in FIG. 2B, an insulating film is deposited on the entire surface including the photoresist pattern 104, and then an etch back process and a planarization etching process are performed to form an insulating layer pattern 106 in the form of a spacer on sidewalls of the photoresist pattern 104. ). At this time, the insulating film is preferably a nitride film. The width of the insulating film pattern 106 preferably has the same width as that of the photosensitive film pattern 104.

도 2c에 도시된 바와 같이, 감광막 패턴(104) 및 절연막 패턴(106)을 포함하 는 전체 상부에 절연막 패턴(106)과 상이한 식각선택비를 갖는 절연막을 도포한 후, 에치백 공정 및 평탄화식각 공정을 수행하여 절연막 패턴(106)의 측벽에 스페이서 형태의 절연막 패턴(108)을 형성한다. 이때 절연막 패턴(108)은 산화막인 것이 바람직하다. 그리고, 절연막 패턴(108)의 폭은 감광막 패턴(104)의 폭과 동일한 폭을 갖는 것이 바람직하다.As shown in FIG. 2C, an insulating film having an etching selectivity different from that of the insulating film pattern 106 is coated on the entire surface including the photoresist pattern 104 and the insulating film pattern 106, and then the etch back process and the planarization etching are performed. The process is performed to form an insulating film pattern 108 in the form of a spacer on the sidewall of the insulating film pattern 106. In this case, the insulating film pattern 108 is preferably an oxide film. The width of the insulating film pattern 108 preferably has the same width as that of the photosensitive film pattern 104.

도 2d에 도시된 바와 같이, 감광막 패턴(104) 및 절연막 패턴(106,108)을 포함하는 전체 상부에 절연막 패턴(108)과 상이한 식각선택비를 갖는 절연막을 도포한 후, 에치백 공정 및 평탄화식각 공정을 수행하여 절연막 패턴(108)의 측벽에 스페이서 형태의 절연막 패턴(110)을 형성한다. 이때 절연막 패턴(110)의 식각선택비는 절연막 패턴(106)의 식각선택비와 동일한 것이 바람직하다. 따라서 절연막 패턴(110)은 질화막인 것이 바람직하다. 그리고, 절연막 패턴(110)의 폭은 감광막 패턴(104)의 폭과 동일한 것이 바람직하다.As shown in FIG. 2D, an insulating film having an etching selectivity different from that of the insulating film pattern 108 is coated on the entire surface including the photoresist pattern 104 and the insulating film patterns 106 and 108, followed by an etch back process and a planarization etching process. Next, the spacer layer 110 is formed on the sidewalls of the insulation layer pattern 108. In this case, the etching selectivity of the insulating film pattern 110 is preferably the same as the etching selectivity of the insulating film pattern 106. Therefore, the insulating film pattern 110 is preferably a nitride film. The width of the insulating film pattern 110 is preferably the same as the width of the photosensitive film pattern 104.

도 2e에 도시된 바와 같이, 절연막 패턴(106,110)을 제외한 감광막 패턴(104) 및 절연막 패턴(108)을 제거한다. 이때, 절연막 패턴(106,110)은 동일한 식각선택비를 갖으며 감광막 패턴(104) 및 절연막 패턴(108)의 식각선택비와 상이하므로 감광막 패턴(104) 및 절연막 패턴(108)의 제거시에 제거되지 않고 남아있게 된다. As shown in FIG. 2E, the photosensitive film pattern 104 and the insulating film pattern 108 except for the insulating film patterns 106 and 110 are removed. In this case, since the insulating film patterns 106 and 110 have the same etching selectivity and are different from the etching selectivity of the photoresist pattern 104 and the insulating film pattern 108, they are not removed when the photoresist pattern 104 and the insulating film pattern 108 are removed. Will remain.

도 2f에 도시된 바와 같이, 절연막 패턴(106,110)을 식각마스크로 피식각층(102)을 식각하여 최종패턴(112)를 형성한다. 이때, 최종패턴(112)의 피치는 감광막 패턴(104)의 피치의 1/4이 된다. 따라서, 최종패턴(112)의 피치는 'B'가 된 다. As shown in FIG. 2F, the etching target layer 102 is etched using the insulating layer patterns 106 and 110 as an etch mask to form a final pattern 112. At this time, the pitch of the final pattern 112 is 1/4 of the pitch of the photosensitive film pattern 104. Therefore, the pitch of the final pattern 112 becomes 'B'.

이와 같이 본 발명에 따른 반도체 소자의 형성 방법으로 동일한 노광장비를 사용하더라도 노광장비가 가지고 있는 해상력의 4배의 해상력을 갖는 효과를 얻을 수 있다. 즉, 최종패턴을 구현하기 위해 요구되는 해상력보다 4배 적은 해상력으로도 패터닝이 가능하다. 따라서, 종래의 노광장비로 패터닝 가능한 패턴의 피치보다 2배 더 미세한 피치를 갖는 패턴의 구현이 가능한 효과를 제공한다. As described above, even when the same exposure equipment is used as the method of forming the semiconductor device according to the present invention, an effect having four times the resolution of the exposure equipment can be obtained. That is, patterning is possible with 4 times less resolution than the resolution required to implement the final pattern. Therefore, the conventional exposure apparatus provides an effect capable of realizing a pattern having a pitch that is 2 times finer than the pitch of the patternable pattern.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성방법을 나타낸 단면도.1A to 1D are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.2A to 2F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

Claims (14)

피식각층이 형성된 반도체 기판 상부에 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the semiconductor substrate on which the etched layer is formed; 상기 감광막 패턴의 측벽에 제 1 스페이서를 형성하는 단계;Forming a first spacer on sidewalls of the photoresist pattern; 상기 제 1 스페이서의 측벽에 제 2 스페이서를 형성하는 단계;Forming a second spacer on sidewalls of the first spacer; 상기 제 2 스페이서의 측벽에 제 3 스페이서를 형성하는 단계;Forming a third spacer on sidewalls of the second spacer; 상기 감광막 패턴 및 상기 제 2 스페이서를 제거하는 단계; 및Removing the photoresist pattern and the second spacer; And 상기 제 1 스페이서 및 상기 제 3 스페이서를 식각마스크로 상기 피식각층을 식각하여 최종패턴을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.And etching the etched layer using the first spacer and the third spacer as an etch mask to form a final pattern. 제 1항에 있어서,The method of claim 1, 상기 제 1 스페이서의 폭은 상기 감광막 패턴의 폭과 동일한 것을 특징으로 하는 반도체 소자의 형성 방법.The width of the first spacer is the same as the width of the photosensitive film pattern. 제 1항에 있어서,The method of claim 1, 상기 제 1 스페이서를 형성하는 단계는Forming the first spacer 상기 감광막 패턴을 포함하는 상기 반도체 기판 전체 상에 제 1 절연막을 증착하는 단계; 및Depositing a first insulating film on the entire semiconductor substrate including the photoresist pattern; And 상기 제 1 절연막에 대해 에치백 공정 및 평탄화식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And performing an etch back process and a planarization etching process on the first insulating layer. 제 3항에 있어서,The method of claim 3, wherein 상기 제 1 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 형성 방법.And the first insulating film is a nitride film. 제 1항에 있어서,The method of claim 1, 상기 제 2 스페이서의 폭은 상기 감광막 패턴의 폭과 동일한 것을 특징으로 하는 반도체 소자의 형성 방법.The width of the second spacer is the same as the width of the photosensitive film pattern. 제 1항에 있어서,The method of claim 1, 상기 제 2 스페이서를 형성하는 단계는 Forming the second spacer 상기 감광막 패턴 및 상기 제 1 스페이서를 포함하는 상기 반도체 기판 상부에 제 2 절연막을 증착하는 단계; 및Depositing a second insulating film on the semiconductor substrate including the photoresist pattern and the first spacer; And 상기 제 2 절연막에 대해 에치백 공정 및 평탄화식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And performing an etch back process and a planarization etching process on the second insulating layer. 제 6항에 있어서,The method of claim 6, 상기 제 2 절연막은 상기 제 1 절연막과 상이한 식각선택비를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.And the second insulating film has an etching selectivity different from that of the first insulating film. 제 6항에 있어서,The method of claim 6, 상기 제 2 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 형성 방법.And the second insulating film is an oxide film. 제 1항에 있어서,The method of claim 1, 상기 제 3 스페이서의 폭은 상기 감광막 패턴의 폭과 동일한 것을 특징으로 하는 반도체 소자의 형성 방법.The width of the third spacer is the same as the width of the photosensitive film pattern. 제 1항에 있어서,The method of claim 1, 상기 제 3 스페이서를 형성하는 단계는Forming the third spacer is 상기 감광막 패턴을 포함하는 상기 반도체 기판 전체 상에 제 3 절연막을 증착하는 단계; 및Depositing a third insulating film on the entire semiconductor substrate including the photoresist pattern; And 상기 제 3 절연막에 대해 에치백 공정 및 평탄화식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And performing an etch back process and a planarization etching process on the third insulating film. 제 10항에 있어서,The method of claim 10, 상기 제 3 절연막은 상기 제 2 절연막과 상이한 식각선택비를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.And the third insulating film has an etching selectivity different from that of the second insulating film. 제 10항에 있어서,The method of claim 10, 상기 제 3 절연막은 상기 제 1 절연막과 동일한 식각선택비를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.And the third insulating film has the same etching selectivity as the first insulating film. 제 10항에 있어서,The method of claim 10, 상기 제 3 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 형성 방법.And the third insulating film is a nitride film. 제 1항에 있어서,The method of claim 1, 상기 최종패턴의 피치는 상기 감광막 패턴의 피치의 1/4인 것을 특징으로 하는 반도체 소자의 형성 방법.The pitch of the final pattern is a method of forming a semiconductor device, characterized in that 1/4 of the pitch of the photosensitive film pattern.
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