KR20100074669A - Forming method of semiconductor device - Google Patents

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KR20100074669A
KR20100074669A KR1020080133159A KR20080133159A KR20100074669A KR 20100074669 A KR20100074669 A KR 20100074669A KR 1020080133159 A KR1020080133159 A KR 1020080133159A KR 20080133159 A KR20080133159 A KR 20080133159A KR 20100074669 A KR20100074669 A KR 20100074669A
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장정윤
장민식
손현수
김희수
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A method for forming a semiconductor device is provided to suppress the generation of a leakage electric charge by preventing the trapping of a gate pattern electric charge. CONSTITUTION: A gate insulating layer(102) and a gate pattern(GP) are formed on a semiconductor substrate. The gate pattern is a structure including a floating gate or a silicon-oxide-nitride-oxide-silicon structure. A first interlayer insulating layer(106) is formed along the surfaces of the gate pattern and the gate insulating layer. A thermal treatment process is performed in order to eliminate impurities in the first interlayer insulating layer. A second interlayer insulating layer is formed on the upper side of the first interlayer insulating layer.

Description

반도체 소자의 형성 방법{Forming method of semiconductor device}Forming method of semiconductor device

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트 패턴의 상부에 형성하는 층간 절연막 내의 불순물을 제거하여 전기적 특성을 향상시키는 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a semiconductor device in which impurities in an interlayer insulating film formed on an upper portion of a gate pattern are removed to improve electrical characteristics.

반도체 소자는 다수개의 게이트 패턴들 및 금속배선들을 포함한다. The semiconductor device includes a plurality of gate patterns and metal interconnections.

게이트 패턴들 및 금속배선들은 전기적으로 서로 연결되는 구조 이외에는 전기적으로 모두 절연되어야 한다. 이를 위하여, 반도체 기판 상에 형성된 게이트 패턴들 및 금속배선들의 둘레에 층간 절연막을 형성한다. 층간 절연막은 산화막으로 형성하는데, 일반적으로 LP-TEOS(low pressure tetra ethyl ortho silicate)막으로 형성한다.The gate patterns and the metal wires must be electrically insulated except for a structure electrically connected to each other. To this end, an interlayer insulating film is formed around the gate patterns and the metal wires formed on the semiconductor substrate. The interlayer insulating film is formed of an oxide film, and is generally formed of a low pressure tetra ethyl ortho silicate (LP-TEOS) film.

예를 들어, 플래시 소자의 구조를 구체적으로 설명하면 다음과 같다.For example, the structure of the flash device will be described in detail as follows.

플래시 소자는, 반도체 기판 상에 형성된 다수개의 게이트 패턴들을 포함한다. 각각의 게이트 패턴들은 반도체 기판 상에 순차적으로 적층된 게이트 절연막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 금속막으로 형성된다. 게이트 패턴들을 포함한 반도체 기판의 상부에는 층간 절연막이 형성되어 게이트 패턴들을 전기적으로 절연시킨다. 이때, 층간 절연막은 게이트 패턴을 구성하는 막(layer)들과 직접적으로 접한다.The flash device includes a plurality of gate patterns formed on a semiconductor substrate. Each gate pattern is formed of a gate insulating film, a floating gate, a dielectric film, a control gate, and a metal film sequentially stacked on a semiconductor substrate. An interlayer insulating layer is formed on the semiconductor substrate including the gate patterns to electrically insulate the gate patterns. In this case, the interlayer insulating layer directly contacts the layers constituting the gate pattern.

한편, 층간 절연막의 내부에는 수소(hydrogen; H), 염소(chlorine; Cl) 및 탄소(carbon; C)와 같은 불순물들이 포함되어 있다. 이러한 불순물들은 반도체 소자의 동작 시, 게이트 패턴의 전하가 빠져나가지 못하도록 트랩(trap)하는 역할을 할 수 있다. 이로 인해, 누설 전하가 발생할 수 있으며, 이는 반도체 소자의 신뢰도를 저하시키는 요인이 될 수도 있다. Meanwhile, impurities such as hydrogen (H), chlorine (Cl), and carbon (C) are included in the interlayer insulating film. These impurities may serve to trap the charge of the gate pattern during operation of the semiconductor device. As a result, leakage charges may occur, which may be a factor that lowers the reliability of the semiconductor device.

본 발명이 해결하고자 하는 과제는, 게이트 패턴과 접하는 제1 층간 절연막을 얇게 형성한 후, 열처리 공정을 실시하여 제1 층간 절연막 내에 포함된 불순물들을 제거한다. 이어서, 제1 층간 절연막의 상부에 제2 층간 절연막을 형성하여 게이트 패턴들 간을 전기적으로 절연시킨다. An object of the present invention is to form a thin first interlayer insulating film in contact with the gate pattern, and then perform a heat treatment process to remove impurities contained in the first interlayer insulating film. Subsequently, a second insulating interlayer is formed on the first insulating interlayer to electrically insulate the gate patterns.

본 발명의 일 실시 예에 따른 플래시 소자의 형성방법은, 반도체 기판 상에 게이트 절연막 및 게이트 패턴을 형성한다. 게이트 패턴 및 게이트 절연막의 표면을 따라 제1 층간 절연막을 형성한다. 제1 층간 절연막의 불순물을 제거하기 위하여 열처리 공정을 실시한다. 제1 층간 절연막의 상부에 제2 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 형성 방법으로 이루어진다. In the method of forming a flash device according to an embodiment of the present invention, a gate insulating film and a gate pattern are formed on a semiconductor substrate. A first interlayer insulating film is formed along the gate pattern and the surface of the gate insulating film. A heat treatment step is performed to remove impurities from the first interlayer insulating film. And a second interlayer insulating film formed over the first interlayer insulating film.

게이트 패턴은 플로팅 게이트를 포함한 구조 또는 SONOS(silicon-oxide-nitride-oxide-silicon) 구조로 형성된다. The gate pattern is formed of a structure including a floating gate or a silicon-oxide-nitride-oxide-silicon (SONOS) structure.

제1 층간 절연막(106)은 TEOS(tetra ethyl ortho silicate)막으로 형성하며, 10Å 내지 100Å의 두께로 형성한다. The first interlayer insulating film 106 is formed of a tetra ethyl ortho silicate (TEOS) film, and has a thickness of 10 kPa to 100 kPa.

제1 층간 절연막은 600℃ 내지 700℃의 온도, 0.01Torr 내지 0.5Torr의 압력 조건에서 형성한다. The first interlayer insulating film is formed at a temperature of 600 ° C. to 700 ° C. and a pressure of 0.01 Torr to 0.5 Torr.

제2 층간 절연막은 TEOS(tetra ethyl ortho silicate)막으로 형성하며, 제2 층간 절연막은 600℃ 내지 800℃의 온도, 0.01Torr 내지 0.5Torr의 압력 조건에서 형성한다. The second interlayer insulating film is formed of a tetra ethyl ortho silicate (TEOS) film, and the second interlayer insulating film is formed at a temperature of 600 ° C. to 800 ° C. and a pressure condition of 0.01 Torr to 0.5 Torr.

열처리 공정은 0.01Torr 내지 0.5Torr의 압력에서 600℃ 내지 800℃의 온도를 가하여 실시한다. The heat treatment step is carried out by applying a temperature of 600 ℃ to 800 ℃ at a pressure of 0.01 Torr to 0.5 Torr.

본 발명의 다른 실시 예에 따른 플래시 소자의 형성방법은, 반도체 기판 상에 게이트 절연막 및 게이트 패턴을 형성한다. 게이트 패턴 및 게이트 절연막의 표면을 따라 얇은 절연막을 형성하고 열처리 공정을 실시하는 단계를 반복하여 적층형의 제1 층간 절연막을 형성한다. 제1 층간 절연막의 상부에 제2 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 형성 방법으로 이루어진다.In the method of forming a flash device according to another embodiment of the present invention, a gate insulating film and a gate pattern are formed on a semiconductor substrate. A thin insulating film is formed along the gate pattern and the surface of the gate insulating film and the heat treatment process is repeated to form the first stacked interlayer insulating film. And a second interlayer insulating film formed over the first interlayer insulating film.

적층형의 제1 층간 절연막은 10Å 내지 100Å의 두께로 형성하며, 열처리 공정은 적층형의 제1 층간 절연막 내에 포함된 불순물이 제거되도록 실시한다. The stacked first interlayer insulating film is formed to have a thickness of 10 kPa to 100 kPa, and the heat treatment process is performed to remove impurities contained in the stacked first interlayer insulating film.

불순물에 수소(hydrogen; H), 염소(chlorine; Cl) 및 탄소(carbon; C)가 포함된다.Impurities include hydrogen (H), chlorine (Cl) and carbon (C).

본 발명은, 게이트 패턴과 접하는 제1 층간 절연막을 얇게 형성한 후, 열처리 공정을 실시하여 제1 층간 절연막 내에 포함된 불순물들을 제거하고, 제2 층간 절연막을 형성함으로써, 게이트 패턴들 간을 전기적으로 절연시킬 수 있다.According to the present invention, a thin first interlayer insulating film in contact with the gate pattern is formed, and then a heat treatment process is performed to remove impurities contained in the first interlayer insulating film and to form a second interlayer insulating film, thereby electrically connecting the gate patterns. It can be insulated.

또한, 게이트 패턴의 전하가 트랩되는 현상을 방지할 수 있으므로, 누설 전하의 발생을 억제할 수 있고, 이로 인해 반도체 소자의 신뢰도를 개선할 수 있다. In addition, since the phenomenon in which the charge of the gate pattern is trapped can be prevented, the occurrence of leakage charge can be suppressed, thereby improving the reliability of the semiconductor element.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 1a를 참조하면, 게이트 패턴(GP)을 포함한 반도체 기판(100)이 제공된다. 구체적으로 설명하면, 반도체 기판(100) 상에 전자의 터널링(tunneling)을 위한 게이트 절연막(102)을 형성한다. 게이트 절연막(102)은 산화막으로 형성할 수 있다. 구체적으로 설명하면, 게이트 절연막(102)은 O2 또는 H2 가스 분위기의 챔버 내에서 0.1Torr 내지 0.5Torr의 압력을 주고 700℃ 내지 900℃의 온도를 가하여 형성할 수 있다. 이때, 게이트 절연막(102)은 라디칼(radical) 산화막으로 형성하는 것이 바람직하다. 이어서, 게이트 절연막(102)의 상부에 도전패턴(104)을 형성하여 게이트 패턴(GP)을 형성한다.Referring to FIG. 1A, a semiconductor substrate 100 including a gate pattern GP is provided. Specifically, the gate insulating layer 102 for tunneling electrons is formed on the semiconductor substrate 100. The gate insulating film 102 may be formed of an oxide film. Specifically, the gate insulating layer 102 may be formed by applying a pressure of 0.1 Torr to 0.5 Torr and applying a temperature of 700 ° C. to 900 ° C. in a chamber of an O 2 or H 2 gas atmosphere. In this case, the gate insulating film 102 is preferably formed of a radical oxide film. Subsequently, the conductive pattern 104 is formed on the gate insulating layer 102 to form the gate pattern GP.

플래시 소자를 예를 들면, 게이트 패턴(GP)용 도전패턴(104)은 플로팅 게이트(floating gate)용 제1 도전막, 커플링(coupling)을 위한 유전체막 및 콘트롤 게 이트(control gate)용 제2 도전막을 적층하여 형성할 수 있다. 제1 도전막은 언도프트(un-doped) 폴리실리콘막과 도프트(doped) 폴리실리콘막을 적층하여 형성할 수 있다. 구체적으로 설명하면, 언도프트 폴리실리콘막은 SiH4 가스를 이용하여 500℃ 내지 650℃의 온도, 0.5Torr 내지 2.0Torr의 압력 하에서 형성할 수 있다. 도프트 폴로실리콘막은 PH3 가스를 이용하여 형성할 수 있다. For example, the conductive pattern 104 for the gate pattern GP may include a first conductive film for floating gate, a dielectric film for coupling, and a control gate material. 2 conductive films can be laminated | stacked and formed. The first conductive film may be formed by stacking an undoped polysilicon film and a doped polysilicon film. Specifically, the undoped polysilicon film may be formed at a temperature of 500 ° C. to 650 ° C. and a pressure of 0.5 Torr to 2.0 Torr using SiH 4 gas. The doped polysilicon film may be formed using PH 3 gas.

유전체막은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있으며, 제2 도전막은 도프트 폴리실리콘막으로 형성할 수 있다. The dielectric film may be formed by stacking an oxide film, a nitride film, and an oxide film, and the second conductive film may be formed of a doped polysilicon film.

또는, 도전패턴(104)은 SONOS(silicon-oxide-nitride-oxide-silicon) 구조로 형성할 수도 있다. Alternatively, the conductive pattern 104 may be formed of a silicon-oxide-nitride-oxide-silicon (SONOS) structure.

이어서, 게이트 패턴(GP) 사이의 반도체 기판(100)에 이온주입 공정을 실시하여 접합영역(100a)을 형성한다.Subsequently, an ion implantation process is performed on the semiconductor substrate 100 between the gate patterns GP to form a junction region 100a.

도 1b를 참조하면, 게이트 패턴(GP)이 형성된 게이트 절연막(102)의 상부에 층간 절연막을 형성한다. 구체적으로 설명하면, 게이트 패턴(GP) 및 게이트 절연막(102)의 표면을 따라 제1 층간 절연막(106)을 형성한다. 제1 층간 절연막(106)은 TEOS(tetra ethyl ortho silicate)막으로 형성하는 것이 바람직하다.Referring to FIG. 1B, an interlayer insulating layer is formed on the gate insulating layer 102 on which the gate pattern GP is formed. In detail, the first interlayer insulating layer 106 is formed along the surfaces of the gate pattern GP and the gate insulating layer 102. The first interlayer insulating film 106 is preferably formed of a tetra ethyl ortho silicate (TEOS) film.

특히, 제1 층간 절연막(106)은 100Å보다 두껍지 않게 얇은 두께로 형성한다. 제1 층간 절연막(106)은 600℃ 내지 700℃의 온도, 0.01Torr 내지 0.5Torr의 압력 조건에서 형성할 수 있다. In particular, the first interlayer insulating film 106 is formed to a thickness thinner than not more than 100 kV. The first interlayer insulating layer 106 may be formed at a temperature of 600 ° C. to 700 ° C. and a pressure condition of 0.01 Torr to 0.5 Torr.

특히, 제1 층간 절연막(106)은 10Å 내지 100Å의 두께로 형성한다. 만약, 제1 층간 절연막(106)의 두께가 100Å보다 두껍게 형성되면 후속 실시하는 열처리 공정 시, 제1 층간 절연막(106)의 표면에서만 불순물(도 1c 참조)이 빠져나가고, 게이트 패턴(GP)과 접하는 부분에서는 불순물이 빠져나오기가 어렵기 때문이다. In particular, the first interlayer insulating film 106 is formed to a thickness of 10 kPa to 100 kPa. If the thickness of the first interlayer insulating layer 106 is thicker than 100 kV, impurities (see FIG. 1C) are removed only from the surface of the first interlayer insulating layer 106 during the subsequent heat treatment process, and the gate pattern GP This is because impurities are hard to escape from the contact portion.

도 1c를 참조하면, 게이트 패턴(GP)과 접하는 제1 층간 절연막(106) 내에 포함된 불순물(ⓐ)을 제거하기 위하여 열처리 공정을 실시한다. 열처리 공정은, 0.01Torr 내지 0.5Torr의 압력에서 600℃ 내지 800℃의 온도를 가하여 실시할 수 있다. Referring to FIG. 1C, a heat treatment process is performed to remove impurities ⓐ contained in the first interlayer insulating layer 106 in contact with the gate pattern GP. The heat treatment step can be carried out by applying a temperature of 600 ° C to 800 ° C at a pressure of 0.01 Torr to 0.5 Torr.

제1 층간 절연막(106)을 TEOS막으로 형성할 경우, TEOS막에는 수소(hydrogen; H), 염소(chlorine; Cl) 및 탄소(carbon; C)와 같은 불순물들(ⓐ)이 포함되어 있다. 제1 층간 절연막(106)을 얇게 형성한 후에 진공 상태에서 열처리 공정을 실시하면, 제1 층간 절연막(106) 내에 포함된 불순물들(ⓐ)을 제거할 수 있다. 즉, 게이트 패턴(GP)의 전기적 특성을 열화시킬 수 있는 불순물들(ⓐ)을 제거함으로써 반도체 소자의 신뢰도를 향상시킬 수 있다.When the first interlayer insulating layer 106 is formed of a TEOS film, the TEOS film includes impurities (ⓐ) such as hydrogen (H), chlorine (Cl), and carbon (C). If the heat treatment process is performed in a vacuum state after the thin first interlayer insulating film 106 is formed, impurities (ⓐ) included in the first interlayer insulating film 106 may be removed. That is, the reliability of the semiconductor device may be improved by removing impurities ⓐ that may degrade the electrical characteristics of the gate pattern GP.

또한, 제1 층간 절연막(106)을 다수개의 절연층으로 구성된 적층구조로 형성할 수도 있으며, 이때에도 각각의 절연층을 형성할 때마다 열처리 공정을 실시하여 절연막의 불순물들(ⓐ)을 제거할 수도 있다. In addition, the first interlayer insulating film 106 may be formed in a stacked structure composed of a plurality of insulating layers, and in this case, each time the insulating layer is formed, a heat treatment process may be performed to remove impurities ⓐ of the insulating film. It may be.

도 1d를 참조하면, 제1 층간 절연막(106)의 상부에 제2 층간 절연막(108)을 더 형성하여 게이트 패턴(GP) 상부에 형성하는 층간 절연막을 완성한다. 제2 층간 절연막(108)은 제1 층간 절연막(106)과 동일한 절연물질로 형성하는 것이 바람직하다. 구체적으로 설명하면, 제2 층간 절연막(108)은 TEOS(tetra ethyl ortho silicate)막으로 형성할 수 있으며, 600℃ 내지 800℃의 온도, 0.01Torr 내지 0.5Torr의 압력 조건에서 형성할 수 있다. Referring to FIG. 1D, a second interlayer insulating layer 108 is further formed on the first interlayer insulating layer 106 to complete the interlayer insulating layer formed on the gate pattern GP. The second interlayer insulating film 108 is preferably formed of the same insulating material as the first interlayer insulating film 106. Specifically, the second interlayer insulating film 108 may be formed of a tetra ethyl ortho silicate (TEOS) film, and may be formed at a temperature of 600 ° C. to 800 ° C. and a pressure of 0.01 Torr to 0.5 Torr.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 100a : 접합영역100 semiconductor substrate 100a junction region

102 : 게이트 절연막 104 : 도전패턴102 gate insulating film 104 conductive pattern

106 : 제1 층간 절연막 108 : 제2 층간 절연막106: first interlayer insulating film 108: second interlayer insulating film

GP : 게이트 패턴GP: Gate Pattern

Claims (12)

반도체 기판 상에 게이트 절연막 및 게이트 패턴을 형성하는 단계;Forming a gate insulating film and a gate pattern on the semiconductor substrate; 상기 게이트 패턴 및 상기 게이트 절연막의 표면을 따라 제1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating film along a surface of the gate pattern and the gate insulating film; 상기 제1 층간 절연막의 불순물을 제거하기 위하여 열처리 공정을 실시하는 단계; 및Performing a heat treatment process to remove impurities from the first interlayer insulating film; And 상기 제1 층간 절연막의 상부에 제2 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.And forming a second interlayer insulating film on the first interlayer insulating film. 제 1 항에 있어서,The method of claim 1, 상기 게이트 패턴은 플로팅 게이트를 포함한 구조 또는 SONOS(silicon-oxide-nitride-oxide-silicon) 구조로 형성된 반도체 소자의 형성 방법.The gate pattern is a method of forming a semiconductor device formed of a structure including a floating gate or silicon-oxide-nitride-oxide-silicon (SONOS) structure. 제 1 항에 있어서,The method of claim 1, 상기 제1 층간 절연막(106)은 TEOS(tetra ethyl ortho silicate)막으로 형성하는 반도체 소자의 형성 방법.The first interlayer insulating layer (106) is formed of a tetra ethyl ortho silicate (TEOS) film. 제 1 항에 있어서,The method of claim 1, 상기 제1 층간 절연막은 10Å 내지 100Å의 두께로 형성하는 반도체 소자의 형성 방법.The first interlayer insulating film is a method of forming a semiconductor device to a thickness of 10 ~ 100Å. 제 1 항에 있어서,The method of claim 1, 상기 제1 층간 절연막은 600℃ 내지 700℃의 온도, 0.01Torr 내지 0.5Torr의 압력 조건에서 형성하는 반도체 소자의 형성 방법.The first interlayer insulating film is formed at a temperature of 600 ° C. to 700 ° C. and a pressure condition of 0.01 Torr to 0.5 Torr. 제 1 항에 있어서,The method of claim 1, 상기 제2 층간 절연막은 TEOS(tetra ethyl ortho silicate)막으로 형성하는 반도체 소자의 형성 방법.And the second interlayer insulating film is formed of a tetra ethyl ortho silicate (TEOS) film. 제 1 항에 있어서,The method of claim 1, 상기 제2 층간 절연막은 600℃ 내지 800℃의 온도, 0.01Torr 내지 0.5Torr의 압력 조건에서 형성하는 반도체 소자의 형성 방법.The second interlayer insulating film is formed at a temperature of 600 ℃ to 800 ℃, a pressure condition of 0.01 Torr to 0.5 Torr. 제 1 항에 있어서,The method of claim 1, 상기 열처리 공정은 0.01Torr 내지 0.5Torr의 압력에서 600℃ 내지 800℃의 온도를 가하여 실시하는 반도체 소자의 형성 방법.The heat treatment step is performed by applying a temperature of 600 ℃ to 800 ℃ at a pressure of 0.01 Torr to 0.5 Torr. 반도체 기판 상에 게이트 절연막 및 게이트 패턴을 형성하는 단계;Forming a gate insulating film and a gate pattern on the semiconductor substrate; 상기 게이트 패턴 및 상기 게이트 절연막의 표면을 따라 얇은 절연막을 형성 하고 열처리 공정을 실시하는 단계를 반복하여 적층형의 제1 층간 절연막을 형성하는 단계;Forming a stacked first interlayer insulating film by repeatedly forming a thin insulating film along a surface of the gate pattern and the gate insulating film and performing a heat treatment process; 상기 제1 층간 절연막의 상부에 제2 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.And forming a second interlayer insulating film on the first interlayer insulating film. 제 9 항에 있어서,The method of claim 9, 상기 적층형의 제1 층간 절연막은 10Å 내지 100Å의 두께로 형성하는 반도체 소자의 형성 방법.The stacked first interlayer insulating film is a method of forming a semiconductor device to a thickness of 10 ~ 100Å. 제 9 항에 있어서,The method of claim 9, 상기 열처리 공정은 상기 적층형의 제1 층간 절연막 내에 포함된 불순물이 제거되도록 실시하는 반도체 소자의 형성 방법.And the heat treatment step is performed to remove impurities contained in the first interlayer insulating film of the stacked type. 제 11 항에 있어서,The method of claim 11, 상기 불순물에 수소(hydrogen; H), 염소(chlorine; Cl) 및 탄소(carbon; C)가 포함되는 반도체 소자의 형성 방법.A method of forming a semiconductor device in which the impurities include hydrogen (H), chlorine (Cl) and carbon (C).
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KR20170024221A (en) * 2015-08-24 2017-03-07 삼성전자주식회사 Method for manufacturing semiconductor device

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