KR20100074646A - Method of fabricating non-volatile memory device - Google Patents

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KR20100074646A
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진규안
장철식
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Abstract

PURPOSE: A method for fabricating a non-volatile memory device is provided to suppress the formation of insulating by-products by forming a nitride film on the upper side of a gate electrode. CONSTITUTION: A gate insulating film(104), a first conductive film for a floating gate, a dielectric film, a second conductive film for a control gate, and a gate electrode film(112) are formed on a semiconductor substrate. The gate electrode film, the second conductive film, the dielectric film, the first conductive film, and the gate insulating film are etched to form a gate electrode. A nitride film(114) is formed on the sidewall and the upper side of the gate electrode through a plasma nitration method.

Description

비휘발성 메모리 소자의 제조 방법{Method of fabricating non-volatile memory device}Method of fabricating non-volatile memory device

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 코발트막을 포함하는 게이트를 형성하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device for forming a gate including a cobalt film.

일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다. In general, semiconductor memory devices may be classified into volatile memory devices and nonvolatile memory devices. Volatile memory devices, such as Dynamic Random Access Memory (DRAM) and Static Random Access Memory (SRAM), are fast memory inputs and outputs, but lose their stored data when power is lost. In contrast, nonvolatile memory devices are memory devices that retain their stored data even when their power supplies are interrupted.

플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로써, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write) 하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.Flash memory devices are a type of nonvolatile memory device that can be programmed and erased, and can be programmed and erased (EPROM: Erasable Programmable Read Only Memory) and electrically programmable and erased (EEPROM). It is a highly integrated memory device developed by combining the advantages of Programmable Read Only Memory. Here, the program refers to an operation of writing data to a memory cell, and the erasing means an operation of erasing data written to the memory cell.

이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 구별될 수 있다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.Such flash memory devices may be classified into NOR flash memory devices and NAND flash memory devices according to cell structures and operating conditions. In a quinoa flash memory device, the drain of each memory cell transistor is connected to a bit line. Therefore, since it can be programmed and erased for an arbitrary address and its operation speed is high, it is mainly used for applications requiring high speed operation. On the other hand, in the NAND flash memory device, a plurality of memory cell transistors are connected in series to form one string, and one string is connected between the bit line and the common source line. Therefore, since the number of drain contact plugs is relatively small, it is easy to increase the degree of integration, and thus it is mainly used in applications requiring high capacity data storage.

낸드형 플래시 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다.In the NAND flash memory device, a plurality of word lines are formed between a source select line and a drain select line. A source select line or a drain select line is formed by connecting gates of select transistors included in a plurality of strings to each other, and a word line is formed by connecting gates of memory cell transistors to each other. The selection line and the word line include a tunnel oxide film, a floating gate, a dielectric film, and a control gate, and the selection line and the control gate are electrically connected to each other.

그런데, 점차 반도체 소자가 고집적화되고 공정 선폭이 축소됨에 따라 게이트의 폭 또한 매우 협소하게 형성되고 있다. 게이트의 폭이 좁아지면 게이트 저항이 증가하여 게이트 동작 특성이 열화될 수 있다. 따라서 게이트의 저항을 감소시 키도록 콘트롤 게이트 상에 전기 저항이 낮은 물질막으로 게이트 전극막을 형성함으로써 게이트의 동작 특성을 확보할 수 있는 다양한 기술들이 강구되고 있다.However, as semiconductor devices are increasingly integrated and process line widths are reduced, gate widths are also very narrow. As the width of the gate becomes narrower, the gate resistance may increase, resulting in deterioration of gate operating characteristics. Therefore, various techniques for securing the gate operation characteristics are formed by forming the gate electrode layer using a material film having a low electrical resistance on the control gate to reduce the resistance of the gate.

본 발명은 게이트 식각 공정을 통해 게이트 전극을 형성한 뒤 손상된 게이트 측벽을 치유할 때 고온의 열처리 공정을 포함하지 않는 플라즈마 질화 처리 공정을 실시하여 게이트 전극의 측벽에 질화막을 형성한다.The present invention forms a nitride film on the sidewall of the gate electrode by performing a plasma nitridation process that does not include a high temperature heat treatment process when the gate electrode is formed through the gate etching process and then the damaged gate sidewall is healed.

본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 게이트 절연막, 플로팅 게이트용 제1 도전막, 유전체막, 콘트롤 게이트용 제2 도전막 및 게이트 전극막을 형성하는 단계와, 상기 게이트 전극막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막 및 상기 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계 및 상기 식각 공정중에 손상된 상기 게이트 전극의 측벽을 치유하기 위하여 상기 게이트 전극의 측벽 및 상부에 질화막을 형성하는 단계를 포함한다.A method of manufacturing a nonvolatile memory device according to an embodiment of the present invention includes forming a gate insulating film, a first conductive film for a floating gate, a dielectric film, a second conductive film for a control gate, and a gate electrode film on a semiconductor substrate; Etching the gate electrode film, the second conductive film, the dielectric film, the first conductive film, and the gate insulating film to form a gate electrode, and to heal sidewalls of the gate electrode damaged during the etching process. Forming a nitride film on the sidewalls and the upper portion of the gate electrode.

상기 질화막은 플라즈마 질화 처리 방법으로 형성할 수 있다. 상기 플라즈마 질화 처리 방법은 게이트 식각 장비에 질소(N2) 가스를 주입하여 N+ 플라즈마를 발생시키고, N+ 플라즈마를 상기 게이트 전극막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막 및 상기 게이트 절연막과 반응시킬 수 있다. 상기 플라즈마 질화 처리 방법은 13.56MHz의 파형을 갖는 RF 플라즈마를 사용하며 RF 파워는 100∼1000W, 압력은 2∼8 mTorr, 질소(N2) 가스의 유량은 10∼50 sccm의 조건에서 실시할 수 있다. 상기 게이트 절연막은 실리콘 옥사이드막으로 형성할 수 있다. 상기 게이트 절연막의 측벽에 실리콘 옥시 나이트라이드막이 형성될 수 있다. 상기 제1 도전막 또는 제2 도전막은 실리콘막으로 형성할 수 있다. 상기 제1 도전막의 측벽 또는 상기 제2 도전막의 측벽에는 실리콘 나이트라이드막이 형성될 수 있다. 상기 게이트 전극막은 코발트막으로 형성할 수 있다. 상기 게이트 전극막의 측벽 및 상부에는 코발트 나이트라이드막이 형성될 수 있다. 상기 질화막을 형성한 뒤, 상기 게이트 전극을 포함하는 상기 반도체 기판상에 절연막을 형성하는 단계와, 상기 게이트 전극의 상부가 노출되도록 상기 절연막을 식각하여 상기 절연막에 콘택홀을 형성하는 단계 및 상기 콘택홀의 내측벽에 배리어 메탈막 및 상기 금속막을 형성하여 콘택 플러그를 형성하는 단계를 더욱 포함할 수 있다.The nitride film may be formed by a plasma nitride treatment method. The plasma nitriding method is to inject the nitrogen (N 2) gas in the gate etching equipment to generate an N + plasma, film and the gate electrode of N + plasma, and the second conductive film, the dielectric film, the first conductive layer And the gate insulating layer. The plasma nitridation treatment method uses an RF plasma having a waveform of 13.56 MHz, RF power of 100 to 1000 W, pressure of 2 to 8 mTorr, and nitrogen (N 2 ) gas flow rate of 10 to 50 sccm. have. The gate insulating film may be formed of a silicon oxide film. A silicon oxy nitride film may be formed on sidewalls of the gate insulating film. The first conductive film or the second conductive film may be formed of a silicon film. A silicon nitride film may be formed on the sidewall of the first conductive film or the sidewall of the second conductive film. The gate electrode film may be formed of a cobalt film. A cobalt nitride film may be formed on the sidewalls and the upper portion of the gate electrode film. After forming the nitride film, forming an insulating film on the semiconductor substrate including the gate electrode, etching the insulating film to expose an upper portion of the gate electrode, and forming a contact hole in the insulating film; The method may further include forming a contact plug by forming a barrier metal layer and the metal layer on the inner wall of the hole.

본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 게이트 전극의 측벽을 치유할 때 고온의 열처리 공정을 포함하지 않기 때문에 게이트 절연막이나 플로팅 게이트 또는 콘트롤 게이트의 특성이 열화되는 문제점을 예방할 수 있다. 또한, 게이트 전극의 상부에 형성된 질화막은 절연성 부산물이 형성되는 것을 억제하여 후속하는 콘택 플러그와의 접촉시 저항을 감소시켜 비휘발성 메모리 소자의 동작 특성을 향상시킬 수 있다.According to the manufacturing method of the nonvolatile memory device of the present invention, since the high temperature heat treatment process is not included when the sidewall of the gate electrode is healed, the problem of deterioration of the characteristics of the gate insulating film, the floating gate or the control gate can be prevented. In addition, the nitride film formed on the gate electrode may suppress the formation of insulating byproducts, thereby reducing the resistance upon subsequent contact with the contact plug, thereby improving operating characteristics of the nonvolatile memory device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1d는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 이하에서는 비휘발성 메모리 소자 중 낸드 플래시 메모리 소자를 일실시예로 자세히 설명한다.1A to 1D are cross-sectional views of a device for explaining a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention. Hereinafter, the NAND flash memory device of the nonvolatile memory device will be described in detail.

도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시하고 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시한다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면이 손상되는 것을 방지한다.Referring to FIG. 1A, a screen oxide layer (not shown) is formed on a semiconductor substrate 102, and a well ion implantation process or a threshold voltage ion implantation process is performed on the semiconductor substrate 102. The well ion implantation process is performed to form a well region in the semiconductor substrate 102, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. In this case, the screen oxide layer (not shown) prevents the interface of the semiconductor substrate 102 from being damaged during the well ion implantation process or the threshold voltage ion implantation process.

그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(102) 상에 게이트 절연막(104)을 형성한다. 게이트 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상으로 전자를 통과시킬 수 있다. 게이트 절연막(104)은 게이트 절연막(104)은 750℃∼800℃의 온도에서 수소(H2) 가스 및 산소(O2) 가스를 이용한 습식 산화공정을 실시하고, 800℃∼950℃의 온도에서 질소(N2) 가스 분위기에서 20분∼30분간 열처리를 하여 실리콘 옥사이드막(SiOx)로 형성할 수 있다. 게이트 절연막(104)은 40Å∼100Å의 두께로 형성할 수 있다. 한편, 게이트 절연막(104)을 형성하기 전에 반도체 기판(102)의 표면에 대해 세정 공정을 실시할 수도 있다. 세정 공정은 희석한 HF용액 및 SC-1용액을 사용할 수 있다.After the screen oxide film (not shown) is removed, the gate insulating film 104 is formed on the semiconductor substrate 102. The gate insulating layer 104 may pass electrons through a F / N tunneling phenomenon. The gate insulating film 104 performs a wet oxidation process using hydrogen (H 2 ) gas and oxygen (O 2 ) gas at a temperature of 750 ° C. to 800 ° C., and a temperature of 800 ° C. to 950 ° C. The heat treatment may be performed for 20 to 30 minutes in a nitrogen (N 2 ) gas atmosphere to form a silicon oxide film (SiOx). The gate insulating film 104 can be formed to a thickness of 40 kPa to 100 kPa. In addition, the cleaning process may be performed on the surface of the semiconductor substrate 102 before the gate insulating film 104 is formed. The washing process may use diluted HF solution and SC-1 solution.

게이트 절연막(104) 상에는 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 프로그램 동작시 전자가 축적되거나 소거 동작시 저장된 전하가 방출될 수 있다. 이에 따라, 프로그램 동작시에는 게이트 절연막(104) 하단의 채널 영역에서 제1 도전막(106)으로 전자가 이동하고, 소거 동작시에는 제1 도전막(106)에서 게이트 절연막(104) 하단의 채널 영역으로 전자가 이동할 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성할 수 있다.A floating conductive first conductive film 106 is formed on the gate insulating film 104. In the first conductive layer 106, electrons may be accumulated during a program operation or stored charge may be emitted during an erase operation. Accordingly, electrons move from the channel region under the gate insulating film 104 to the first conductive film 106 during the program operation, and the channel under the gate insulating film 104 from the first conductive film 106 during the erase operation. The electrons can move to the area. The first conductive film 106 may be formed of a polysilicon film.

그리고, 반도체 기판(102)의 소자 분리 영역 상에 형성된 제1 도전막(106), 게이트 절연막(104) 및 반도체 기판(102)을 식각하여 트렌치를 형성한다. 그리고 트렌치에 절연물질을 형성하여 소자 분리막(도시하지 않음)을 형성한다. 소자 분리막(도시하지 않음)은 활성 영역(active region)을 한정한다.The trench is formed by etching the first conductive film 106, the gate insulating film 104, and the semiconductor substrate 102 formed on the device isolation region of the semiconductor substrate 102. An isolation material is formed in the trench to form an isolation layer (not shown). An isolation layer (not shown) defines an active region.

이어서, 소자 분리막(도시하지 않음)과 제1 도전막(106) 상에 유전체막(108)을 형성한다. 유전체막(108)은 하부에 형성되는 플로팅 게이트와 상부에 형성되는 콘트롤 게이트를 절연할 수 있으며, ONO(Oxide/Nitride/Oxide) 구조의 적층막으로 형성할 수 있다.  Subsequently, a dielectric film 108 is formed on the device isolation film (not shown) and the first conductive film 106. The dielectric layer 108 may insulate the floating gate formed at the bottom and the control gate formed at the top, and may be formed as a laminated film having an ONO (Oxide / Nitride / Oxide) structure.

유전체막(108) 상에는 콘트롤 게이트용 제2 도전막(110)을 형성한다. 제2 도전막(110)은 폴리 실리콘막으로 형성할 수 있다. 그런데, 콘트롤 게이트 전체를 폴리 실리콘으로 형성하면 콘트롤 게이트의 저항 특성을 충분히 확보할 수 없기 때문에, 폴리 실리콘으로 형성되는 콘트롤 게이트의 높이를 낮추고 콘트롤 게이트 상부에 폴리 실리콘보다 저항이 낮은 금속 물질막을 형성함으로써 게이트 전극의 저항 특성을 향상시킬 수 있다. 이에 따라, 제2 도전막(110) 상에 게이트 전극막(112)을 형성한다. 게이트 전극막(112)은 코발트(Co)막으로 형성할 수 있다. 게이트 전극막(112) 상에는 게이트 식각 공정시 사용되는 하드 마스크막(114)을 형성한다.The second conductive film 110 for the control gate is formed on the dielectric film 108. The second conductive film 110 may be formed of a polysilicon film. However, when the entire control gate is formed of polysilicon, the resistance characteristics of the control gate cannot be sufficiently secured. Therefore, by lowering the height of the control gate formed of polysilicon and forming a metal material film having a lower resistance than polysilicon on the control gate. The resistance characteristic of the gate electrode can be improved. Accordingly, the gate electrode film 112 is formed on the second conductive film 110. The gate electrode film 112 may be formed of a cobalt (Co) film. The hard mask layer 114 used in the gate etching process is formed on the gate electrode layer 112.

도 1b를 참조하면, 하드 마스크막(114) 상에 포토 레지스트 패턴(도시하지 않음)을 형성한다. 그리고, 포토 레지스트 패턴(도시하지 않음)을 이용한 게이트 식각 공정으로 하드 마스크막(114), 게이트 전극막(112), 제2 도전막(110), 유전체막(108), 제1 도전막(106) 및 게이트 절연막(104)을 식각하여 이들을 포함하는 게이트 전극을 형성한다. Referring to FIG. 1B, a photoresist pattern (not shown) is formed on the hard mask film 114. The hard mask film 114, the gate electrode film 112, the second conductive film 110, the dielectric film 108, and the first conductive film 106 are formed by a gate etching process using a photoresist pattern (not shown). ) And the gate insulating film 104 are etched to form a gate electrode including the same.

이러한 게이트 식각 공정중에 게이트 전극막(112), 제2 도전막(110), 유전체막(108), 제1 도전막(106) 및 게이트 절연막(104)의 노출된 측벽이 손상될 수 있다. 특히, 폴리 실리콘으로 형성된 제2 도전막(110)과 제1 도전막(106)이나 산화막으로 형성된 게이트 절연막(104)의 경우 손상된 것을 치유하지 않을 경우 게이트 전극의 특성이 열화될 수 있다. 따라서, 게이트 식각 공정 후 게이트 전극의 측벽에 대한 치유 공정을 실시하는 것이 바람직하다.During the gate etching process, exposed sidewalls of the gate electrode layer 112, the second conductive layer 110, the dielectric layer 108, the first conductive layer 106, and the gate insulating layer 104 may be damaged. In particular, in the case of the second conductive film 110 formed of polysilicon and the gate insulating film 104 formed of the first conductive film 106 or the oxide film, the characteristics of the gate electrode may be deteriorated when the damage is not healed. Therefore, it is preferable to perform a healing process on the sidewall of the gate electrode after the gate etching process.

이러한 치유 공정은 게이트 전극막(112)이 산화되는 것을 방지할 수 있도록 선택적 산화(selective oxidation) 공정으로 실시될 수 있다. 하지만, 이러한 선택적 산화 공정은 900℃ 이상의 고온의 열처리 공정을 포함하기 때문에, 치유 공정 중에 접합 영역에 형성된 불순물들이 게이트 절연막에 침투하여 게이트 절연막의 특성을 열화시키거나 폴리 실리콘으로 형성된 플로팅 게이트 또는 콘트롤 게이트의 특성을 열화시킬 수 있다.This healing process may be performed by a selective oxidation process to prevent the gate electrode film 112 from being oxidized. However, since the selective oxidation process includes a high temperature heat treatment process of 900 ° C. or higher, impurities formed in the junction region during the healing process penetrate the gate insulating film to deteriorate the characteristics of the gate insulating film or the floating gate or control gate formed of polysilicon. May deteriorate the characteristics.

도 1c를 참조하면, 본 발명은 게이트 전극의 측벽에 대한 치유 공정시 고온의 열처리 공정을 포함하지 않는 플라즈마 질화 처리 공정으로 실시할 수 있다. 플라즈마 질화 처리 공정은, 게이트 식각 공정 후 게이트 식각 장비에 질소(N2) 가스를 주입하여 N+ 플라즈마를 발생시키고, 이를 게이트 전극막(112), 제2 도전막(110), 유전체막(108), 제1 도전막(106) 및 게이트 절연막(104)과 반응시켜 이들의 표면에 수 내지 수십 Å 두께의 질화막(114)을 형성한다. 이러한 플라즈마 질화 처리 공정은 13.56MHz의 파형을 갖는 RF 플라즈마를 사용하며 RF 파워는 100∼ 1000W, 압력은 2∼8 mTorr, 질소(N2) 가스의 유량은 10∼50 sccm의 조건에서 실시할 수 있다.Referring to FIG. 1C, the present invention may be performed by a plasma nitridation process that does not include a high temperature heat treatment process during the healing process on the sidewall of the gate electrode. In the plasma nitriding process, after the gate etching process, nitrogen (N 2 ) gas is injected into the gate etching equipment to generate N + plasma, and the gate electrode film 112, the second conductive film 110, and the dielectric film 108 are formed. ), The first conductive film 106 and the gate insulating film 104 are reacted to form a nitride film 114 having a thickness of several to several tens of micrometers on the surface thereof. The plasma nitridation process uses an RF plasma having a waveform of 13.56 MHz and can be performed under conditions of 100 to 1000 W RF pressure, 2 to 8 mTorr pressure, and 10 to 50 sccm flow rate of nitrogen (N 2 ) gas. have.

이로써, 게이트 절연막(104)의 측벽에는 실리콘 옥시 나이트라이드막(SiOxNy; 114a)이 형성되고, 제1 도전막(106) 및 제2 도전막(110)의 측벽에는 실리콘 나이트라이드막(SiNx; 114b, 114d)이 형성되며, 게이트 전극막(112)의 측벽 및 상부에는 코발트 나이트라이드막(CoxNy; 114e)이 형성된다. 유전체막(108)의 측벽에는 실리콘 옥시 나이트라이드막 또는 나이트라이드막의 적층막(114c)이 형성된다. 이와 같이 게이트 전극 측벽에는 각각의 막에 따른 질화막(114)들이 형성됨으로써 게이트 식각 공정 중에 손상된 측벽이 치유될 수 있다.As a result, a silicon oxy nitride film (SiOxNy) 114a is formed on the sidewall of the gate insulating film 104, and a silicon nitride film (SiNx) 114b is formed on the sidewalls of the first conductive film 106 and the second conductive film 110. , 114d is formed, and a cobalt nitride film (CoxNy) 114e is formed on the sidewall and the top of the gate electrode film 112. On the sidewall of the dielectric film 108, a silicon oxy nitride film or a stacked film 114c of a nitride film is formed. As such, nitride films 114 corresponding to the respective films are formed on the gate electrode sidewalls so that the sidewalls damaged during the gate etching process may be healed.

도 1d를 참조하면, 게이트 전극을 포함하는 반도체 기판(102) 상에 절연막(116)을 형성하고 게이트 전극의 상부를 노출시키도록 절연막(116)을 식각하여 콘택홀을 형성한다. 그리고, 콘택홀의 내측벽에 배리어 메탈막(118)과 금속막(120)을 형성하여 콘택 플러그를 형성한다. 이때, 콘택 플러그의 하부는 게이트 전극막(112)의 상부에 형성된 코발트 나이트라이드막과 접하는데, 코발트 나이트라이드막으로 인하여 접합 부위에 CoO3와 같은 절연성 부산물이 형성되는 것이 방지되기 때문에 접합 저항이 감소할 수 있다.Referring to FIG. 1D, the insulating layer 116 is formed on the semiconductor substrate 102 including the gate electrode, and the insulating layer 116 is etched to expose the upper portion of the gate electrode to form a contact hole. The barrier metal layer 118 and the metal layer 120 are formed on the inner sidewall of the contact hole to form a contact plug. At this time, the lower portion of the contact plug is in contact with the cobalt nitride film formed on the upper portion of the gate electrode film 112. Since the cobalt nitride film prevents the formation of insulating by-products such as CoO 3 at the junction portion, May decrease.

도 1a 내지 도 1d는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 1A to 1D are cross-sectional views of a device for explaining a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 게이트 절연막102 semiconductor substrate 104 gate insulating film

106 : 제1 도전막 108 : 유전체막106: first conductive film 108: dielectric film

110 : 제2 도전막 112 : 게이트 전극막110: second conductive film 112: gate electrode film

114 : 질화막 116 : 절연막114 nitride film 116 insulating film

118 : 배리어메탈막 120 : 금속막118: barrier metal film 120: metal film

Claims (11)

반도체 기판상에 게이트 절연막, 플로팅 게이트용 제1 도전막, 유전체막, 콘트롤 게이트용 제2 도전막 및 게이트 전극막을 형성하는 단계;Forming a gate insulating film, a first conductive film for a floating gate, a dielectric film, a second conductive film for a control gate, and a gate electrode film on a semiconductor substrate; 상기 게이트 전극막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막 및 상기 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계; 및Etching the gate electrode film, the second conductive film, the dielectric film, the first conductive film, and the gate insulating film to form a gate electrode; And 상기 식각 공정중에 손상된 상기 게이트 전극의 측벽을 치유하기 위하여 상기 게이트 전극의 측벽 및 상부에 질화막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.Forming a nitride film on the sidewalls and the top of the gate electrode to heal sidewalls of the gate electrode damaged during the etching process. 제1항에 있어서,The method of claim 1, 상기 질화막은 플라즈마 질화 처리 방법으로 형성하는 비휘발성 메모리 소자의 제조 방법.And the nitride film is formed by a plasma nitridation treatment method. 제2항에 있어서,The method of claim 2, 상기 플라즈마 질화 처리 방법은 게이트 식각 장비에 질소(N2) 가스를 주입하여 N+ 플라즈마를 발생시키고, N+ 플라즈마를 상기 게이트 전극막, 상기 제2 도전 막, 상기 유전체막, 상기 제1 도전막 및 상기 게이트 절연막과 반응시키는 비휘발성 메모리 소자의 제조 방법.The plasma nitriding method is to inject the nitrogen (N 2) gas in the gate etching equipment to generate an N + plasma, film and the gate electrode of N + plasma, and the second conductive film, the dielectric film, the first conductive layer And a nonvolatile memory device reacting with the gate insulating film. 제2항에 있어서,The method of claim 2, 상기 플라즈마 질화 처리 방법은 13.56MHz의 파형을 갖는 RF 플라즈마를 사용하며 RF 파워는 100∼1000W, 압력은 2∼8 mTorr, 질소(N2) 가스의 유량은 10∼50 sccm의 조건에서 실시하는 비휘발성 메모리 소자의 제조 방법.The plasma nitridation treatment method uses an RF plasma having a waveform of 13.56 MHz, and the RF power is 100 to 1000 W, the pressure is 2 to 8 mTorr, and the flow rate of nitrogen (N 2 ) is 10 to 50 sccm. Method of manufacturing volatile memory device. 제1항에 있어서,The method of claim 1, 상기 게이트 절연막은 실리콘 옥사이드막으로 형성하는 비휘발성 메모리 소자의 제조 방법.And the gate insulating film is formed of a silicon oxide film. 제5항에 있어서,The method of claim 5, 상기 게이트 절연막의 측벽에 실리콘 옥시 나이트라이드막이 형성되는 비휘발성 메모리 소자의 제조 방법.And a silicon oxy nitride film formed on sidewalls of the gate insulating film. 제1항에 있어서,The method of claim 1, 상기 제1 도전막 또는 제2 도전막은 실리콘막으로 형성하는 비휘발성 메모리 소자의 제조 방법.The first conductive film or the second conductive film is a silicon film manufacturing method of manufacturing a nonvolatile memory device. 제7항에 있어서,The method of claim 7, wherein 상기 제1 도전막의 측벽 또는 상기 제2 도전막의 측벽에는 실리콘 나이트라이드막이 형성되는 비휘발성 메모리 소자의 제조 방법.The silicon nitride film is formed on the sidewall of the first conductive film or the sidewall of the second conductive film. 제1항에 있어서,The method of claim 1, 상기 게이트 전극막은 코발트막으로 형성하는 비휘발성 메모리 소자의 제조 방법.And the gate electrode film is formed of a cobalt film. 제9항에 있어서,10. The method of claim 9, 상기 게이트 전극막의 측벽 및 상부에는 코발트 나이트라이드막이 형성되는 비휘발성 메모리 소자의 제조 방법.The cobalt nitride film is formed on the sidewalls and the upper portion of the gate electrode film. 제1항에 있어서, 상기 질화막을 형성한 뒤,The method of claim 1, wherein after the nitride film is formed, 상기 게이트 전극을 포함하는 상기 반도체 기판상에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate including the gate electrode; 상기 게이트 전극의 상부가 노출되도록 상기 절연막을 식각하여 상기 절연막에 콘택홀을 형성하는 단계; 및Etching the insulating film to expose an upper portion of the gate electrode to form a contact hole in the insulating film; And 상기 콘택홀의 내측벽에 배리어 메탈막 및 상기 금속막을 형성하여 콘택 플러그를 형성하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.And forming a contact plug by forming a barrier metal layer and the metal layer on an inner sidewall of the contact hole.
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