KR20100069567A - 반도체 장치의 높은-ｋ 게이트 스택의 형성 방법 - Google Patents

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Abstract

본 발명은, MOSFET 장치를 위한 문턱 전압을 제어하기 위해서, MOSFET 장치를 위한 높은-K 게이트 스택(1, 10, 20, 30)을 형성하는 방법을 제공한다. 제1의 높은-K 금속 산화물 층(2, 11, 22, 32)이 반도체 기판(3, 12) 위에 형성된다. 그 다음, 적어도 하나의 복합 층이 제1 층(2, 11, 22, 32) 위에 직접 형성된다. 복합 층은 다이폴 유전 층(5, 13, 23, 34) 위에 직접 형성된 제2의 높은-K 금속 산화물 층(6, 14, 24, 32)으로 구성된다. 다이폴 유도 층은 상기 제1 및 제2 층보다 높은 산소 베컨시 친화도와 상기 제1 및 제2 층보다 낮은 산소 베컨시 확산도를 갖는 높은-K 금속 산화물을 포함한다. 그 다음, 금속 게이트 전극(7, 15, 25)이 상기 적어도 하나의 복합 층 위에 형성된다. 다양한 층의 형성(formation)은, 요구 수준으로 상기 문턱 전압을 이동시키기 위해서, 상기 적어도 하나의 복합 층의 다이폴 유도 층(5, 13, 23, 34)이 게이트 전극과 기판 사이에 위치되도록 하는 것이다.
스택, 게이트, 베컨시, 문턱 전압.

Description

반도체 장치의 높은-Ｋ 게이트 스택의 형성 방법{FORMATION OF HIGH-K GATE STACKS IN SEMICONDUCTOR DEVICES}
본 발명은, 일반적으로는 반도체 장치에 있어서의 높은-K(high-K) 게이트 스택에 관한 것이다. 특히, 본 발명은, MOSFET 문턱 전압(threshold voltage)을 제어하도록 MOSFET 장치에 대해서 높은-K 게이트 스택의 형성 방법을 제공한다. 바람직한 실시예에 있어서, 본 발명은 개선된 채널 캐리어 이동도와 연관된 문턱 전압 제어를 제공하다.
금속-산화물-반도체(MOS; metal-oxide-semiconductor) 장치는, 대부분의 현대 집적 회로에서 채용되는 CMOS(complementary metal-oxide-semiconductor) 로직의 기본을 형성한다. CMOS 기술은 상보적인 형태로 결선된 nMOS(n-채널) 및 p-MOS(p-채널) 전계 효과 트랜지스터(FET)를 채용한다. 이러한 MOSFET의 게이트 구조는, 하나 이상의 유전 재료의 층이 반도체(전형적으로, 실리콘) 기판 위에 형성된 후, 게이트 전극이 그 유전체 위에 형성되는 층 구조 또는 "스택(stack)"으로서 형성된다. 초기의 장치들은, 폴리실리콘 전극과 함께 게이트 유전체로서 SiO2를 사 용했다. 그런데, 스케일링(scaling)의 요구를 충족하기 위해서 피처 사이즈(feature size)를 감소시킴에 따라, 이 산화물 두께의 감소는 다이렉트 터널링에 기인하여 상당량의 게이트 산화물 누설 전류를 발생시키게 된다. 차세대의 VLSI(대규모 집적 회로)에 대해서 이러한 문제를 해결하기 위해서, 게이트 유전체는 SiO2 보다 높은 유전 상수 K를 갖는 재료로 대체되고 있다. 따라서, 이러한 "높은-케이(high-K)" 유전체는 3.9보다 높은 유전 상수를 가지며, 전형적으로는 이보다 상당히 높은 유전 상수를 갖게 된다. 예를 들면, K=5는 현저하게 높은 것으로 고려될 수 있으며, K=20은 현재 매우 높은 것으로 고려될 수 있다. 게이트 유전 재료용으로 사용되는 높은-K 재료는, 금속 산화물, 전형적으로는 HfO2 또는 HfOSi이다. 연관된 발전이 진행됨에 따라, 금속 게이트 전극은 폴리실리콘 게이트로 대체되고 있는데, 높은-K 유전체와의 개선된 호환성을 제공한다.
Callegari 등에 의한 Int. Conf. SSDM, Sept 16-18, Tokyo, Japan 2003의 제목 "Low Tinv (≤1.8nm) Metal-Gated MOSFETs on SiO2 Based Gate Dielectrics for High Performance Logic Applications"의 문헌에서 논의된 바와 같이, Si 기판 위에 형성된 금속/높은-K 게이트 스택의 전자 이동도는, 폴리실리콘/SiO2 게이트 스택과 비교할 때 심각하게 저하된다. 이 이동도 저하는, 원격 광자 산란(M. V. Fischetti 등에 의한 J. Appl. Phys. 90, 4587 (2001)의 제목 "Effective electron mobility in Si inversion layers in MOS systems with a high-k insulator: The role of remote phonon scattering"의 문헌 참조) 또는 원격 전하 산란(M. Hiratani 등에 의한 JJAP Vol. 41, p. 4521, (2002)의 제목 "Effective Electron Mobility Reduced by Remote Charge Scattering in High-K Gate Stacks"의 문헌 참조)에 기인한다. 이러한 문제를 해결하기 위한 시도가, A. Callegari 등에 의한 J. Appl. Phys. 99, 023079 (2006)의 제목 "Charge trapping related threshold voltage instabilities in high permittivity gate dielectric stacks"의 문헌에서 제안되고 있다. 이 문헌은, 실리콘 채널을 향한 농도 구배(gradiation)를 갖는 HfO2 스택의 사용을 제안하고 있다. 이 기술은, 장치가 양호한 전기적 성질을 갖게 하고, 특히 양호한 채널 이동도를 갖도록 하지만, 장치 문턱 전압에 있어서 너무 큰 이동을 야기시킨다. 이 추가적인 문제를 해결하기 위한 시도가, V. Narayanan 등에 의한 VLSI Symposium, June 2006의 제목 "Band-Edge High-Performance High-k/Metal Gate n-MOSFETs using Cap Layers Containing Group IIA and IIIB Elements with Gate-First Processing for 45 nm and Beyond"의 문헌에 제안되고 있다. 이 문헌은 첨부된 도 1에 도시된 바와 같은 게이트 스택 구조를 제안한다. 특히, 란탄 산화물 층이 HfO2 유전체 상부 및 금속 게이트 하부에 추가되고 있다. 이는 nFET 장치에 대해서는 문턱 전압 이동을 개선하고 있지만, pFET에 대해서는 개선하지 못하고 있다. 더욱이, 새로운 층의 도입은 채널 내의 이동도를 상당히 저하시킨다. 금속/높은-K 게이트 스택에서의 이동도 문제를 해결하기 위한 다른 시도는, 광자 산란을 감소시키기 위해서 Hf 실리케이트를 사용함으로써 이동도를 개선하는 방안을 제안한다. 그런데, 이들 실리케이트 재료는 HfO2(K~20)보다 낮은 유전 상수(K~12)를 가지므로, 장치의 확장성(scalability)을 제한한다. 특히, 23Å 이하의 실리케이트 재료 층은 달성하기 어려운 것으로 보이는 반면, Callegari 등의 2003년의 상기 참조 문헌에서는 대략 12Å의 HfO2 층을 달성하고 있다.
본 발명은, MOSFET 장치를 위한 문턱 전압을 제어하기 위해서, MOSFET 장치를 위한 높은-K 게이트 스택을 형성하는 방법을 제공한다.
본 발명에 따른 방법은, 반도체 기판 위에 제1의 높은-K 금속 산화물 층을 형성하는 단계와, 다이폴 유도 층 위에 직접 형성된 제2의 높은-K 금속 산화물 층으로 구성된 적어도 하나의 복합 층을 상기 제1 층 위에 직접 형성하는 단계와, 상기 적어도 하나의 복합 층 위에 금속 게이트 전극을 형성하는 단계를 구비하여 이루어지고, 상기 다이폴 유도 층은 상기 제1 및 제2 층보다 높은 산소 베컨시(vacancy: 빈 자리) 친화도(affinity)와 상기 제1 및 제2 층보다 낮은 산소 베컨시 확산도를 갖는 높은-K 금속 산화물로 이루어지고, 상기 층의 형성은, 요구 수준으로 상기 문턱 전압을 이동시키기 위해서, 상기 적어도 하나의 복합 층의 다이폴 유도 층이 게이트 전극과 기판 사이에 위치되도록 한다.
본 발명은, 게이트 스택 구조에 있어서, 유도된 산소 베컨시의 행동 및 효과에 관한 이해의 발전에 근거한다. 특히, 본 발명은, 요구 수준으로 문턱 전압을 이 동시킬 수 있는 다이폴 효과를 유도하기 위해서, 게이트 스택 층 구조에서 유도된 산소 베컨시가 층 구조의 적합한 형성(formation)에 의해 제어될 수 있는 기술적 효과에 근거한다. 이 기술적 효과는 이하 상세히 설명된다. 그런데, 추가적인 층, 예를 들면 도 1의 La2O3 층을 스택에 도입하는 주요 효과는, 간단히는 높은-K 유전체에서의 산소 베컨시의 양을 증가시키는 것으로 인식된다. 이들 결점들은 양으로 하전된다. 기본적인 높은-K 금속 유전체보다 높은 산소 베컨시 친화도와 기본적인 높은-K 금속 유전체보다 낮은 산소 베컨시 확산도를 갖는 높은-K 금속 산화물 층을 도입함으로써, 새로운 층과의 경계에서 산소 베컨시가 축적되는 경향을 갖게 된다. 양으로 하전된 산소 베컨시의 축적은, 새로운 "다이폴 유도 층(dipole induction layer)"과의 각각의 경계를 가로질러 다이폴 필드를 생성하게 된다. 게이트 전극과 기판 사이에서의 다이폴 유도 층의 적합한 위치 조정에 의해, 이들 필드는 게이트 및/또는 기판의 에너지 밴드의 이동을 유도하게 되고, 따라서 장치의 문턱 전압을 이동시켜, 문턱 전압을 요구 수준으로 가져갈 수 있게 한다. 그러므로, MOSFET 장치의 문턱 전압을 제어하기 위한 단순하고 효율적인 메커니즘이 제공되며, 이 메커니즘은 n-타입 및 p-타입 모두에 동일하게 적용할 수 있게 된다. 더욱이, 바람직한 실시예에 있어서는, 산소 베컨시에 대한 효과에 기인하여, 다이폴 유도 층 및/또는 하나 이상의 유사한 층은 개선된 채널 이동도를 제공할 수 있다. 이는, 이하 더 상세히 설명된다.
위에서 정의된 바와 같은 적어도 하나의 복합 층을 높은-K 재료의 제1 층 위 에 형성함으로써, 다이폴 유도 층은 전술한 제1 층과 제2의 높은-K 층 사이에 효과적으로 "개재(sandwiched)"된다. 원칙적으로는, 하나 이상의 복합 층이 구성될 수 있지만, 바람직한 실시예에 있어서는 단일의 복합 층이 제1 층 위에 형성된다. 문턱 전압을 요구 수준으로 이동시키는데 필요한 다이폴 유도 층의 정확한 위치 조정은, 지정된 층 구조의 특정한 상세, 예를 들면 층의 특정 재료, 농도 및 두께에 의존하게 되는데, 이는 당업자에게는 자명한 것이다. 하지만, 이를 실시하는 저변의 원리 및 특정 예를 이하 설명한다. 일반적으로, 문턱 전압이 이동하는 요구 수준은, 특정하게 또는 일반적으로는, 예를 들면 요구 범위 내의 특정 전압 또는 전압으로서 정의되거나, 또는 간단히는 다이폴 유도 층의 부재 시의 문턱 전압과 연관해서, 예를 들면 그 문턱 전압보다 높거나 낮은 것으로 간단히 정의될 수 있다.
본 명세서에서 사용된 용어 "금속 산화물"은 일반적으로, 금속을 포함하는 소정의 산화물 재료로서 언급된다. 따라서, 해당 층에 따라서, 금속 산화물은, 예를 들면 HfO2 또는 LayHfzOx와 같은 금속 산화물 자체이거나, HfOSi와 같은 금속 산화물 실리케이트이거나 또는, 금속 실리케이트 LayHfzSiOx, LayYzHfwSiOx 등과 같은 금속-반도체 산화물일 수 있다. 게이트 스택의 다양한 층에 사용하기 위한 다양한 가능한 재료의 예가, 이하 주어진다. 그런데, 바람직한 실시예에 있어서, 다이폴 유도 층은 란탄(lanthanum) 및 이트륨(yttrium) 중 적어도 하나를 포함하고, 가장 바람직하게는 란탄을 포함한다.
일반적으로, 게이트 스택의 지정된 층을 다른 층 위에 형성하는데 있어서, 그 지정된 층은, 그 밖의 사항은 고려함이 없이, 직접 또는 간접적으로(예를 들면, 삽입 층과 함께 또는 삽입 층 없이) 다른 층 위에 형성될 수 있다. 유사하게, 지정된 층은, 그 밖의 사항은 고려함이 없이, 일반적으로 다양한 구성 층의 복합 층일 수 있다.
전형적으로, 게이트 전극은 순수한 금속 또는 금속 합금이다. 바람직한 실시예에 있어서, 게이트 전극은 위에서 정의된 바와 같이 복합 층 위에 직접 형성되고, 제1 및 제2 층은 HfO2와 HfxSiO 중 적어도 하나를 구비하고, 가장 바람직하게는 HfO2를 구비한다.
당업자에게 자명한 바와 같이, 해당 구조에 있어서 다른 층 위의 한 층의 형성은, 두 층의 어느 정도의 병합을 가져옴에 따라, 층을 통한 금속 농도의 소정의 변화를 발생시킨다. 그런데, 몇몇 실시예에 있어서는, 금속 농도의 변화가, 하나 이상의 층에 의도적으로 도입될 수 있다. 예로서, 제1 및 제2 층은 기판의 수직한 방향으로 구배를 갖는 금속 농도를 가질 수 있다.
도 1의 구조에 있어서, 상기된 바와 같이 생성된 산소 베컨시는 비교적 높은 농도를 갖고, HfO2층 내에서 매우 자유롭게 이동할 수 있다. 채널 근방일 때, 이들은 강한 쿨롬 산란 센터의 역할을 할 수 있는데, 이는 관찰된 이동도 감소의 원인이 될 수 있다. 본 발명의 실시예에 있어서, 다이폴 유도 층의 특성 및 위치 조정은 이 효과의 소정의 개선을 제공할 수 있다. 특히, 다이폴 유도 층은, 소정 범위에서 채널을 향한 산소 베컨시의 운동을 금지시킨다. 예를 들면, 다이폴 유도 층 이 게이트보다 기판에 인접하여, 대부분의 둘러싸는 유전체가 게이트 측면 위에 있게 되는 실시예에 있어서는, 다이폴 유도 층은 게이트 측으로부터 기판 측으로의 산소 베컨시의 이동을 금지할 수 있으므로, 채널로부터 이격된 영역 내에 산소 베컨시를 제한시킴으로써 이동도를 개선한다. 그런데, 바람직한 실시예에 있어서는, 이 방법으로 산소 베컨시를 제한하도록 층 구조 내에 분리, "장벽 층"이 형성된다. 이 장벽 층은 제1 층에 형성되고, 제1 층보다 높은 산소 베컨시 친화도와 제1 층보다 낮은 산소 베컨시 확산도를 갖는 높은-K 금속 산화물을 포함하므로, 장벽 층을 가로질러 기판을 향하는 산소 베컨시(vacancy)의 이동을 금지시킨다. 다이폴 유도 층과 같이, 장벽 층은, 바람직하게는, 란탄(lanthanum) 및 이트륨(yttrium) 중 적어도 하나를 포함하고, 가장 바람직하게는 란탄을 포함한다. 이하, 장벽 층의 바람직한 형태에 대해서 상세히 설명한다.
본 발명에 의하면, 산소 베컨시에 대한 효과에 기인하여, 다이폴 유도 층 및/또는 하나 이상의 유사한 층은 개선된 채널 캐리어 이동도를 제공하는 효과를 나타낸다.
본 발명의 실시예에 따른 게이트 스택의 형성 방법을 설명하기 전에, 먼저 실시예의 기반이 되는 기술 효과의 기저가 되는 몇몇 원리를 설명한다. 도 2 및 도 3은 다양한 재료에서의 산소 베컨시의 행동과 관련되는 제1의 원리에 근거한 몇몇 시뮬레이션의 결과를 나타낸다. 도 2는 Hf 산화물로 도핑된 La에서 란탄 원자 로부터의 거리의 함수로서의 산소 베컨시의 에너지를 나타낸 플롯도로, 삽입된 도면은 La 및 Hf 원자를 나타내는 희미한 구와 산소를 나타내는 어두운 구를 갖는 원자 구조를 나타낸다. 이 도면은, 산소 베컨시에 대한 La 원자의 친화도를 명확히 증명하는데, 결합 에너지는 La 원자로부터 거리 d가 감소함에 따라 현저하게 증가한다. 그러므로, 산소 베컨시는 La 원자 근방에 축적되는 경향을 갖게 된다.
도 3은 다른 원자 브리지, 특히 La-La 브리지, La-Hf 브리지 및, Hf-Hf 브리지로부터의 거리의 함수로서의 산소 베컨시의 결합 에너지의 플롯도이다. 이 도면은, 각 타입의 브리지를 따른 산소 베컨시 확산을 위한 다양한 에너지 장벽을 증명한다. 특히, d=0의 에너지는 브리지를 통과하는데 요구되는 활성 에너지의 표시자를 제공한다. 에너지 장벽은, La의 존재하에서 증가하며, La-La 브리지에 대해서 단연 가장 높게 되는 것으로 볼 수 있다. 따라서, La는 산소 베컨시 확산에 대해서 에너지 장벽을 증가시키는 효과를 갖는다. 예로서, 시뮬레이션 결과는, HfO2 매트릭스에 통합될 때, La가 1의 차수의 크기로 에너지 장벽을 증가시키는 효과를 갖는 것을 증명한다.
상기 결과는 La의 함량 및 분포를 제어함으로써, 산소 베컨시의 행동, 특히 산소 베컨시의 분포 및 확산을 제어할 수 있다는 것을 가리켜 준다. 아래에 나타낸 또 다른 결과는, 산소 베컨시의 국지화가 La 농도에 강하게 의존하므로, 상기 결과는 La의 함량 및 분포를 제어함으로써 요구되는 효과를 주도록 조정될 수 있는 것을 증명한다. 더욱이, 도시된 결과는 특히 La에 대해서 언급하고 있지만, 유사 한 효과가 이하 나타낸 그 밖의 재료에 의해서도 증명되었다. 이들 효과는, MOSFET 게이트 스택에서의 문턱 전압 제어를 위한 효과적이고 가변적인 메커니즘을 제공하기 위해서 본 발명을 구현하는 방법에서 이용될 수 있다. 예들은 도 4 내지 7을 참조로 설명된다.
도 4는 본 발명을 구현하는 방법에 의해 형성된 제1의 게이트 스택(1)의 개략적인 도면이다. 이 방법에 따라서, HfO2의 제1 층(2)이 실리콘 기판(3) 위에 형성되는데, 공기의 존재 하에서 실리콘의 산화에 의해 야기되는 통상의 표면 산화물 "경계" 층을 갖게 된다. HfO2의 제1 층은, 예를 들면, CVD(화학적 기상 증착), PECVD(플라즈마-증강 화학적 기상 증착), 스퍼터링, 화학적 용액 증착, 플레이팅 등과 같은 통상의 증착 처리에 의해 형성되고, Hf 농도에 구배를 주기 위해 적합한 어닐링이 수반되어, 농도가 기판(3) 근방에서 가장 높게 된다. 다음에, HfO2 층 위에 란탄 산화물 LaOx의 층(5)과 HfO2의 제2 층(6)으로 구성되는 복합 층(4)이 형성된다. LaOx 층(5)은, 제1의 HfO2 층(2) 위에, 이전과 같이, CVD, PECVD, 스퍼터링, 화학적 용액 증착, 플레이팅 등과 같은 증착 공정으로 직접 형성되며, 적합한 어닐링이 수반된다. 제2의 HfO2 층(6)은, LaOx 층(5) 위에 직접, 상기된 예의 처리와 같은 증착 공정을 행함으로써 다시 형성되며, 적합한 어닐링이 수반된다. 최종적으로, 금속 게이트 전극(7)이 상기된 예의 처리와 같은 직접 증착에 의해, 복합 층 위에 형성되고, 적합한 어닐링이 수반된다. 이 실시예에 있어서, 게이트 전극(7) 은 W로 형성되지만, 예로서 W, Pt, Pd, Ru, Re, Ir, Ta, 및 Mo를 포함하는 다양한 금속이 사용될 수 있다.
상기된 바와 같이, 높은-K LaOx 층(5)의 도입은, 인접한 높은-K HfO2 층(2, 6) 내의 산소 베컨시의 양을 증가시키는 효과를 갖게 한다. 상기된 결과에 의해 가리켜지는 바와 같이, LaOx 층(5)은 HfO2 층(2, 6)보다 높은 산소 베컨시 친화도 및 HfO2 층(2, 6)보다 낮은 산소 베컨시 확산도를 갖는다. LaOx 층(5)이 HfO2 층(2, 6) 사이에 직접 "개재"되므로, 결과적인 산소 베컨시는 La 원자 근방에 축적되는 경향을 갖게 되어, LaOx 층(5)과의 상부 및 하부 경계에 축적된다. 산소 베컨시는 양으로 하전되므로, 이는 각각의 경계에서 다이폴 필드(HfO2에서의 양, LaOx에서의 음)를 생성한다. 따라서, LaOx 층(5)은 다이폴 유도 층으로서 사용되고, 이 층에 의해 생성된 다이폴 필드는, 이 층이 없는 동등한 게이트 구조와 비교해서, 게이트 문턱 전압의 이동을 유도하는데 사용될 수 있다. 도 4의 특정 예에 있어서, 게이트 스택은 pFET를 위한 것이고, 층은 기판(3)보다 게이트 전극(7)에 근접하게 다이폴 유도 층(5)이 위치되도록 형성된다. 더욱 상세하게는, 다이폴 유도 층(5)은 5Å 내지 20Å의 두께를 갖도록 형성되고, 바람직한 실시예에서는 대략 10Å을 갖도록 형성된다. 다이폴 유도 층(5)의 란탄의 평균 농도는, 30% 내지 100%이며, 바람직한 실시예에서는 대략 30%이다. 더욱이, 다이폴 유도 층(5)은 게이트 전극(7)으로부터 5Å 내지 20Å 이격되며, 바람직한 실시예에 있어서는, 대략 5Å 이격된다. 상기된 층 형성에 따라, 다이폴 유도 층(5)은 게이트 금속의 페르미 에 너지(Fermi energy)에서 양의 이동을 생성하도록 위치된다. 이는, pFET에 대해서 적합한 방향으로 게이트 문턱 전압을 이동시키므로, 초기에 언급된 바와 같이 Hf 농도가 구배를 갖게 함으로써 도입된 이동을 교정하도록 된다. 그러므로, 기재된 바와 같이, 게이트 스택을 형성함으로써, 문턱 전압이 제어되어, HfO2에 근거한 높은-K 금속 게이트 pFET에 대한 해결책을 제공한다.
상기 실시예의 LaOx 다이폴 유도 층(5)의 La의 농도는 30% 내지 100%의 바람직한 범위의 소정 값을 가질 수 있지만, 몇몇 실시예의 다이폴 유도 층(5)은, 이 범위에서 게이트 전극(7)을 향한 방향을 따라 증가하는 구배의 농도를 갖게 된다. 이러한 LaOx의 구배를 갖는 층은 플래시 어닐링이 수반된 단순한 La 증착으로 생성될 수 있다.
도 5는 본 발명을 구현하는 방법에 의해 형성된 제2의 게이트 스택(10)의 개략적인 도면이다. 이 방법에 따라, HfO2의 제1의 구배 층(11)이 기판(12) 위에 형성되고, Hf 농도는 이전과 같이 기판(12)의 최근방에서 가장 높게 된다. LaOx의 다이폴 유도 층(13)은 HfO2 층(11) 위에 직접 형성된다. 다시, HfO2의 구배를 갖는 농도와 함께 제2의 HfO2층(14)이 LaOx 층(13) 위에 직접 형성된다. 최종적으로, 금속 게이트 전극(15)이 HfO2 층(14) 위에 직접 형성된다. 이 게이트 스택(10)의 다양한 층(11 내지 15)은 도 4의 스택의 동등한 층과 같이 동일 공정으로 형성된다. 그런데, 이 경우, 층은 다이폴 유도 층(13)이 게이트 전극(15)보다 기판(12)에 근 접하게 위치되도록 형성된다. 더욱 상세하게는, 다이폴 유도 층(13)이 기판(12)으로부터 2.5Å 내지 5Å 이격되고, 바람직한 실시예에 있어서는 기판으로부터 대략 3Å 이격되며, 이는 제1의 HfO2 층(11)의 두께가 된다. 이전과 같이, 다이폴 유도 층(13)은 5Å 내지 20Å의 두께를 갖고, 바람직한 실시예에서는 대략 10Å의 두께를 가지며, 30% 내지 100%, 본 실시예에서는 대략 30%의 평균 농도를 갖는 란탄을 포함한다.
도 5의 층 형성에 따라, 다이폴 유도 층(13)은 실리콘 기판의 도전 밴드에서 음의 이동을 생성하도록 위치된다. 특히, LaOx 층(13)의 각각의 경계에서의 산소 베컨시의 축적은, 이전과 같이 HfO2에서의 양, LaOx에서의 음인 다이폴 필드를 유도한다. 그런데, 여기서, LaOx 층(13)과 기판(12) 사이의 얇은 HfO2 층(11)에는 매우 적은 전하가 있게 된다. 그러므로, LaOx 층 내의 음 전하에 기인하는 오버라이딩 효과(overriding effect)가 있게 되는데, 이는 금속 게이트에 대한 실리콘의 도전 밴드를 불안정화시킨다. 결과는 실리콘 도전 밴드의 음의 이동이다. 실리콘 도전 밴드에서의 이 음의 이동은, 도 4의 방법에 의해 달성된 바와 같이, 게이트의 페르미 에너지에서의 양의 이동과 동등하다. 따라서, 게이트 문턱 전압은 pFET에 대한 적합한 방향으로 다시 이동하므로, HfO2에 근거한 높은-K 금속 게이트 pFET에 대한 다른 해결책을 제공한다.
HfO2 및 LaOx에 근거한 pFET에 대한 상기된 2가지 예의 해결책이 기재되고 있지만, 그 밖의 재료가 게이트 스택의 다양한 층에 대해서 채용될 수 있다. 제1 및 제2의 높은-K 층은, 예를 들면 HfxOSi, ZrO2, ZrxOSi와 같은 대안적인 금속 산화물 재료로 형성될 수 있으며, 동일한 금속으로 형성될 필요는 없다. 유사하게, 다이폴 유도 층은, 일반적으로 제1 및 제2 층의 높은-K 재료보다 높은 산소 베컨시 친화도를 갖는 소정의 재료 및 제1 및 제2 층의 높은-K 재료보다 낮은 산소 베컨시 확산도를 갖는 소정의 재료로 형성될 수 있다. 그런데, 바람직한 실시예에 있어서, 상기 다이폴 유도 층은, 란탄 및 이트륨 중 적어도 하나를 포함하는데, 이들 금속은 특히 효과적이다. 양호한 안정성이 증명된 바람직한 재료의 예로서는, La2O3, LayHfzOx, LayHfzSiOx, Y2O3, 및 LayYzHfwSiOx, YyZrzOx, YyZrzSiOx가 있다.
요구 수준으로 문턱 전압을 이동하는데 필요한 다이폴 유도 층의 정확한 위치 조정은, 당업자에게 자명한 바와 같이, 주어진 실시예에 있어서, 특정 층 구조의 상세, 예를 들면 특정 재료, 농도 및 층의 두께에 의존하게 된다. 지정된 요구 전압 이동을 위한 적합한 위치가, 특정 게이트 스택 구조에 대해서 경험적으로 결정될 수 있다. 더욱이, 상기 해결책은 pFET에 대해서 특정의 요구 방향으로 게이트 문턱 전압을 이동시키지만, 대향 방향으로의 전압 이동을 달성하기 위해서 동등한 기술이 적용될 수 있다. 특히, 도 4 및 5의 층 구성을 역으로 하면, 대향하는 전압 이동이 생성된다. 즉, 도 4에 대한 동등한 구조에 있어서, 다이폴 유도 층은 게이트 전극(7)보다 기판(3)으로부터 5Å 내지 20Å 이격된다. 유사하게, 도 5에 대한 동등한 구조에 있어서, 다이폴 유도 층은 기판(12)보다 게이트 전극(15)으로 부터 2.5Å 내지 5Å 이격된다. 따라서, 본 발명을 구현하는 방법은, nFET, pFET 또는 예를 들면 CMOS 장치에서와 같은 이들의 조합일 수 있는 소정의 MOSFET 장치에 일반적으로 적용될 수 있다.
상기로부터, 층 구조의 적합한 형성에 의해 게이트 스택 층 구조에서 유도된 산소 베컨시를 제어함으로써, 본 발명을 구현하는 방법은, 게이트의 페르미 에너지 또는 채널 내의 반도체의 도전 밴드를 적합한 밴드 정렬로 이동할 수 있는 다이폴 필드를 생성한다. 그러므로, 소정 타입의 MOSFET 장치에서 문턱 전압을 제어하기 위한 단순하지만 매우 효과적인 메커니즘이 제공된다.
산소 베컨시에 대한 그 효과에 기인하여, 몇몇 실시예에 있어서는, 다이폴 유도 층은 개선된 채널 이동도를 추가로 제공한다. 특히, 기판 근방의 높은-K 유전체에서 이동하는 산소 베컨시는 강한 쿨롬 산란 센터의 역할을 할 수 있는데, 이는 채널에서의 감소된 캐리어 이동도로 귀결될 수 있다. 다이폴 유도 층은 비교적 낮은 산소 베컨시 확산도를 가지므로, 채널을 향해 이 층을 가로지르는 산소 베컨시의 이동을 금지시킬 수 있다. 도 5에 있어서는, 예를 들면, LaOx 층(13)이 기판에 근접하여, 대부분의 HfO2 유전체가 게이트의 측면 위에 있게 되므로, LaOx 층은 게이트 측으로부터 기판측으로의 산소 베컨시의 이동을 금지할 수 있으므로, 채널로부터 이격된 영역 내로 산소 베컨시를 제한하는데 도움을 줌에 따라, 이동도를 향상시킨다. 그런데, 일반적으로, 초기에 나타낸 결과는, La의 존재가 산소 베컨시 확산에 대한 에너지 장벽을 상당히 증가시킬 수 있어, La의 함량 및 그 분포를 제어함으로써, 산소 베컨시에 대한 물리적인 장벽을 건설할 수 있게 되는 것을 보여준다. 도 6은 이 효과가 사용된 일례의 실시예를 나타낸다.
도 6의 게이트 스택 구조(20)는, 여기서 복합체로서 형성된 높은-K 유전체의 제1 층을 제외하고, 일반적으로는, 도 4의 구조(1)에 대해 기재된 바와 같이 형성된다. 특히, 장벽 층(21)이 이 스택의 제1 층(22) 내에 형성된다. 장벽 층(21)은 베컨시 이동에 대해서 실질적으로 불투명한 장벽을 제공하는 LaOx의 얇고, 높은-농도층이다. 장벽 층(21)은 적어도 80%의 란탄의 평균 농도를 포함하는데, 이 예에서는 대략 80%의 농도를 포함하고, 2.5Å 내지 5Å 두께, 이 예에서는 대략 5Å 두께를 갖는다. 이 장벽 층은, CVD, PECVD, 스퍼터링, 화학적 용액 증착, 플레이팅 등과 같은 증착 공정으로, 제1의 HfO2 층(22)의 구성 층들 사이에 형성되고, 적합한 어닐링이 수반된다. 그 다음, 이 예에 있어서는, 다이폴 유도 층(23)이, 상기된 바와 같이 구배를 갖는 농도의 LaOx로 형성된다. 그 다음, 제2의 HfO2 층(24)과 게이트 전극(25)이 도 4에 대해서와 같이 형성된다. 장벽 층(21)은 기판을 향해 장벽 층을 가로지르는 산소 베컨시의 이동을 금지시킨다. 따라서, 다이폴 유도 층의 형성에 의해 유도된 산소 베컨시는 장벽 층(21) 위의 영역, 예를 들면 채널로부터 멀리 이격된 영역 내에 제한된다. 이 방법에 있어서, 쿨롬 산란에 의한 캐리어 이동도의 감소는 개선될 수 있다. 이 바람직한 실시예에 있어서, 장벽 층(21)은 게이트 전극과 기판 사이의 실질적으로 중간에 위치된다. 이는, 산소 베컨시에 대한 장벽 층(21)의 효과에 기인해서, 에너지 밴드에 영향을 주는 소정의 포텐셜 효과를 무효 로 하는데, 무효로 되지 않으면 다이폴 유도 층(23)의 효과와 간섭하게 된다.
장벽 층은 도 6에서는 LaOx로 형성되지만, 여기서는 인접한 유전체 층보다 높은 산소 베컨시 친화도 및 인접한 유전체 층보다 낮은 산소 베컨시 확산도를 갖는 그 밖의 높은-K 금속 산화물이 채용될 수 있다. 란탄 및 이트륨이 특히 효과적인데, 장벽 층을 위한 재료의 예로는, La2O3, LaxHfyOx, LaxHfySiOx, Y2O3 및 LaxYyHfzSiOx가 있다. 예를 들어, 도 7은 본 발명의 실시예에 따른 다른 게이트 스택 구조의 형성을 도시한다. 일반적으로, 이 구조(30)는, 장벽 층(31)이 높은 La 농도를 갖는 LaHfOx로 형성되는 이외는, 도 6에 대해서 기재된 바와 같이 형성된다. 제2의 높은-K 유전체 층(33)이 또한 LaHfOx로 형성되는데, 이 경우 LaOx 다이폴 유도 층(34)과 비교해서 낮은 농도의 La를 갖는다. 일반적으로, 이들 장벽 층의 실행 가능성은, 적합한 스택 기하 형상에서의 산소 베컨시 확산의 제1의 원리에 근거한 시뮬레이션의 결과에 의해 증명된다. 이들 결과는 도 8에 도시된다. 이는, 모델링의 이유로 큰 사이즈를 갖지만 도 6 및 7의 구조와 유사한 HfO2 유전체의 층 N1과 N2 사이에 LaHfO의 장벽 층을 포함하는 부분적인 스택 구조를 보여준다. 도면 오른쪽의 상부 그래프는, N1에 대한 N2의 산소 베컨시의 비율이 La 및 Hf의 다른 상대 농도에 대해서 시간에 따라 어떻게 변하는지를 보여준다. 아래 그래프는, 산소 베컨시 확산에 대한 온도 효과를 나타낸다. 이 도면은, 산소 베컨시를 제한하는데 있어서의 장벽 층의 유용성을 명확히 증명한다. 더욱이, 상부 그래프는, La 농도의 작은 차이가 장벽의 유용성에 대한 상당한 차이를 만드는 것을 보여 준다. 따라서, 산소 베컨시의 제한은 요구에 따라 조정될 수 있으므로, 허용 가능한 수준으로 채널 이동도가 복구될 수 있게 한다.
상기된 예시의 실시예에 대한 다양한 변형 및 변경이 가능하다. 예를 들면, 상기된 단순 구조가 선호되지만, 다이폴 유도 층과 제2의 높은-K 층으로 이루어진 하나 이상의 복합 층이 제1의 높은-K 층 위에 형성되는 실시예가 고려될 수도 있다. 다른 실시예로서, 삽입 층이 제1의 높은-K 층과 기판 사이에 형성되거나 또는 몇몇 실시예에서는 제2의 높은 K 층과 게이트 사이에 형성될 수 있다. 다양한 그 밖의 변화 및 변경이 본 발명의 범위를 벗어남이 없이 실시될 수 있다.
본 발명의 바람직한 실시예가 첨부 도면을 참조한 예로서 설명된다.
도 1은 종래 게이트 스택의 층 구조를 나타낸 도면,
도 2 및 3은 다양한 재료에서의 산소 베컨시의 행동을 설명하는 시뮬레이션의 결과를 나타낸 그래프,
도 4는 본 발명을 구현하는 방법에 의해 형성된 제2의 게이트 스택을 나타낸 도면,
도 5는 본 발명을 구현하는 방법으로 형성된 제2의 게이트 스택을 나타낸 도면,
도 6은 본 발명의 다른 실시예에 따라 형성된 장벽 층을 갖는 게이트 스택을 나타낸 도면,
도 7은 또 다른 실시예에 따라 형성된 다른 게이트 스택을 나타낸 도면,
도 8은 변화 상태 하에서 게이트 스택 내의 장벽 층의 유효성을 증명하는 도면이다.

Claims (10)

  1. MOSFET 장치에 대한 문턱 전압을 제어하기 위해 MOSFET 장치를 위한 높은-K(high-K) 게이트 스택을 형성하는 방법에 있어서,
    반도체 기판 위에 제1의 높은-K 금속 산화물층을 형성하고,
    다이폴 유도 층 위에 직접 형성된 제2의 높은-K 금속 산화물 층으로 구성된 적어도 하나의 복합 층을 상기 제1 층 위에 직접 형성하고,
    상기 적어도 하나의 복합 층 위에 금속 게이트 전극을 형성하는 것을 포함하며,
    상기 다이폴 유도 층은 상기 제1 및 제2 층보다 높은 산소 베컨시 친화도와 상기 제1 및 제2 층보다 낮은 산소 베컨시 확산도를 갖는 높은-K 금속 산화물을 포함하고,
    상기 층들의 형성은, 상기 문턱 전압을 요구 수준으로 이동시키기 위해, 상기 적어도 하나의 복합 층의 다이폴 유도 층이 상기 게이트 전극과 상기 기판 사이에 위치되도록 하는 것인 MOSFET 장치용 높은-케이 게이트 스택 형성 방법.
  2. 제1항에 있어서, 상기 다이폴 유도 층은 란탄(lanthanum) 및 이트륨(yttrium) 중 적어도 하나를 포함하는 것인 MOSFET 장치용 높은-케이 게이트 스택 형성 방법.
  3. 제2항에 있어서, 상기 다이폴 유도 층은, La2O3, LayHfzOx, LayHfzSiOx, Y2O3, 및 LayYzHfwSiOx 중 적어도 하나를 포함하는 것인 MOSFET 장치용 높은-케이 게이트 스택 형성 방법.
  4. 제1항에 있어서, 단일의 복합 층이 상기 제1 층 위에 형성되는 것인 MOSFET 장치용 높은-케이 게이트 스택 형성 방법.
  5. 제4항에 있어서, 상기 다이폴 유도 층은, 5Å 내지 20Å의 두께를 갖고, 30% 내지 100%의 평균 농도로 란탄을 포함하며, 상기 게이트 전극과 기판 중 하나로부터 5Å 내지 20Å 이격되는 것인 MOSFET 장치용 높은-케이 게이트 스택 형성 방법.
  6. 제5항에 있어서, 상기 층들의 형성은, 상기 다이폴 유도 층이 상기 게이트 전극과 기판 중 하나에 대해서, 상기 게이트 전극과 기판 중 다른 하나보다 근접하게 위치되도록 하는 것인 MOSFET 장치용 높은-케이 게이트 스택 형성 방법.
  7. 제1항에 있어서, 상기 게이트 전극은 상기 복합 층 위에 직접 형성되는 것인 MOSFET 장치용 높은-케이 게이트 스택 형성 방법.
  8. 제1항에 있어서, 상기 제1 및 제2 층은 HfO2 및 HfxOSi 중 적어도 하나를 포 함하는 것인 MOSFET 장치용 높은-케이 게이트 스택 형성 방법.
  9. 제8항에 있어서, 상기 제1 및 제2 층은 상기 기판으로부터 멀어지는 방향으로 Hf의 농도가 증가하도록 형성되는 것인 MOSFET 장치용 높은-케이 게이트 스택 형성 방법.
  10. 제1항에 있어서, 상기 제1 층에 장벽 층을 형성하는 것을 포함하며, 상기 장벽 층은, 상기 장벽 층을 가로질러 상기 기판을 향하는 산소 베컨시의 이동을 억제하도록, 상기 제1 층보다 높은 산소 베컨시 친화도와 상기 제1 층보다 낮은 산소 베컨시 확산도를 갖는 높은-K 금속 산화물을 포함하는 것인 MOSFET 장치용 높은-케이 게이트 스택 형성 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101964345B (zh) * 2009-07-22 2013-11-13 中国科学院微电子研究所 控制阈值电压特性的CMOSFETs器件结构及其制造方法
JP2012054531A (ja) * 2010-08-02 2012-03-15 Renesas Electronics Corp 半導体装置及びその製造方法
JP5427148B2 (ja) * 2010-09-15 2014-02-26 パナソニック株式会社 半導体装置
US20120313158A1 (en) * 2011-06-09 2012-12-13 Beijing Nmc Co., Ltd. Semiconductor structure and method for manufacturing the same
CN104377236B (zh) * 2013-08-16 2017-08-29 中国科学院微电子研究所 一种栅堆叠及其制造方法
US9876123B2 (en) 2014-07-16 2018-01-23 Qualcomm Incorporated Non-volatile one-time programmable memory device
US9641272B2 (en) 2014-10-24 2017-05-02 Qualcomm Incorporated Inter-rat interference cancellation
CN106847918B (zh) * 2015-12-04 2022-01-07 Imec 非营利协会 Ge场效应晶体管(FET)和制造方法
KR20190008047A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 강유전성 메모리 소자
US10770353B2 (en) * 2017-11-16 2020-09-08 Samsung Electronics Co., Ltd. Method of forming multi-threshold voltage devices using dipole-high dielectric constant combinations and devices so formed
US11088258B2 (en) * 2017-11-16 2021-08-10 Samsung Electronics Co., Ltd. Method of forming multiple-Vt FETs for CMOS circuit applications
CN117098401A (zh) * 2022-05-09 2023-11-21 华为技术有限公司 铁电存储器及其形成方法、电子设备
US11967611B2 (en) * 2022-05-30 2024-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Multilayer structure, capacitor structure and electronic device
US20240087899A1 (en) * 2022-09-09 2024-03-14 Applied Materials, Inc. Radical treatment for metal gate stack

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US656249A (en) 1900-01-17 1900-08-21 Rudolph Herman Device for excluding water from manholes.
US6270568B1 (en) * 1999-07-15 2001-08-07 Motorola, Inc. Method for fabricating a semiconductor structure with reduced leakage current density
US7037862B2 (en) * 2001-06-13 2006-05-02 Micron Technology, Inc. Dielectric layer forming method and devices formed therewith
CN100428417C (zh) * 2002-09-27 2008-10-22 上海华虹（集团）有限公司 一种高介电栅介质Al2O3/BaO/Al2O3结构及其制备方法
CN1189923C (zh) * 2002-09-27 2005-02-16 上海华虹（集团）有限公司 一种高介电栅介质结构及其制备方法
US20050258491A1 (en) * 2004-05-14 2005-11-24 International Business Machines Corporation Threshold and flatband voltage stabilization layer for field effect transistors with high permittivity gate oxides
US7115959B2 (en) 2004-06-22 2006-10-03 International Business Machines Corporation Method of forming metal/high-k gate stacks with high mobility
US7235501B2 (en) 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
US7504700B2 (en) * 2005-04-21 2009-03-17 International Business Machines Corporation Method of forming an ultra-thin [[HfSiO]] metal silicate film for high performance CMOS applications and semiconductor structure formed in said method
US7446380B2 (en) * 2005-04-29 2008-11-04 International Business Machines Corporation Stabilization of flatband voltages and threshold voltages in hafnium oxide based silicon transistors for CMOS
US20060289948A1 (en) * 2005-06-22 2006-12-28 International Business Machines Corporation Method to control flatband/threshold voltage in high-k metal gated stacks and structures thereof
US8686490B2 (en) * 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
US7772073B2 (en) * 2007-09-28 2010-08-10 Tokyo Electron Limited Semiconductor device containing a buried threshold voltage adjustment layer and method of forming

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