KR20100069283A - 시퀀스 지연 및 고속동작이 가능한 골드 코드 생성 장치 - Google Patents

시퀀스 지연 및 고속동작이 가능한 골드 코드 생성 장치 Download PDF

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Abstract

선정된(predetermined) 시간 지연 정보가 포함된 제1 초기 값을 기초로 제1 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하고, 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 마스킹(masking) 정보를 기초로 제2 PN 시퀀스를 생성한 후 상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 이용하여 골드 코드(gold code)를 생성하는 골드 코드 생성 장치가 개시된다.
PN 시퀀스, 시간 지연, 마스킹, 골드 코드

Description

시퀀스 지연 및 고속동작이 가능한 골드 코드 생성 장치{DEVICE FOR GOLD CODE GENERATION CAPABLE OF DELAYING SEQUENCE AND OPERATING HIGH SPEED}
골드 코드(gold code) 생성 장치가 개시된다. 특히, 3GPP LTE 시스템에서 하드웨어 클럭(clock)의 낭비 없이 골드 코드를 생성할 수 있는 골드 코드 생성 장치가 개시된다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-S-002-01, 과제명: 3GPP LTE 단말모뎀 칩셋 개발].
일반적으로 골드 코드 생성 장치는 신호를 확산하기 위해 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 많이 사용한다. 이러한 PN 시퀀스는 통신 시스템에서 기지국 또는 단말을 서로 구별하는데 사용되거나 통신 시스템의 용량을 증대하기 위해 사용될 수 있다.
PN 시퀀스는 그 주기가 충분히 길고, 한 주기 속에 0과 1의 개수가 비슷하게 분포되어 있는 특성을 가지고 있다.
또한, PN 시퀀스는 같은 부호가 연속된 숫자를 나타내는 런 길이와 관련하 여 길이가 1인 부분이 1/2, 길이가 2인 부분이 1/4, 길이가 3인 부분이 1/8 등과 같은 특성을 가지고 있다.
그리고, PN 시퀀스는 한 주기 속에 각 시퀀스간 상관관계가 매우 작으며, PN 시퀀스의 본래 계열과 시프트(shift)된 계열을 모듈러(modular)-2 연산하면, 본래 계열을 시프트시킨 부호가 발생될 뿐만 아니라 적절한 재생 알고리즘에 의해 시퀀스의 재생이 가능하다.
일반적으로 PN 시퀀스는 피드백(feedback) 시프트 레지스터(register)를 이용하여 생성할 수 있다.
최근에는 3GPP LTE 시스템이 많은 관심을 받고 있다.
일반적으로 3GPP LTE 시스템에서 사용되는 골드 코드 생성 장치는 길이가 31인 두 개의 PN 시퀀스 출력을 배타 논리합(XOR)하여 골드 코드 시퀀스를 생성한다.
따라서, 이러한 3GPP LTE 시스템에서 효율적으로 골드 코드를 생성할 수 있는 골드 코드 생성 방안에 대한 연구가 필요하다.
시간 지연 정보가 포함된 초기 값 또는 마스킹(masking) 기법을 이용하여 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하고, 복수의 PN 시퀀스를 동시에 생성할 수 있는 골드 코드 생성 장치를 개시함으로써, 하드웨어 클럭(clock)의 낭비 없이 골드 코드를 생성할 수 있는 골드 코드 생성 장치를 제공하고자 한다.
본 발명의 일실시예에 따른 골드 코드 생성 장치는 선정된(predetermined) 시간 지연 정보가 포함된 제1 초기 값을 기초로 제1 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하는 제1 시퀀스 생성부, 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 마스킹(masking) 정보를 기초로 제2 PN 시퀀스를 생성하는 제2 시퀀스 생성부 및 상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 이용하여 골드 코드(gold code)를 생성하는 코드 생성부를 포함한다.
또한, 본 발명의 또 다른 일실시예에 따른 골드 코드 생성 장치는 제1 초기 값 및 선정된(predetermined) 시간 지연 정보가 포함된 제1 마스킹(masking) 정보를 기초로 제1 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하는 제1 시퀀스 생성부, 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 제2 마스킹 정보를 기초로 제2 PN 시퀀스를 생성하는 제2 시퀀스 생성부 및 상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 이용하여 골드 코드(gold code)를 생성하는 코드 생성부를 포함한다.
시간 지연 정보가 포함된 초기 값 또는 마스킹(masking) 기법을 이용하여 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하고, 복수의 PN 시퀀스를 동시에 생성할 수 있는 골드 코드 생성 장치를 제공함으로써, 하드웨어 클럭(clock)의 낭비 없이 골드 코드를 생성할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 일반적인 골드 코드 생성 장치의 일례를 도시한 도면이다.
도 1을 참조하면, 제1 초기 레지스터(register)(110), 제1 시프트(shift) 레지스터(120), 제2 초기 레지스터(130) 및 제2 시프트 레지스터(140)가 도시되어 있다.
일반적으로 통신 시스템에서는 스크램블링(scrambling)을 위해 골드 코드(gold code)를 많이 사용한다.
그리고, 일반적인 골드 코드 생성 장치는 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 이용하여 골드 코드를 생성할 수 있다.
도 1에는 31인 두 개의 PN 시퀀스 출력을 배타 논리합(XOR)하여 골드 코드를 생성할 수 있는 골드 코드 생성 장치의 일례가 도시되어 있다.
제1 초기 레지스터(110)에는 제1 시프트 레지스터(120)에 대한 제1 초기 값 이 저장되어 있고, 제2 초기 레지스터(130)에는 제2 시프트 레지스터(140)에 대한 제2 초기 값이 저장되어 있다.
여기서, 제1 시프트 레지스터(120)에 대한 상기 제1 초기 값은 고정될 수 있고, 제2 시프트 레지스터(140)에 대한 상기 제2 초기 값은 일정한 주기로 변경될 수 있다.
제1 시프트 레지스터(120)는 상기 제1 초기 값을 오른쪽으로 시프트시키고, 도 1에 도시된 바와 같이, D27과 D30에 저장된 값을 XOR 연산(150)하여 D0에 피드백(feedback)함으로써, 제1 PN 시퀀스를 생성할 수 있다.
그리고, 제2 시프트 레지스터(140)는 상기 제2 초기 값을 오른쪽으로 시프트시키고, D27, D28, D29 및 D30에 저장된 값을 XOR 연산(160)하여 D0에 피드백함으로써, 제2 PN 시퀀스를 생성할 수 있다.
그리고 나서, 골드 코드 생성 장치는 상기 제1 PN 시퀀스와 상기 제2 PN 시퀀스를 XOR 연산(170)함으로써, 골드 코드를 생성할 수 있다.
현재, 3GPP LTE 규격에서는 스크램블링 코드 출력이 1600만큼 시간 지연되어 출력된 시퀀스를 사용하고 있다.
따라서, 3GPP LTE 규격에 맞추어 하드웨어를 구성하면, 1600 클럭(clock) 시간 이후 골드 코드를 획득할 수 있으므로, 1600 클럭 만큼 시간이 낭비될 수 있다.
또한, 일반적인 골드 코드 생성 장치는 골드 코드 시퀀스를 직렬로 순차적으로 생성하기 때문에, 다수의 골드 코드 시퀀스가 동시에 필요할 경우, 더 빠른 연산이 요구될 수 있다.
따라서, 본 발명의 일실시예에 따른 골드 코드 생성 장치는 초기 값에 선정된 시간 지연 정보를 포함시키거나 마스킹(masking) 기법을 사용함으로써, 하드웨어 클럭의 낭비 없이, 원하는 골드 코드를 생성할 수 있다.
또한, 본 발명의 일실시예에 따른 골드 코드 생성 장치는 시프트 레지스터가 한 클럭에 복수의 PN 시퀀스를 동시에 출력할 수 있도록 함으로써, 복수의 골드 코드를 생성하기 위한 클럭 시간을 줄일 수 있다.
따라서, 이하에서는 도 2 내지 도 7을 참조하여 본 발명의 일실시예에 따른 골드 코드 생성 장치를 상세히 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 골드 코드 생성 장치의 구조를 도시한 도면이다.
도 2를 참조하면, 골드 코드 생성 장치(210)가 도시되어 있다.
골드 코드 생성 장치(210)는 제1 시퀀스 생성부(220), 제2 시퀀스 생성부(230) 및 코드 생성부(240)를 포함할 수 있다.
제1 시퀀스 생성부(220)는 선정된 시간 지연 정보가 포함된 제1 초기 값을 기초로 제1 PN 시퀀스를 생성한다.
본 발명의 일실시예에 따르면, 제1 시퀀스 생성부(220)는 제1 초기 레지스터(221) 및 제1 시프트 레지스터(222)를 포함할 수 있다.
제1 초기 레지스터(221)에는 제1 시프트 레지스터(222)에 대한 상기 제1 초기 값이 저장된다.
제1 시프트 레지스터(222)는 상기 제1 초기 값을 기초로 상기 제1 PN 시퀀 스를 출력한다.
본 발명의 일실시예에 따르면, 제1 시프트 레지스터(222)에 대한 상기 제1 초기 값은 고정된 값이 될 수 있다.
예컨대, 상기 제1 초기 값은 <1, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0>으로 제1 초기 레지스터(221)에 고정된 값으로 저장될 수 있다.
따라서, 본 발명의 일실시예에 따른 골드 코드 생성 장치(210)는 제1 시프트 레지스터(222)를 통해 소정의 시간 지연된 제1 PN 시퀀스를 출력하기 위해, 기존의 제1 초기 값 대신, 선정된 시간 지연 정보가 포함된 제1 초기 값을 이용하여 제1 PN 시퀀스를 출력함으로써, 클럭 시간의 낭비 없이, 소정의 시간 지연된 제1 PN 시퀀스를 획득할 수 있다.
예컨대, 클럭 시간의 낭비 없이 NC만큼 시간 지연된 제1 PN 시퀀스를 획득하기 위해, 사용자는 NC 시간 후의 시퀀스 출력 31개를 상기 제1 초기 값으로 선정하여 기존의 초기 값 대신, 제1 초기 레지스터(221)에 저장할 수 있다.
제2 시퀀스 생성부(230)는 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 마스킹 정보를 기초로 제2 PN 시퀀스를 생성한다.
본 발명의 일실시예에 따르면, 제2 시퀀스 생성부(230)는 마스크(mask) 레지스터(231), 제2 초기 레지스터(232), 제2 시프트 레지스터(233) 및 연산부(234)를 포함할 수 있다.
마스크 레지스터(231)에는 상기 마스킹 정보가 포함된 비트(bit)열이 저장된다.
제2 초기 레지스터(232)에는 상기 제2 초기 값이 저장된다.
제2 시프트 레지스터(233)는 상기 제2 초기 값을 기초로 제3 PN 시퀀스를 출력한다.
연산부(234)는 상기 마스킹 정보가 포함된 비트열과 상기 제3 PN 시퀀스를 논리 연산하여 상기 제2 PN 시퀀스를 생성한다.
본 발명의 일실시예에 따르면, 제2 시프트 레지스터(233)에 대한 상기 제2 초기 값은 상기 제1 초기 값과는 달리, 기지국 ID, 단말 ID 또는 전송슬롯 번호 등에 따라 변할 수 있다.
따라서, 제2 시퀀스 생성부(230)는 소정의 시간 지연된 제2 PN 시퀀스를 생성하기 위해, 마스킹 기법을 이용할 수 있다.
마스킹 기법은 PN 시퀀스의 특성을 이용하여 미리 시간 지연된 값을 얻을 수 있는 기법으로 각 시프트 레지스터의 출력을 마스크 레지스터의 값과 각각 논리 곱(AND) 연산을 한 후 이에 대한 연산 결과들을 모두 XOR 연산함으로써 소정의 시간 지연된 PN 시퀀스를 생성하는 기법을 의미한다.
따라서, NC만큼 시간 지연된 제2 PN 시퀀스를 생성하기 위해, 마스크 레지스터(231)에는 시퀀스 지연 값 NC에 대응하는 마스킹 정보가 포함된 비트열이 저장될 수 있다.
이때, 마스크 레지스터(231)에 저장된 값은 제2 시프트 레지스터(233)의 PN 시퀀스 생성 다항식에 따라 달라질 수 있다.
예컨대, 제2 시프트 레지스터(233)의 PN 시퀀스 생성 다항식이 x31+x3+1인 경우, 1600 샘플의 시퀀스 지연된 마스크 레지스터의 값은 <0, 0, 0, 0, 0, 1, 0, 0, 0, 0, 1, 1, 0, 1, 0, 0, 0, 0, 1, 0, 0, 1, 0, 0, 1, 1, 1, 1, 0, 1, 0>이 될 수 있고, 제2 시프트 레지스터(233)의 PN 시퀀스 생성 다항식이 x31+x3+x2+x+1인 경우, 1600 샘플의 시퀀스 지연된 마스크 레지스터의 값은 <0, 0, 0, 0, 0, 0, 0, 1, 0, 0, 1, 1, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 0, 1, 1, 1, 0>이 될 수 있다.
전술한 바와 같이, 마스크 레지스터(231)에 마스킹 정보가 포함된 비트열이 저장되었으면, 제2 시프트 레지스터(233)는 제2 초기 레지스터(232)에 저장된 제2 초기 값을 기초로 제3 PN 시퀀스를 출력한다.
그리고 나서, 연산부(234)는 상기 마스킹 정보가 포함된 비트열과 상기 제3 PN 시퀀스를 논리 연산하여 상기 제2 PN 시퀀스를 생성한다.
본 발명의 일실시예에 따르면, 연산부(234)는 제2 시프트 레지스터(233)를 구성하는 각각의 레지스터에 저장된 값과 상기 마스킹 정보가 포함된 비트열을 각각 AND 연산한 후에 이에 대한 연산 결과를 모두 XOR 연산하여 상기 제2 PN 시퀀스를 생성할 수 있다.
코드 생성부(240)는 상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 이용하여 골드 코드를 생성한다.
본 발명의 일실시예에 따르면, 코드 생성부(240)는 상기 제1 PN 시퀀스와 상기 제2 PN 시퀀스를 XOR 연산하여 상기 골드 코드를 생성할 수 있다.
이하에서는 도 3을 참조하여 제1 시퀀스 생성부(220) 및 제2 시퀀스 생성부(230)의 동작을 상세히 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 골드 코드 생성 장치를 도시한 도면이다.
도 3을 참조하면, 제1 시퀀스 생성부(220)는 제1 초기 레지스터(310) 및 제1 시프트 레지스터(320)를 포함할 수 있고, 제2 시퀀스 생성부(230)는 마스크 레지스터(330), 제2 초기 레지스터(340), 제2 시프트 레지스터(350) 및 연산부(380)를 포함할 수 있다.
먼저, 제1 시프트 레지스터(320)는 x31+x3+1의 생성 다항식에 따라 PN 시퀀스를 출력하고, 제2 시프트 레지스터(330)는 x31+x3+x2+x+1의 생성 다항식에 따라 PN 시퀀스를 출력한다고 가정하자.
그리고, 제1 시퀀스 생성부(220)와 제2 시퀀스 생성부(230)는 NC만큼 시간 지연된 제1 PN 시퀀스 및 제2 PN 시퀀스를 생성한다고 가정하자.
제1 초기 레지스터(310)에는 제1 초기 값이 저장된다.
여기서, 상기 제1 초기 값은 기존의 초기 값이 NC 샘플만큼 시간 지연된 값을 의미한다.
제1 시프트 레지스터(320)는 상기 제1 초기 값을 기초로 제1 PN 시퀀스를 출력한다.
이때, 제1 시프트 레지스터(320)는 D27에 저장된 값과 D30에 저장된 값을 XOR 연산(360)하여 D0으로 피드백한다.
마스크 레지스터(330)에는 시간 지연 값 NC에 대응하는 마스킹 정보가 포함된 비트열이 저장된다.
제2 초기 레지스터(340)에는 제2 초기 값이 저장된다.
제2 시프트 레지스터(350)는 상기 제2 초기 값을 기초로 제3 PN 시퀀스를 출력한다.
이때, 제2 시프트 레지스터(350)는 D27에 저장된 값, D28에 저장된 값, D29에 저장된 값 및 D30에 저장된 값을 모두 XOR 연산(370)하여 D0으로 피드백한다.
연산부(380)는 제2 시프트 레지스터(350)를 구성하는 각 레지스터에 저장된 값과 마스크 레지스터(330)를 구성하는 각 레지스터에 저장된 값을 각각 AND 연산한 후 이에 대한 연산 결과를 모두 XOR 연산하여 제2 PN 시퀀스를 생성한다.
제1 시퀀스 생성부(220)에서 제1 PN 시퀀스가 생성되고, 제2 시퀀스 생성부(230)에서 제2 PN 시퀀스가 생성되면, 코드 생성부(240)는 상기 제1 PN 시퀀스와 상기 제2 PN 시퀀스를 XOR 연산(390)하여 골드 코드를 생성한다.
이상, 도 3을 참조하여 제1 시퀀스 생성부(220) 및 제2 시퀀스 생성부(230)의 동작에 대해 상세히 설명하였다. 이하에서는 도 2를 참조하여 본 발명의 일실 시예에 따른 골드 코드 생성 장치(210)에 대해 계속 설명하기로 한다.
본 발명의 일실시예에 따르면, 제1 시프트 레지스터(222)는 선정된 횟수의 피드백을 동시에 수행하여, 제1 시프트 레지스터(222)를 구성하는 복수의 레지스터들에 저장된 값을 상기 선정된 횟수만큼 시프트된 레지스터에 저장하고, 상기 선정된 횟수와 동일한 개수의 상기 제1 PN 시퀀스를 동시에 출력할 수 있다.
또한 본 발명의 일실시예에 따르면, 제2 시퀀스 생성부(230)는 복수의 마스킹 정보가 포함된 복수의 비트열들이 각각 저장된 복수의 마스크 레지스터(미도시)를 더 포함할 수 있다.
여기서, 상기 복수의 마스킹 정보에는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보가 각각 포함될 수 있다.
이때, 연산부(234)는 상기 마스킹 정보가 포함된 비트열 및 상기 복수의 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제3 PN 시퀀스를 논리 연산하여 복수개의 상기 제2 PN 시퀀스를 동시에 생성할 수 있다.
이와 관련하여, 제1 시퀀스 생성부(220) 및 제2 시퀀스 생성부(230)의 동작을 도 4 및 도 5를 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 제1 시퀀스 생성부의 동작을 도시한 개념도이다.
도 4를 참조하면, 제1 시프트 레지스터(410)가 도시되어 있다.
먼저, 제1 시프트 레지스터(410)는 x31+x3+1의 생성 다항식에 따라 PN 시퀀 스를 출력한다고 가정하자.
일반적으로 도 1에 도시된 것과 같은 제1 시프트 레지스터는 각 레지스터들에 저장된 값을 한 클럭에 한번씩 다음 레지스터로 시프트시키고, D27에 저장된 값과 D30에 저장된 값을 XOR 연산하여 D0로 피드백하도록 되어있다. 따라서, 도 1에 도시된 제1 시프트 레지스터를 이용하면, 제1 시퀀스 생성부는 한 클럭에 제1 PN 시퀀스를 하나씩만 생성할 수 있다.
하지만, 본 발명의 일실시예에 따른 제1 시프트 레지스터(410)는 선정된 횟수의 피드백을 동시에 수행하여, 제1 시프트 레지스터(410)를 구성하는 복수의 레지스터들에 저장된 값을 상기 선정된 횟수만큼 시프트된 레지스터에 저장함으로써, 상기 선정된 횟수와 동일한 개수의 제1 PN 시퀀스를 동시에 출력할 수 있다.
이와 관련하여 제1 시프트 레지스터(410)의 동작에 대해 예를 들어 상세히 설명하기로 한다.
도 4에 도시된 제1 시프트 레지스터(410)는 한 클럭에 8개의 제1 PN 시퀀스를 동시에 출력하는 예를 도시한 도면이다.
먼저, 제1 시프트 레지스터(410)는 D27과 D30에 저장된 값을 XOR 연산(420)하여 D0로 피드백하지 않고, D0에서 8만큼 미리 시프트된 D7로 피드백한다.
그리고, 제1 시프트 레지스터(410)는 D26과 D29에 저장된 값을 XOR 연산하여 D6에 피드백하고, D25와 D28에 저장된 값을 XOR 연산하여 D5에 피드백하며, D24와 D27에 저장된 값을 XOR 연산하여 D4에 피드백하고, D23과 D26에 저장된 값을 XOR 연산하여 D3에 피드백하고, D22와 D25에 저장된 값을 XOR 연산하여 D2에 피드 백하고, D21과 D24에 저장된 값을 XOR 연산하여 D1에 피드백하고, D20과 D23에 저장된 값을 XOR 연산하여 D0에 피드백한다.
또한, 제1 시프트 레지스터(410)는 D0 내지 D22에 저장된 값을 D8 내지 D30에 저장한다.
전술한 과정을 통해 제1 시프트 레지스터(410)는 시퀀스가 8만큼 오른쪽으로 시프트된 결과와 동일한 결과를 획득할 수 있다.
이때, 제1 시프트 레지스터(410)는 한 클럭에 8번의 피드백을 동시에 수행하기 때문에 한 클럭에 8개의 제1 PN 시퀀스(A0, A1, A2, A3, A4, A5, A6, A7)(430)를 동시에 출력할 수 있다.
따라서, 제1 시퀀스 생성부(220)는 한 클럭 동안 복수의 제1 PN 시퀀스를 동시에 생성할 수 있으므로, 복수의 제1 PN 시퀀스를 생성하기 위한 클럭 시간을 줄일 수 있다.
이상, 도 4를 참조하여 본 발명의 일실시예에 따른 제1 시퀀스 생성부(220)의 동작에 대해 상세히 설명하였다. 이하에서는 도 5를 참조하여 본 발명의 일실시예에 따른 제2 시퀀스 생성부(230)의 동작에 대해 상세히 설명하기로 한다.
도 5는 본 발명의 일실시예에 따른 제2 시퀀스 생성부를 도시한 개념도이다.
도 5를 참조하면, 제2 초기 레지스터(510), 제2 시프트 레지스터(520) 및 연산부(540)가 도시되어 있다.
제2 시퀀스 생성부(230)는 제2 PN 시퀀스를 한 클럭에 동시에 생성하기 위 해, 마스크 레지스터(M0)(231)이외에 복수의 마스크 레지스터들(M1, M2, M3, M4, M5, M6, M7)을 더 포함할 수 있다.
먼저, 제2 시프트 레지스터(520)가 x31+x3+x2+x+1의 생성 다항식에 따라 PN 시퀀스를 출력한다고 가정하자.
제2 시프트 레지스터(520)는 제2 초기 레지스터(510)에 저장된 제2 초기 값을 기초로 각 레지스터에 저장된 값을 한 클럭에 한번씩 다음 레지스터로 시프트시킬 수 있다.
그리고, 제2 시프트 레지스터(520)는 D27, D28, D29 및 D30에 저장된 값을 모두 XOR 연산(530)하여 D0로 피드백할 수 있다.
마스크 레지스터(M0)(231)에는 제2 PN 코드를 NC 만큼 시간 지연시킬 수 있는 마스킹 정보가 포함된 비트열이 저장될 수 있다.
그리고, 상기 복수의 마스크 레지스터들(M1, M2, M3, M4, M5, M6, M7)에는 복수의 마스킹 정보가 포함된 복수의 비트열들이 각각 저장될 수 있다.
이때, 상기 복수의 마스킹 정보는 상기 제2 PN 코드가 NC를 기초로 순차적으로 시간 지연되도록 하는 복수의 시간 지연 정보를 각각 포함할 수 있다.
예컨대, 상기 복수의 마스크 레지스터의 개수(M1, M2, M3, M4, M5, M6, M7)가 7개이고, 마스크 레지스터(M0)에 상기 제2 PN 코드를 1600만큼 시간 지연시킬 수 있 는 마스킹 정보가 포함된 비트열이 저장된 경우, 첫 번째 마스크 레지스터(M1)에는 상기 제2 PN 코드를 1601만큼 시간 지연시킬 수 있는 마스킹 정보가 포함된 비트열이 저장될 수 있다.
그리고, 두 번째 마스크 레지스터(M2)에는 상기 제2 PN 코드를 1602만큼 시간 지연시킬 수 있는 마스킹 정보가 포함된 비트열이 저장될 수 있고, 세 번째 마스크 레지스터(M3)에는 상기 제2 PN 코드를 1603만큼 시간 지연시킬 수 있는 마스킹 정보가 포함된 비트열이 저장될 수 있다.
이러한 방법에 따라, 일곱 번째 마스크 레지스터(M7)에는 상기 제2 PN 코드를 1607만큼 시간 지연시킬 수 있는 마스킹 정보가 포함된 비트열이 저장될 수 있다.
단, 전술한 예는 본 발명의 일실시예에 불과한 것으로 본 발명이 반드시 이에 한정되는 것은 아니다.
이때, 연산부(540)는 도 5에 도시된 바와 같이, 제2 시프트 레지스터(520)가 출력하는 제3 PN 시퀀스를 마스크 레지스터(M0)(231)에 저장된 비트열 및 상기 복수의 마스크 레지스터들(M1, M2, M3, M4, M5, M6, M7)에 저장된 비트열들과 각각 AND 연산을 한 후 XOR 연산을 수행하여 복수의 제2 PN 코드(B0, B1, B2, B3, B4, B5, B6, B7, B8)(550)를 동시에 생성할 수 있다.
결국, 본 발명의 일실시예에 따른 제2 시퀀스 생성부(230)는 마스크 레지스 터(M0)(231) 이외에 복수의 마스크 레지스터들(M1, M2, M3, M4, M5, M6, M7)을 더 포함함으로써, 복수의 제2 PN 코드를 한 클럭에 동시에 생성할 수 있다.
결국, 도 4 및 도 5를 통해 설명한 바와 같이, 제1 시퀀스 생성부(220) 및 제2 시퀀스 생성부(230)는 복수의 제1 PN 시퀀스 및 복수의 제2 PN 시퀀스를 한 클럭에 동시에 생성할 수 있다.
이때, 본 발명의 일실시예에 따르면, 코드 생성부(240)는 상기 복수의 제1 PN 시퀀스 및 상기 복수의 제2 PN 시퀀스를 동시에 XOR 연산함으로써, 복수의 골드 코드를 동시에 생성할 수 있다.
이에 대해 도 6을 참조하여 상세히 설명하기로 한다.
도 6은 본 발명의 일실시예에 따른 골드 코드 생성 장치의 동작을 도시한 개념도이다.
도 6을 참조하면, 제1 시퀀스 생성부(610) 및 제2 시퀀스 생성부(620)가 도시되어 있다.
코드 생성부(240)는 제1 시퀀스 생성부(610)에서 동시에 생성되는 복수의 제1 PN 시퀀스(A0, A1, A2, A3, A4, A5, A6, A7, A8)(640)와 제2 시퀀스 생성부(620)에서 동시에 생성되는 복수의 제2 PN 시퀀스(B0, B1, B2, B3, B4, B5, B6, B7, B8)(650)를 각각 XOR 연산(630)하여 복수의 골드 코드(C0, C1, C2, C3, C4, C5, C6, C7, C8)(660)를 동시에 생성할 수 있다.
이를 통해, 본 발명의 일실시예에 따른 골드 코드 생성 장치(210)는 한 클 럭에 복수의 골드 코드를 동시에 생성할 수 있어서, 골드 코드 생성을 위한 클럭 시간을 줄일 수 있다.
도 7은 본 발명의 또 다른 일실시예에 따른 골드 코드 생성 장치의 구조를 도시한 도면이다.
도 7을 참조하면, 골드 코드 생성 장치(710)가 도시되어 있다.
골드 코드 생성 장치(710)는 제1 시퀀스 생성부(720), 제2 시퀀스 생성부(730) 및 코드 생성부(740)를 포함할 수 있다.
제1 시퀀스 생성부(720)는 제1 초기 값 및 선정된 시간 지연 정보가 포함된 제1 마스킹 정보를 기초로 제1 PN 시퀀스를 생성한다.
본 발명의 일실시예에 따르면, 제1 시퀀스 생성부(720)는 제1 마스크 레지스터(721), 제1 초기 레지스터(722), 제1 시프트 레지스터(723) 및 제1 연산부(724)를 포함할 수 있다.
제1 마스크 레지스터(721)에는 상기 제1 마스킹 정보가 포함된 비트열이 저장된다.
제1 초기 레지스터(722)에는 상기 제1 초기 값이 저장된다.
제1 시프트 레지스터(723)는 상기 제1 초기 값을 기초로 제3 PN 시퀀스를 출력한다.
제1 연산부(724)는 상기 제1 마스킹 정보가 포함된 비트열과 상기 제3 PN 시퀀스를 논리 연산하여 상기 제1 PN 시퀀스를 생성한다.
이때, 본 발명의 일실시예에 따르면, 제1 시퀀스 생성부(720)는 복수의 제1 마스킹 정보가 포함된 복수의 비트열들이 각각 저장된 복수의 제1 마스크 레지스터(미도시)를 더 포함할 수 있다.
여기서, 상기 복수의 제1 마스킹 정보에는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보가 각각 포함될 수 있다.
이때, 본 발명의 일실시예에 따르면, 제1 연산부(724)는 상기 제1 마스킹 정보가 포함된 비트열 및 상기 복수의 제1 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제3 PN 시퀀스를 논리 연산하여 복수개의 상기 제1 PN 시퀀스를 동시에 생성할 수 있다.
제2 시퀀스 생성부(730)는 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 제2 마스킹 정보를 기초로 제2 PN 시퀀스를 생성한다.
본 발명의 일실시예에 따르면, 제2 시퀀스 생성부(730)는 제2 마스크 레지스터(731), 제2 초기 레지스터(732), 제2 시프트 레지스터(733) 및 제2 연산부(734)를 포함할 수 있다.
제2 마스크 레지스터(731)에는 상기 제2 마스킹 정보가 포함된 비트열이 저장된다.
제2 초기 레지스터(732)에는 상기 제2 초기 값이 저장된다.
제2 시프트 레지스터(733)는 상기 제2 초기 값을 기초로 제4 PN 시퀀스를 출력한다.
제2 연산부(734)는 상기 제2 마스킹 정보가 포함된 비트열과 상기 제4 PN 시퀀스를 논리 연산하여 상기 제2 PN 시퀀스를 생성한다.
이때, 본 발명의 일실시예에 따르면, 제2 시퀀스 생성부(730)는 복수의 제2 마스킹 정보가 포함된 복수의 비트열들이 각각 저장된 복수의 제2 마스크 레지스터(미도시)를 더 포함할 수 있다.
여기서, 상기 복수의 제2 마스킹 정보에는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보가 각각 포함될 수 있다.
이때, 본 발명의 일실시예에 따르면, 제2 연산부(734)는 상기 제2 마스킹 정보가 포함된 비트열 및 상기 복수의 제2 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제4 PN 시퀀스를 논리 연산하여 복수개의 상기 제2 PN 시퀀스를 동시에 생성할 수 있다.
이상, 도 7을 참조하여 본 발명의 일실시예에 따른 골드 코드 연산 장치(710)에 대해 설명하였다. 여기서, 골드 코드 연산 장치(710)에 포함된 제1 시퀀스 생성부(720) 및 제2 시퀀스 생성부(730)의 동작은 도 2 내지 도 6을 이용하여 설명한 골드 코드 연산 장치(210)에 포함된 제2 시퀀스 생성부(230)의 동작과 대응될 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일반적인 골드 코드 생성 장치의 일례를 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 골드 코드 생성 장치의 구조를 도시한 도면이다.
도 3은 본 발명의 일실시예에 따른 골드 코드 생성 장치를 도시한 도면이다.
도 4는 본 발명의 일실시예에 따른 제1 시퀀스 생성부의 동작을 도시한 개념도이다.
도 5는 본 발명의 일실시예에 따른 제2 시퀀스 생성부의 동작을 도시한 개념도이다.
도 6은 본 발명의 일실시예에 따른 골드 코드 생성 장치의 동작을 도시한 개념도이다.
도 7은 본 발명의 또 다른 일실시예에 따른 골드 코드 생성 장치의 구조를 도시한 도면이다.

Claims (10)

  1. 선정된(predetermined) 시간 지연 정보가 포함된 제1 초기 값을 기초로 제1 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하는 제1 시퀀스 생성부;
    제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 마스킹(masking) 정보를 기초로 제2 PN 시퀀스를 생성하는 제2 시퀀스 생성부; 및
    상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 이용하여 골드 코드(gold code)를 생성하는 코드 생성부
    를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.
  2. 제1항에 있어서,
    상기 제1 시퀀스 생성부는
    상기 제1 초기 값이 저장된 제1 초기 레지스터(register); 및
    상기 제1 초기 값을 기초로 상기 제1 PN 시퀀스를 출력하는 제1 시프트(shift) 레지스터
    를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.
  3. 제1항에 있어서,
    상기 제2 시퀀스 생성부는
    상기 마스킹 정보가 포함된 비트(bit)열이 저장된 마스크(mask) 레지스터(register);
    상기 제2 초기 값이 저장된 제2 초기 레지스터;
    상기 제2 초기 값을 기초로 제3 PN 시퀀스를 출력하는 제2 시프트(shift) 레지스터; 및
    상기 마스킹 정보가 포함된 비트열과 상기 제3 PN 시퀀스를 논리 연산하여 상기 제2 PN 시퀀스를 생성하는 연산부
    를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.
  4. 제2항에 있어서,
    상기 제1 시프트 레지스터는
    선정된 횟수의 피드백(feedback)을 동시에 수행하여, 상기 제1 시프트 레지스터를 구성하는 복수의 레지스터들에 저장된 값을 상기 선정된 횟수만큼 시프트된 레지스터에 저장하고, 상기 선정된 횟수와 동일한 개수의 상기 제1 PN 시퀀스를 동시에 출력하는 것을 특징으로 하는 골드 코드 생성 장치.
  5. 제3항에 있어서,
    상기 제2 시퀀스 생성부는
    복수의 마스킹 정보 - 상기 복수의 마스킹 정보는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보를 각각 포함함 - 가 포함된 복수의 비트열들이 각각 저장된 복수의 마스크 레지스터
    를 더 포함하고,
    상기 연산부는 상기 마스킹 정보가 포함된 비트열 및 상기 복수의 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제3 PN 시퀀스를 논리 연산하여 복수개의 상기 제2 PN 시퀀스를 동시에 생성하는 것을 특징으로 하는 골드 코드 생성 장치.
  6. 제1 초기 값 및 선정된(predetermined) 시간 지연 정보가 포함된 제1 마스킹(masking) 정보를 기초로 제1 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하는 제1 시퀀스 생성부;
    제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 제2 마스킹 정보를 기초로 제2 PN 시퀀스를 생성하는 제2 시퀀스 생성부; 및
    상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 이용하여 골드 코드(gold code)를 생성하는 코드 생성부
    를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.
  7. 제6항에 있어서,
    상기 제1 시퀀스 생성부는
    상기 제1 마스킹 정보가 포함된 비트(bit)열이 저장된 제1 마스크(mask) 레지스터(register);
    상기 제1 초기 값이 저장된 제1 초기 레지스터;
    상기 제1 초기 값을 기초로 제3 PN 시퀀스를 출력하는 제1 시프트(shift) 레지스터; 및
    상기 제1 마스킹 정보가 포함된 비트열과 상기 제3 PN 시퀀스를 논리 연산하여 상기 제1 PN 시퀀스를 생성하는 제1 연산부
    를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.
  8. 제6항에 있어서,
    상기 제2 시퀀스 생성부는
    상기 제2 마스킹 정보가 포함된 비트(bit)열이 저장된 제2 마스크(mask) 레지스터(register);
    상기 제2 초기 값이 저장된 제2 초기 레지스터;
    상기 제2 초기 값을 기초로 제4 PN 시퀀스를 출력하는 제2 시프트(shift) 레지스터; 및
    상기 제2 마스킹 정보가 포함된 비트열과 상기 제4 PN 시퀀스를 논리 연산하여 상기 제2 PN 시퀀스를 생성하는 제2 연산부
    를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.
  9. 제7항에 있어서,
    상기 제1 시퀀스 생성부는
    복수의 제1 마스킹 정보 - 상기 복수의 제1 마스킹 정보는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보를 각각 포함함 - 가 포함된 복수의 비트열들이 각각 저장된 복수의 제1 마스크 레지스터
    를 더 포함하고,
    상기 제1 연산부는 상기 제1 마스킹 정보가 포함된 비트열 및 상기 복수의 제1 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제3 PN 시퀀스를 논리 연산하여 복수개의 상기 제1 PN 시퀀스를 동시에 생성하는 것을 특징으로 하는 골드 코드 생성 장치.
  10. 제8항에 있어서,
    상기 제2 시퀀스 생성부는
    복수의 제2 마스킹 정보 - 상기 복수의 제2 마스킹 정보는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보를 각각 포함함 - 가 포함된 복수의 비트열들이 각각 저장된 복수의 제2 마스크 레지스터
    를 더 포함하고,
    상기 제2 연산부는 상기 제2 마스킹 정보가 포함된 비트열 및 상기 복수의 제2 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제4 PN 시퀀스를 논리 연산하여 복수개의 상기 제2 PN 시퀀스를 동시에 생성하는 것을 특징으로 하는 골드 코드 생성 장치.
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