KR20100069003A - Stack semiconductor package and manufacturing method therof - Google Patents

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Abstract

PURPOSE: A semiconductor package for stacking and a manufacturing method thereof are provided to prevent a wire short circuit and operating speed degradation by forming a penetrating electrode after forming an adhesive film layer between semiconductor dies. CONSTITUTION: A first semiconductor die(110) forms an active area(111) inside of a scribe area(A). An adhesive film layer(120) is formed on the upper side of the first semiconductor die. A second semiconductor die(130) is located on the adhesive film layer. The second semiconductor die includes a plurality of bond pads(112) along the circumference of the active area. A penetrating electrode(140) perpendicularly passes through the first semiconductor die, the adhesive film layer, and the second semiconductor die.

Description

적층형 반도체 패키지 및 그 제조 방법{STACK SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEROF}Multilayer semiconductor package and its manufacturing method {STACK SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEROF}

본 발명은 적층형 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 관통 전극을 이용한 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a stacked semiconductor package and a method of manufacturing the same, and more particularly, to a stacked semiconductor package using a through electrode and a method of manufacturing the same.

최근 전자 휴대기기의 소형화로 인해서 반도체 패키지의 크기는 점점 소형화, 단소화 및 경량화를 추구하고 있다. 이에 따라 반도체 패키지(package) 위에 실장되는 반도체 칩의 용량은 증대되고 있다. 하지만 반도체 칩의 용량을 증대시키기 위해서는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 요구된다. 이와 같은 기술은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근에 개발된 반도체 칩 또는 반도체 패키지를 제조하는데 있어서, 2차원뿐 아니라 3차원, 다차원으로 적층하는 적층 패키지에 대한 연구가 진행되고 있다. 다수개의 반도체 칩을 적층하여 제조된 적층 패키지는 고집적화를 이룰 수 있는 동시에 반도체 제품의 소형화, 단소화에 대한 대응성도 뛰어나다. 그 중 3D 반도체 패키지의 기술로서는 실리콘 관통 전극(Through Silicon Via:TSV)을 이용한 반도체 패키지의 적층 기술이 사용되고 있다. 실리콘 관통 전극을 이용한 반도체 패키지의 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 더욱 고성능, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다. 한편 다수의 반도체 칩을 적층하여 제조된 적층 패키지는 다수의 반도체 칩 사이에 스페이서 필름(spacer film)을 이용하여 적층을 하며, 다수의 반도체 칩을 도전성 와이어를 이용하여 서브스트레이트(substrate)와 전기적으로 연결한다. 이렇게 종래에는 스페이서 필름을 이용함에 따라 반도체 패키지 크기가 점점 두꺼워지는 문제점이 발생하며, 본딩 와이어를 사용함에 따라 쇼트(short)현상 및 반도체 패키지의 동작 속도 저하 등의 문제점이 발생하게 된다. Recently, due to the miniaturization of electronic portable devices, the size of a semiconductor package is increasingly being miniaturized, shortened, and lightweight. Accordingly, the capacity of the semiconductor chip mounted on the semiconductor package is increasing. However, in order to increase the capacity of the semiconductor chip, a technique for manufacturing a larger number of cells in a limited space of the semiconductor chip is required. Such a technique requires a high level of technology and a lot of development time, such as requiring a precise fine line width. Therefore, in the manufacture of recently developed semiconductor chips or semiconductor packages, research has been conducted on laminated packages stacked not only in two dimensions but also in three dimensions and multi dimensions. A stack package manufactured by stacking a plurality of semiconductor chips can achieve high integration, and is also excellent in miniaturization and shortening of semiconductor products. Among them, a stacking technology of a semiconductor package using a through silicon via (TSV) is used as a technology of a 3D semiconductor package. The stacking technology of a semiconductor package using a silicon through electrode is a technology of vertically stacking a semiconductor die or a semiconductor package, and can shorten a connection length between semiconductor dies or semiconductor packages, thereby enabling a higher performance and a smaller semiconductor package. It is attracting attention. Meanwhile, a stack package manufactured by stacking a plurality of semiconductor chips is stacked by using a spacer film between the plurality of semiconductor chips, and a plurality of semiconductor chips are electrically connected to the substrate by using conductive wires. Connect. As described above, the size of the semiconductor package becomes thicker as a conventional spacer film is used. As a result of the use of a bonding wire, problems such as a short phenomenon and a decrease in the operating speed of the semiconductor package may occur.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 관통 전극을 이용함으로써, 와이어 쇼트 및 동작 속도 저하를 방지할 수 있는 적층형 반도체 패키지 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-mentioned conventional problems, and an object of the present invention is to provide a stacked semiconductor package and a method of manufacturing the same, which can prevent wire shorting and operation speed reduction by using a through electrode.

상기한 목적을 달성하기 위해 본 발명에 의한 적층형 반도체 패키지는 둘레에 스크라이브 영역이 형성되고, 상기 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 상기 액티브 영역의 둘레를 따라 다수의 본드 패드가 형성된 제 1 반도체 다이와, 상기 제 1 반도체 다이의 상부에 형성된 접착 필름층과, 상기 접착 필름층 위에 위치되며, 둘레에 스크라이브 영역이 형성되고, 상기 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 상기 액티브 영역의 둘레를 따라 다수의 본드 패드를 갖는 제 2 반도체 다이와, 상기 제 1 반도체 다이, 상기 접착 필름층 및 상기 제 2 반도체 다이를 수직으로 관통하는 관통 전극과, 상기 제 2 반도체 다이의 본드 패드에 용착된 솔더볼을 포함할 수 있다. In order to achieve the above object, a stacked semiconductor package according to the present invention includes a scribe region formed around the active region, an active region formed inside the scribe region, and a plurality of bond pads formed along the circumference of the active region. A semiconductor die, an adhesive film layer formed on top of the first semiconductor die, a scribe region formed on the adhesive film layer, a scribe region formed around the active region, an active region formed inside the scribe region, and a circumference of the active region A second semiconductor die having a plurality of bond pads, a through electrode penetrating vertically through the first semiconductor die, the adhesive film layer, and the second semiconductor die, and a solder ball welded to the bond pads of the second semiconductor die. It may include.

이때, 상기 관통 전극은 제 1 및 제 2 반도체 다이의 본드 패드를 관통하여 형성될 수 있다.In this case, the through electrode may be formed through the bond pads of the first and second semiconductor die.

또한, 상기 제 1 및 제 2 반도체 다이는 본드 패드에 연결되어 안쪽인 액티브 영역으로 재배선층이 형성되고, 상기 관통 전극은 상기 재배선층을 관통하여 형성될 수 있다.In addition, the first and second semiconductor dies may be connected to the bond pads, and a redistribution layer may be formed in the active region, and the through electrode may be formed through the redistribution layer.

여기서, 상기 제 1 및 제 2 반도체 다이는 본드 패드에 연결되어 바깥인 스크라이브 영역으로 재배선층이 형성되고, 상기 관통 전극은 상기 재배선층을 관통하여 형성될 수 있다.Here, the first and second semiconductor dies may be connected to the bond pads, and a redistribution layer may be formed as an scribe region outside, and the through electrode may be formed through the redistribution layer.

상기한 다른 목적을 달성하기 위해 본 발명에 의한 적층형 반도체 패키지의 제조 방법은 다수의 반도체 패키지를 형성하기 위한 적층형 반도체 패키지 제조 방법에 있어서, 둘레에 스크라이브 영역이 형성되고, 상기 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 상기 액티브 영역의 둘레를 따라 다수의 본드 패드가 형성된 다수의 반도체 다이로 이루어진 제 1 웨이퍼 및 2 웨이퍼 준비 단계와, 상기 제 1 웨이퍼와 상기 제 2 웨이퍼 사이에 접착 필름층을 개재하여 상호가 접착하는 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계와, 상기 제 1 웨이퍼, 상기 접착 필름층 및 상기 제 2 웨이퍼를 수직으로 관통하는 관통 전극 형성 단계와, 상기 제 2 웨이퍼의 본드 패드에 솔더볼을 용착하는 솔더볼 용착 단계와, 상기 반도체 패키지가 각각 분리되도록 상기 스크라이브 영역을 소잉을 하는 소잉 단계를 포함하여 이루어질 수 있다. In order to achieve the above object, a method of manufacturing a stacked semiconductor package according to the present invention is a method of manufacturing a stacked semiconductor package for forming a plurality of semiconductor packages, wherein a scribe region is formed at a circumference thereof, and an active inside the scribe region is formed. Preparing a first wafer and a second wafer including a plurality of semiconductor dies each having a region formed therein and having a plurality of bond pads formed along a circumference of the active region, and interposing an adhesive film layer between the first wafer and the second wafer; Bonding the first wafer and the second wafer to each other, forming a through electrode vertically penetrating the first wafer, the adhesive film layer, and the second wafer, and solder balls to the bond pads of the second wafer. A solder ball welding step of welding a solder, and the semiconductor package to be separated from each other The archive area can be made, including the step of sawing the sawing.

이때, 상기 제 1 웨이퍼 및 2 웨이퍼 준비 단계는 상기 다수의 본드 패드 상부 및 측면을 둘러 싸여 재배선층이 형성될 수 있다. In this case, in the preparing of the first and second wafers, a redistribution layer may be formed by surrounding the plurality of bond pads and the side surfaces thereof.

또한, 상기 관통 전극 형성 단계는 상기 제 1 및 제 2 웨이퍼의 본드 패드에 연결되어 안쪽 또는 바깥 액티브 영역으로 재배선층이 형성될 수 있다. In addition, the through electrode forming step may be connected to the bond pads of the first and second wafers to form a redistribution layer in an inner or outer active region.

상술한 바와 같이, 본 발명에 의한 적층형 반도체 패키지 및 그 제조 방법은 적층하고자 하는 반도체 다이 사이에 접착 필름층을 형성하고, 관통 전극을 형성함으로써, 본딩 와이어를 사용함에 따른 와이어 쇼트 현상 및 동작 속도 저하를 방지할 수 있다.As described above, the stacked semiconductor package and the method of manufacturing the same according to the present invention form an adhesive film layer between semiconductor dies to be stacked and form a through electrode, thereby reducing the wire short phenomenon and the operation speed due to the use of a bonding wire. Can be prevented.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. Here, the same reference numerals are attached to parts having similar configurations and operations throughout the specification.

도 1 내지 도 3을 참조하면, 본 발명의 일시시예에 따른 적층형 반도체 패키지의 단면도 및 평면도가 도시되어있다.1 to 3, a cross-sectional view and a plan view of a stacked semiconductor package according to a temporary embodiment of the present invention are shown.

먼저, 도 1a에 도시된 바와 같이, 본 발명의 일실시예에 따른 적층형 반도체 패키지(100)는 제 1 반도체 다이(110), 접착 필름층(120), 제 2 반도체 다이(130), 접착 필름층(120), 관통 전극(140) 및 솔더볼(160)을 포함한다. First, as illustrated in FIG. 1A, the stacked semiconductor package 100 according to an embodiment of the present invention may include a first semiconductor die 110, an adhesive film layer 120, a second semiconductor die 130, and an adhesive film. Layer 120, through electrode 140, and solder ball 160.

상기 제 1 반도체 다이(110)는 둘레에 스크라이브(scribe) 영역(A)이 형성되고, 상기 스크라이브 영역(A)의 안쪽에 제 1 액티브 영역(111)이 형성되며, 상기 제 1 액티브 영역(111)의 둘레를 따라 다수의 제 1 본드 패드(112)가 형성된다. 이때, 상기 제 1 액티브 영역(111)은 집적회로를 구성하는 반도체, 유전체 및 배선층 등을 포함할 수 있다. 상기 제 1 반도체 다이(110)는 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성될 수 있다. 또한 상기 제 1 본드 패드(112)는 상기 제 1 반도체 다이(110)의 상부에 다수 형성된다. 상기 제 1 본드 패드(112)는 상기 제 1 반도체 다이(110)의 내부로 형성될 수 있으나, 설명의 편의를 위해 외부로 돌출된 구조로 도시하였다. 상기 제 1 본드 패드(112)는 상기 제 1 반도체 다이(110)의 상부 중 가장 자리 또는 중앙 부분에 형성될 수 있다. 이때, 상기 제 1 본드 패드(112)는 상기 제 1 반도체 다이(110)로 전기적 신호가 입출력되기 위한 부분이다. 이러한 상기 본드 패드(112)는 알루미늄 재질로 형성될 수 있다.A scribe region A is formed around the first semiconductor die 110, and a first active region 111 is formed inside the scribe region A, and the first active region 111 is formed. A plurality of first bond pads 112 are formed along the perimeter. In this case, the first active region 111 may include a semiconductor, a dielectric, and a wiring layer constituting an integrated circuit. The first semiconductor die 110 is basically made of a silicon material and a plurality of semiconductor devices may be formed therein. In addition, a plurality of first bond pads 112 are formed on the first semiconductor die 110. The first bond pad 112 may be formed inside the first semiconductor die 110, but is illustrated as a structure protruding outward for convenience of description. The first bond pad 112 may be formed at an edge or a center portion of an upper portion of the first semiconductor die 110. In this case, the first bond pad 112 is a portion for inputting and outputting an electrical signal to the first semiconductor die 110. The bond pad 112 may be formed of aluminum.

상기 접착 필름층(120)은 상기 제 1 반도체 다이(110) 상부에 형성한다. 이때, 상기 접착 필름층(120)은 폴리이미드(PI)필름이나 실리콘필름을 이용하여 상기 제 1 반도체 다이(110) 및 상기 제 2 반도체 다이(130)를 접착시키는 역할을 한다. 상기 접착 필름층(120)의 두께는 1㎛~30㎛의 범위로 형성된다. The adhesive film layer 120 is formed on the first semiconductor die 110. In this case, the adhesive film layer 120 serves to bond the first semiconductor die 110 and the second semiconductor die 130 using a polyimide (PI) film or a silicon film. The thickness of the adhesive film layer 120 is formed in the range of 1㎛ ~ 30㎛.

상기 제 2 반도체 다이(130)는 둘레에 스크라이브 영역(A)이 형성되고, 상기 스크라이브 영역(A)의 안쪽에 제 2 액티브 영역(131)이 형성되며, 상기 제 2 액티브 영역(131)의 둘레를 따라 다수의 제 2 본드 패드(132)를 포함하여 형성된다. 이후 상기 제 1 반도체 다이(110)와 상기 제 2 반도체 다이(130) 사이에 상기 접착 필름층(120)이 형성되어 접착된 것처럼 이후 다수의 반도체 다이를 상기 접착 필름층(120)을 이용해서 더 형성할 수 있다. A scribe region A is formed around the second semiconductor die 130, a second active region 131 is formed inside the scribe region A, and a circumference of the second active region 131 is formed. A plurality of second bond pads 132 are formed along the surface thereof. Thereafter, as the adhesive film layer 120 is formed and bonded between the first semiconductor die 110 and the second semiconductor die 130, a plurality of semiconductor dies are further added using the adhesive film layer 120. Can be formed.

상기 관통 전극(140)은 상기 제 1 반도체 다이(110), 상기 접착 필름층(120) 및 상기 제 2 반도체 다이(130)를 수직으로 관통하여 형성된다. 이때, 상기 관통 전극(140)은 다수의 상기 제 1 및 제 2의 본드 패드(112, 132)를 관통하여 전기적인 통로를 형성한다. 상기 관통 전극(140)은 금, 은 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있으나. 본 발명에서 이를 한정하는 것은 아니다.The through electrode 140 is formed by vertically penetrating the first semiconductor die 110, the adhesive film layer 120, and the second semiconductor die 130. In this case, the through electrode 140 penetrates through the plurality of first and second bond pads 112 and 132 to form an electrical passage. The through electrode 140 may be formed of any one selected from gold, silver copper, or a combination thereof. It is not intended to limit this in the present invention.

상기 솔더볼(160)은 상기 제 2 본드 패드(132)에 용착되어 형성된다. The solder ball 160 is formed by welding to the second bond pad 132.

다음, 도 1b에 도시된 바와 같이, 상기 적층형 반도체 패키지(100)의 일부 평면도를 보면 소잉라인(Sawing Line. SL)에 따라 절단된 상기 적층형 반도체 패키지(100)의 스크라이브 영역(A) 안쪽에 상기 제 2 본드 패드(132) 및 상기 솔더볼(160)이 서로 대응되는 영역에 형성될 수 있다.Next, as shown in FIG. 1B, when a partial plan view of the stacked semiconductor package 100 is viewed, the inside of the scribe area A of the stacked semiconductor package 100 cut along a sawing line SL may be formed. The second bond pad 132 and the solder ball 160 may be formed in regions corresponding to each other.

또한, 도 2a 내지 도 2b를 참조하면, 본 발명의 다른 일실시예에 따른 적층형 반도체 패키지(200)의 단면도 및 평면도가 도시되어 있다. 2A to 2B, a cross-sectional view and a plan view of a stacked semiconductor package 200 according to another exemplary embodiment of the present invention are shown.

먼저, 도 2a에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 적층형 반도체 패키지(200)는 상기 제 1 및 제 2 반도체 다이(110, 130)가 다수의 상기 제 1 및 제 2의 본드 패드(112, 132)에 연결되어 안쪽인 상기 제 1 및 제 2 액티브 영역(111,131)으로 제 1 및 제 2 재배선층(251,252)이 형성되고, 상기 관통 전극(140)은 상기 제 1 및 제 2 재배선층(251.252)을 관통하여 형성된다. 즉, 상기 관통 전극(140)은 상기 제 1 및 제 2의 본드 패드(112,132)에 연결되어 안쪽인 상기 제 2 액티브 영역으로 상기 제 1 및 제 2 재배선층(251.252)이 형성되고, 상기 관통 전극(140)은 상기 제 1 및 제 2 재배선층(251.252)을 관통하여 형성될 수 있다. First, as illustrated in FIG. 2A, in the stacked semiconductor package 200 according to another exemplary embodiment, the first and second semiconductor dies 110 and 130 may have a plurality of first and second bond pads. First and second redistribution layers 251 and 252 are formed in the first and second active regions 111 and 131 that are connected to (112, 132) and are inward, and the through electrode 140 is formed of the first and second ashes. It is formed through the wiring layer 251.252. That is, the through electrode 140 is connected to the first and second bond pads 112 and 132 so that the first and second redistribution layers 251.252 are formed in the second active region, which is inward, and the through electrode is formed. 140 may be formed through the first and second redistribution layers 251.252.

다음, 도 2b에 도시된 바와 같이, 상기 적층형 반도체 패키지(200)의 평면도를 보면 소잉라인(Sawing Line. SL)에 따라 절단된 상기 적층형 반도체 패키지(200)의 제 2 액티브 영역(131) 안쪽으로 상기 솔더볼(160)이 상기 제 2 본드 패드(132)와 대응되는 영역에 형성되고, 상기 제 2 본드 패드(112)와 이격되어 형성된 상기 관통 전극(140)과 전기적으로 연결하기 위해 상기 제 2 재배선층(252)이 상기 제 2 액티브 영역(131) 안쪽으로 형성될 수 있다. 여기서, 도 2a의 단면도는 이해의 편의를 위해 간략화시킴으로써, 도 2b의 평면도는 정확하게 일치하지 않는다. Next, as shown in FIG. 2B, when the plan view of the stacked semiconductor package 200 is viewed, the inside of the second active region 131 of the stacked semiconductor package 200 cut along a sawing line SL may be cut. The solder ball 160 is formed in an area corresponding to the second bond pad 132 and is electrically connected to the through electrode 140 formed to be spaced apart from the second bond pad 112. A wiring layer 252 may be formed inside the second active region 131. Here, the cross-sectional view of FIG. 2A is simplified for ease of understanding, so that the top view of FIG. 2B does not exactly match.

또한, 도 3a 내지 도 3b를 참조하면, 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지(300)의 단면도 및 평면도가 도시되어 있다. 3A through 3B, a cross-sectional view and a plan view of a stacked semiconductor package 300 according to another exemplary embodiment of the present invention are shown.

먼저, 도 3a에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지(300)는 상기 제 1 및 제 2 반도체 다이(110, 130)가 다수의 상기 제 1 및 제 2의 본드 패드(112, 132)에 연결되어 바깥인 스크라이브 영역(A)으로 제 1 및 제 2 재배선층(351,352)이 형성되고, 상기 관통 전극(140)은 상기 제 1 및 제 2 재배선층(351,352)을 관통하여 형성된다. 상기 관통 전극(140)은 다수의 상기 제 1 및 제 2의 본드 패드(112,132)에 연결되어 바깥인 스크라이브 영역으로 상기 제 1 및 제 2 재배선층(351,352)이 형성되고, 상기 관통 전극(140)은 상기 제 1 및 제 2 재배선층(351,352)을 관통하여 형성될 수 있다. First, as illustrated in FIG. 3A, in the stacked semiconductor package 300 according to another embodiment of the present invention, the first and second semiconductor dies 110 and 130 may have a plurality of first and second bonds. First and second redistribution layers 351 and 352 are formed in the scribe region A which is connected to the pads 112 and 132 to the outside, and the through electrode 140 connects the first and second redistribution layers 351 and 352 to each other. It is formed through. The through electrode 140 is connected to a plurality of first and second bond pads 112 and 132 so that the first and second redistribution layers 351 and 352 are formed as scribe regions that are outside, and the through electrode 140 is formed. May be formed through the first and second redistribution layers 351 and 352.

다음, 도 3b에 도시된 바와 같이, 상기 적층형 반도체 패키지(300)의 평면도를 보면 소잉라인(Sawing Line. SL)에 따라 절단된 상기 적층형 반도체 패키지(300)의 상기 스크라이브 영역(A) 안쪽으로 상기 도 1b와 같이 상기 솔더볼(160)이 상기 본드 패드(112)와 대응되는 영역에 형성되고, 상기 스크라이브 영역(A)내에 형성된 관통 전극(140)과 상기 솔더볼(160)을 전기적으로 연결하기 위해 상기 제 2 재배선층(352)이 형성될 수 있다. 또한, 도 1 내지 도 3에서 별도로 도시하지 는 않았지만, 상기 제 1 반도체 다이(110) 및 상기 제 2 반도체 다이(130)의 관통 전극(140)의 사이에는 절연체가 더 형성되어 상기 제 1 반도체 다이(110) 및 상기 제 2 반도체 다이(130)의 상기 관통 전극(140) 사이의 열팽창 계수 차이에 따른 스트레스를 완화시킬 수도 있다. 여기서, 도 3a의 단면도는 이해의 편의를 위해 간략화시킴으로써, 도 3b의 평면도는 정확하게 일치하지 않는다. Next, as shown in FIG. 3B, when the planar view of the stacked semiconductor package 300 is viewed, the inside of the scribe area A of the stacked semiconductor package 300 cut along a sawing line SL may be formed. As illustrated in FIG. 1B, the solder ball 160 is formed in a region corresponding to the bond pad 112, and the solder ball 160 is electrically connected to the through electrode 140 formed in the scribe area A and the solder ball 160. The second redistribution layer 352 may be formed. In addition, although not separately illustrated in FIGS. 1 to 3, an insulator is further formed between the first electrode die 110 and the through electrode 140 of the second semiconductor die 130 to form the first semiconductor die. Stress due to a difference in thermal expansion coefficient between the 110 and the through electrode 140 of the second semiconductor die 130 may be alleviated. Here, the cross-sectional view of FIG. 3A is simplified for ease of understanding, so that the top view of FIG. 3B does not exactly match.

여기서, 상기 재배선층(251,252,351,352)은 다른 반도체 패키지 또는 전자기기의 마더 보드와의 복잡한 연결 배선 구조에서 상기 제 2 본드 패드(132) 또는 상기 솔더볼(160) 보다 넓은 패턴으로 형성되도록 함으로써, 인접한 본드 패드 간 또는 인접한 솔더볼 간에 발생될 수 있는 전기적인 단락을 방지할 수 있다. 이러한 상기 제 1 및 제 2 재배선층(251,252,351,352)은 스퍼터링 또는 도금 등의 방법으로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다.Here, the redistribution layers 251, 252, 351, and 352 may be formed in a wider pattern than the second bond pad 132 or the solder ball 160 in a complex interconnection structure with a mother board of another semiconductor package or an electronic device. This prevents electrical shorts that can occur between or between adjacent solder balls. The first and second redistribution layers 251, 252, 351, and 352 may be formed by sputtering or plating, but are not limited thereto.

상기 솔더볼(160)은 상기 재배선층(150) 상부에 용착되어, 상기 관통 전극(140)을 통해서 반도체 패키지와 전기적으로 연결된다. 상기 솔더볼(160)은 주석/납, 납 없는 주석 및 그 등가물 중 선택된 어느 하나일 수 있으나, 여기서 그 재질은 한정하는 것은 아니다. 한다. 이때 상기 솔더볼(160)은 반도체 패키지를 다른 반도체 패키지에 스택(stack)시킬 때 용융되어, 반도체 패키지 간 전기적 및 기계적 접촉을 용이하게 할 수 있게 한다. The solder ball 160 is deposited on the redistribution layer 150 and electrically connected to the semiconductor package through the through electrode 140. The solder ball 160 may be any one selected from tin / lead, lead-free tin, and equivalents thereof, but the material is not limited thereto. do. In this case, the solder ball 160 is melted when the semiconductor package is stacked on another semiconductor package, thereby facilitating electrical and mechanical contact between the semiconductor packages.

도 4를 참조하면, 본 발명의 일실시예에 따른 적층형 반도체 패키지(100)의 제조 방법이 도시되어 있다. Referring to FIG. 4, a method of manufacturing the stacked semiconductor package 100 according to an embodiment of the present invention is illustrated.

도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 적층형 반도체 패키지의 제조 방법은 제 1 웨이퍼 및 제 2 웨이퍼 준비 단계(S1), 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계(S2), 관통 전극 형성 단계(S3), 솔더볼 용착 단계(S4), 소잉 단계(S5)를 포함한다. As shown in FIG. 4, the method of manufacturing a stacked semiconductor package according to an embodiment of the present invention includes preparing a first wafer and a second wafer (S1), bonding the first wafer and a second wafer (S2), and penetrating the same. An electrode forming step (S3), a solder ball welding step (S4), and a sawing step (S5) are included.

이러한, 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조 방법을 도 5a 내지 5e를 이용하여 좀 더 자세히 설명하기로 한다.   Such a method of manufacturing a stacked semiconductor package according to an embodiment of the present invention will be described in more detail with reference to FIGS. 5A to 5E.

도 5a 내지 도 5e를 참조하면, 본 발명의 일실시예에 따른 적층형 반도체 패키지의 제조 방법을 도시한 단면도가 도시되어 있다. 5A through 5E, cross-sectional views illustrating a method of manufacturing a stacked semiconductor package in accordance with an embodiment of the present invention are illustrated.

먼저, 도 5a를 참조하면, 제 1 웨이퍼 및 제 2 웨이퍼 준비 단계(S1)가 도시되어 있다. 상기 제 1 웨이퍼 및 제 2 웨이퍼 준비 단계(S1)에서는 둘레에 스크라이브 영역(A)이 형성되고, 상기 스크라이브 영역(A)의 안쪽에 액티브 영역(111,131)이 형성되며, 상기 액티브 영역(111,131)의 둘레를 따라 다수의 본드 패드(112,132)가 형성된 제 1 웨이퍼 및 제 2 웨이퍼 준비를 준비한다.First, referring to FIG. 5A, a first wafer and a second wafer preparation step S1 are shown. In the first wafer and the second wafer preparation step (S1), a scribe region A is formed around the active region, and active regions 111 and 131 are formed inside the scribe region A, and the active regions 111 and 131 are formed. A first wafer and a second wafer preparation in which a plurality of bond pads 112 and 132 are formed along the perimeter are prepared.

다음, 도 5b를 참조하면, 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계(S2)가 도시되어 있다. 상기 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계(S2)에서는 상기 제 1 웨이퍼(110)와 이후 증착될 상기 제 2 웨이퍼(130)를 접착하기 위해 상기 제 1 웨이퍼(110) 상부에 접착 필름층(120)을 개재한다. 상기 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계(S2) 이전에 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼(110, 130)의 하부를 식각할 수도 있다. 하부를 식각하는 방법으로는 건식 식각함으로써 이루어질 수 있고, 건식 식각을 위한 기체로는 선택성이 좋은 SF6(육불화황) 가스 또는 CF4(Carbon tetraFluoride) 가스가 이용될 수 있다. 그러나 본 발명에서 식각의 방법을 한정하는 것은 아니다. 상기 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계(S2)는 폴리이미드(PI)필름이나 실리콘필름을 이용하여 상기 제 1 반도체 다이(110)의 상부에 접착 필름층(120)의 두께가 1㎛~30㎛의 범위로 형성되도록 형성한다. 이후 상기 접착 필름층(120)의 상부에 상기 제 2 웨이퍼(130)를 적층 한다.Next, referring to FIG. 5B, the first wafer and the second wafer bonding step S2 are shown. In the bonding of the first wafer and the second wafer (S2), an adhesive film layer 120 is formed on the first wafer 110 to bond the first wafer 110 and the second wafer 130 to be subsequently deposited. Intervene). Lower portions of the first wafer and the second wafers 110 and 130 may be etched before the bonding of the first wafer and the second wafer S2. The method of etching the lower part may be performed by dry etching, and the gas for dry etching may be SF 6 (sulfur hexafluoride) gas or CF 4 (Carbon tetraFluoride) gas having good selectivity. However, the present invention does not limit the method of etching. In the bonding of the first wafer and the second wafer S2, the thickness of the adhesive film layer 120 is 1 μm to 30 on the first semiconductor die 110 using a polyimide (PI) film or a silicon film. It is formed to form in the range of μm. Thereafter, the second wafer 130 is stacked on the adhesive film layer 120.

다음, 도 5c를 참조하면, 관통 전극 형성 단계(S3)가 도시되어 있다. Next, referring to FIG. 5C, a through electrode forming step S3 is illustrated.

상기 관통 전극 형성 단계(S3)에서는 상기 관통 전극(140)이 상기 제 2 본드 패드(132)와 대응되는 하부 영역에 제 1 반도체 다이(110), 접착 필름층(120) 및 제 2 반도체 다이(130)를 수직으로 관통하여 형성된다. 상기 관통 전극(140)은 입출력 패드(chip I/O pad)와 상기 관통 전극(140)과의 연결은 재배선층(150)을 통해 이루어지는 것이 일반적이다. 그러나 본 발명의 상기 적층형 반도체 패키지(100)에서는 상기 제 2 본드 패드(132)와 상기 관통 전극(140)을 바로 연결할 수 있다. 상기 관통 전극 형성 단계(S3)에서 이용하는 방법은 가령 레이저 드릴링(laser drilling) 방법을 이용하거나 기타 플라즈마 에칭과 같은 에칭 방법을 이용할 수 있다. 상기 레이저 드릴링 방법은 상기 플라즈마 에칭 방법에서와 같은 마스크 제 작이나 포토 공정 등이 필요 없고, 상기 관통 전극(140)의 홀 깊이나 폭을 비교적 용이하게 설정할 수 있다. 그러나 본 발명에서 상기 관통 전극 형성 단계(S3)의 방법을 한정하는 것은 아니다. In the through electrode forming step S3, the first electrode die 110, the adhesive film layer 120, and the second semiconductor die are formed in a lower region corresponding to the second bond pad 132. 130 is formed through vertically. The through electrode 140 is generally connected to an input / output pad (chip I / O pad) and the through electrode 140 through the redistribution layer 150. However, in the stacked semiconductor package 100 of the present invention, the second bond pad 132 and the through electrode 140 may be directly connected. The method used in the through electrode forming step S3 may be, for example, using a laser drilling method or an etching method such as other plasma etching. The laser drilling method does not require a mask fabrication or a photo process as in the plasma etching method, and the hole depth and the width of the through electrode 140 can be set relatively easily. However, the present invention is not limited to the method of forming the through electrode forming step S3.

다음, 도 5d를 참조하면, 솔더볼 용착 단계(S4)가 도시되어 있다. 상기 솔더볼 용착 단계(S4)에서는 상기 제 2 웨이퍼(130)의 본드 패드(132)에 솔더볼(160)을 용착한다. 상기 솔더볼(160)의 피치(pitch)는 1mm 이하 예컨대, 0.8mm, 0.75mm, 0.65mm 또는 0.5mm가 되도록 형성된다. 또한, 솔더볼(160)은 어레이 형태로 형성되며, 신호를 외부로 전달하는 역할을 한다. 따라서 전기적 신호는 솔더볼(160)을 통하여 외부로 전달되거나 이후 형성될 수 있는 하부 회로 기판으로 전달될 수 있다. 본 발명에서는 볼 그리드 어레이(Ball Grid Array:BGA) 형태의 패키지를 설명하지만, 이에 한정되는 것은 아니다. 반도체 소자의 구조나 특징에 따라 플라스틱 또는 세라믹 재질의 핀 그리드 어레이(pin grid array) 형태의 패키지, 랜드 그리드 어레이(land grid array) 형태의 패키지 및 쿼드 플랫(quad flat) 형태의 패키지 등일 수도 있다. 상기 솔더볼(160)은 상기 상기 본드 패드(112)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 상기 솔더볼(160)을 임시로 안착한다. 이후, 상기 반도체 패키지(100)를 대략 100℃ 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다가 꺼냄으로써, 상기 솔더볼(160)이 제 2 본드 패드(132)에 강하게 전기적 및 기계적으로 접속 되도록 한다. 물론 상기 퍼니스(furnace)내에서 상기 플럭스(flux)는 모두 휘발되어 제거된다. Next, referring to FIG. 5D, the solder ball welding step S4 is illustrated. In the solder ball welding step S4, the solder ball 160 is welded to the bond pad 132 of the second wafer 130. The pitch of the solder ball 160 is formed to be 1 mm or less, for example, 0.8 mm, 0.75 mm, 0.65 mm or 0.5 mm. In addition, the solder ball 160 is formed in an array form and serves to transmit a signal to the outside. Therefore, the electrical signal may be transmitted to the lower circuit board which may be transmitted to the outside through the solder ball 160 or may be formed later. The present invention describes a package in the form of a ball grid array (BGA), but is not limited thereto. The package may be a pin grid array package, a land grid array package, a quad flat package, or the like according to the structure or characteristics of the semiconductor device. The solder ball 160 applies a volatile flux having a viscosity to the bond pad 112, and then temporarily seats the solder ball 160 thereon. Thereafter, the semiconductor package 100 is placed in a furnace having a temperature of approximately 100 ° C. to 300 ° C., and then taken out so that the solder ball 160 is strongly and electrically connected to the second bond pad 132. do. Of course, all of the flux in the furnace is volatilized and removed.

다음, 도 5e를 참조하면, 소잉 단계(S5)가 도시되어 있다. 상기 소잉 단계(S5)에서는 상기 반도체 패키지가 각각 분리되도록 스크라이브 영역(A) 내 스크라이브 라인(SL)을 소잉한다. 즉, 상기 스크라이브 라인(SL)을 정하고 상기 반도체 패키지(100)를 물리적인 힘을 가하여 소잉한다. Next, referring to FIG. 5E, a sawing step S5 is shown. In the sawing step S5, the scribe lines SL in the scribe area A are sawed to separate the semiconductor packages. That is, the scribe line SL is determined and sawed by applying a physical force to the semiconductor package 100.

또한 본 발명에 의한 적층형 반도체 패키지(100)의 제조 방법에 있어서 상기 관통 전극 형성 단계(S3)에서 상기 관통 전극(140)은 상기 제 1 및 제 2 웨이퍼 본드 패드(112,132)에 연결되어 안쪽 또는 바깥영역에 재배선층이 형성될 수 있다. 이상에서 설명한 것은 본 발명에 의한 적층형 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.In addition, in the method of manufacturing the stacked semiconductor package 100 according to the present invention, the through electrode 140 is connected to the first and second wafer bond pads 112 and 132 in or out of the through electrode forming step S3. The redistribution layer may be formed in the region. What has been described above is just one embodiment for carrying out the stacked semiconductor package and the method of manufacturing the same according to the present invention, and the present invention is not limited to the above-described embodiment, as claimed in the following claims. Without departing from the gist of the invention, anyone of ordinary skill in the art to which the present invention will have the technical spirit of the present invention to the extent that various modifications can be made.

도 1a 내지 도 3b는 본 발명에 따른 적층형 반도체 패키지 도시한 단면도 및 평면도이다.1A to 3B are cross-sectional views and a plan view of a stacked semiconductor package according to the present invention.

도 4는 본 발명에 따른 적층형 반도체 패키지의 제조 방법을 도시한 순서도 이다. 4 is a flowchart illustrating a method of manufacturing a stacked semiconductor package according to the present invention.

도 5a 내지 도 5e는 본 발명에 따른 적층형 반도체 패키지의 제조 방법을 순차 도시한 단면도이다. 5A through 5E are cross-sectional views sequentially illustrating a method of manufacturing a stacked semiconductor package according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100, 200,300 : 적층형 반도체 패키지100, 200, 300: stacked semiconductor package

110, 130 : 반도체 다이 120 :　접착 필름층110 and 130: semiconductor die 120: adhesive film layer

111, 131 : 액티브 영역 112,132 : 본드 패드111, 131: active area 112,132: bond pad

140 :　관통 전극 251,252,351,352 : 재배선층140: through electrode 251, 252, 351, 352: redistribution layer

160 : 솔더볼160: solder ball

A : 스크라이브 영역 SL : 스크라이브 레인A: scribe area SL: scribe lane

Claims (7)

둘레에 스크라이브 영역이 형성되고, 상기 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 상기 액티브 영역의 둘레를 따라 다수의 본드 패드가 형성된 제 1 반도체 다이;A first semiconductor die having a scribe region formed around the active region, an active region formed inside the scribe region, and a plurality of bond pads formed around the active region; 상기 제 1 반도체 다이의 상부에 형성된 접착 필름층;An adhesive film layer formed on the first semiconductor die; 상기 접착 필름층 위에 위치되며, 둘레에 스크라이브 영역이 형성되고, 상기 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 상기 액티브 영역의 둘레를 따라 다수의 본드 패드를 갖는 제 2 반도체 다이;A second semiconductor die positioned over the adhesive film layer, having a scribe region formed around the active region, an active region formed inside the scribe region, and having a plurality of bond pads along the circumference of the active region; 상기 제 1 반도체 다이, 상기 접착 필름층 및 상기 제 2 반도체 다이를 수직으로 관통하는 관통 전극; 및, A through electrode vertically penetrating the first semiconductor die, the adhesive film layer, and the second semiconductor die; And, 상기 제 2 반도체 다이의 본드 패드에 용착된 솔더볼을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.And a solder ball welded to the bond pad of the second semiconductor die. 제 1항에 있어서,The method of claim 1, 상기 관통 전극은 The through electrode is 제 1 및 제 2 반도체 다이의 본드 패드를 관통하여 형성된 것을 특징으로 하는 적층형 반도체 패키지.Stacked semiconductor package, characterized in that formed through the bond pads of the first and second semiconductor die. 제 1항에 있어서,The method of claim 1, 상기 제 1 및 제 2 반도체 다이는The first and second semiconductor die 본드 패드에 연결되어 안쪽인 액티브 영역으로 재배선층이 형성되고, 상기 관통 전극은 상기 재배선층을 관통하여 형성된 것을 특징으로 하는 적층형 반도체 패키지.The redistribution layer of claim 1, wherein a redistribution layer is formed in the active region connected to the bond pads, and the through electrode is formed through the redistribution layer. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 반도체 다이는The first and second semiconductor die 본드 패드에 연결되어 바깥인 스크라이브 영역으로 재배선층이 형성되고, 상기 관통 전극은 상기 재배선층을 관통하여 형성된 것을 특징으로 하는 적층형 반도체 패키지.The redistribution layer of claim 1, wherein the redistribution layer is formed in the scribe region outside the bond pad, and the through electrode is formed through the redistribution layer. 다수의 반도체 패키지를 형성하기 위한 적층형 반도체 패키지 제조 방법에 있어서, In the stacked semiconductor package manufacturing method for forming a plurality of semiconductor packages, 둘레에 스크라이브 영역이 형성되고, 상기 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 상기 액티브 영역의 둘레를 따라 다수의 본드 패드가 형성된 다수의 반도체 다이로 이루어진 제 1 웨이퍼 및 2 웨이퍼 준비 단계;Preparing a first wafer and a second wafer including a plurality of semiconductor dies each having a scribe region formed therein, an active region formed inside the scribe region, and a plurality of bond pads formed around the active region; 상기 제 1 웨이퍼와 상기 제 2 웨이퍼 사이에 접착 필름층을 개재하여 상호가 접착하는 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계;A first wafer and a second wafer bonding step of mutually bonding the adhesive film layer between the first wafer and the second wafer; 상기 제 1 웨이퍼, 상기 접착 필름층 및 상기 제 2 웨이퍼를 수직으로 관통하는 관통 전극 형성 단계;A through electrode forming step of vertically penetrating the first wafer, the adhesive film layer, and the second wafer; 상기 제 2 웨이퍼의 본드 패드에 솔더볼을 용착하는 솔더볼 용착 단계; 및,A solder ball welding step of welding a solder ball to the bond pad of the second wafer; And, 상기 반도체 패키지가 각각 분리되도록 상기 스크라이브 영역을 소잉을 하는 소잉 단계를 포함하여 이루어진 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.And a sawing step of sawing the scribe region so that the semiconductor packages are separated from each other. 제 5항에 있어서,The method of claim 5, 상기 제 1 웨이퍼 및 2 웨이퍼 준비단계는The first wafer and the second wafer preparation step 상기 다수의 본드 패드 상부 및 측면을 둘러 싸여 재배선층이 형성됨을 특징으로 하는 적층형 반도체 패키지 제조 방법.Method of manufacturing a stacked semiconductor package characterized in that the redistribution layer is formed surrounding the plurality of bond pads and the side. 제 6항에 있어서,The method of claim 6, 상기 관통 전극 형성 단계는The through electrode forming step 상기 제 1 및 제 2 웨이퍼의 본드 패드에 연결되어 안쪽 또는 바깥 액티브 영역으로 재배선층이 형성되는 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.And a redistribution layer connected to the bond pads of the first and second wafers to form inner or outer active regions.
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