KR20100059048A - Method for improving reverse short channel effect of cmos transister - Google Patents

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Abstract

PURPOSE: A method for improving reverse short channel effect of CMOS(Complementary Metal-Oxide Semiconductor) transistor is provided to improve an reverse short channel effect by inserting boron into an NMOS(Negative Metal Oxide Semiconductor) channel region after the ion injection process for forming a source and a drain of the NMOS. CONSTITUTION: An inactive region(100) and an active region are formed on a semiconductor substrate. A p-well(300) and an n-well(400) are formed on the active region. A gate electrode(500) is formed on the top of the p-well and the n-well. An LDD(Lightly Doped Drain) region(600) is formed with the gate electrode as a mask. A side wall(700) is formed on the both sides of the gate electrode. A source and a drain of the NMOS are formed.

Description

ＣＭＯＳ 트랜지스터의 리버스 쇼트 채널 효과 개선 방법{method for improving reverse short channel effect of CMOS transister}Method for improving reverse short channel effect of CMOS transister

본 발명은 CMOS 트랜지스터의 리버스 쇼트 채널 효과(reverse short channel effect) 개선 방법에 관한 것으로, 보다 상세하게는, CMOS 제조 공정 중에서 NMOS의 소스 및 드레인을 형성하기 위한 이온 주입 공정 후에 NMOS 채널 영역에 보론을 주입하는 공정을 추가로 진행함으로써 NMOS 채널의 리버스 쇼트 채널 효과를 개선할 수 있는 CMOS 트랜지스터의 리버스 쇼트 채널 효과 개선 방법에 관한 것이다.The present invention relates to a method for improving a reverse short channel effect of a CMOS transistor, and more particularly, to boron in an NMOS channel region after an ion implantation process for forming a source and a drain of an NMOS in a CMOS fabrication process. The present invention relates to a method of improving the reverse short channel effect of a CMOS transistor that can improve the reverse short channel effect of an NMOS channel by further performing an injection process.

CMOS 소자에서 게이트 전극 및 게이트 산화막 아래의 표면 지역은 게이트 전압이 인가된 상태에서 소오스/드레인 접합 영역에 유기되는 전기장에 의해 전류가 흐르도록 하는 역할을 하며 이 지역을 채널이라고 한다.In the CMOS device, the surface region under the gate electrode and the gate oxide layer serves to allow current to flow by an electric field induced in the source / drain junction region while the gate voltage is applied, and this region is called a channel.

반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다.As the integration of semiconductor devices proceeds, the area occupied by each part of the semiconductor devices decreases more and more.

즉, 반도체 소자의 차지하는 유효면적을 줄이기 위하여, 소자 내의 소스와 드레인의 간격은 점점 더 좁아지며, 채널 길이도 점점 작아지고 있다.That is, in order to reduce the effective area occupied by the semiconductor device, the gap between the source and the drain in the device becomes narrower and the channel length becomes smaller.

채널 길이가 감소함에 따라 문턱 전압은 이론적으로 예견된 레벨 이상으로 증가하며 이를 리버스 쇼트 채널 효과라고 한다.As the channel length decreases, the threshold voltage increases above the theoretically predicted level, which is called the reverse short channel effect.

특히, NMOS의 경우 웰(well)을 형성하기 위해 주입된 붕소가 채널영역을 가로질러 비균일하게 분포하게 되면 리버스 쇼트 채널 효과가 발생한다.In particular, in the case of NMOS, when the boron implanted to form a well is distributed non-uniformly across the channel region, a reverse short channel effect occurs.

따라서, 본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, CMOS 제조 공정 중에서 NMOS의 소스 및 드레인을 형성하기 위한 이온 주입 공정 후에 NMOS 채널 영역에 보론을 주입하는 공정을 추가로 진행함으로써 NMOS에서 붕소의 불균일한 프로파일을 보정하여 리버스 쇼트 채널 효과를 개선할 수 있는 CMOS 트랜지스터의 리버스 쇼트 채널 효과 개선 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the problems of the prior art as described above, and further includes a process of injecting boron into the NMOS channel region after the ion implantation process for forming the source and drain of the NMOS in the CMOS manufacturing process The purpose is to provide a method for improving the reverse short channel effect of a CMOS transistor that can improve the reverse short channel effect by correcting a non-uniform profile of boron in an NMOS.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 CMOS 트랜지스터의 리버스 쇼트 채널 효과 개선 방법은, 반도체 기판에 STI 공정을 진행하여 비활성영역과 활성 영역을 형성하는 단계; 상기 활성영역에 p-well과 n-well을 형성하는 단계; 상기 p-well과 n-well의 상부에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 하여 LDD 영역을 형성하는 단계; 상기 게이트 전극 양측에 사이드 월을 형성하는 단계; 상기 n - well을 포토레지스트로 가리고 상기 p-well의 게이트 전극 및 사이드 월을 마스크로 사용하여, n+ 도펀트를 p-well에 주입하고 어닐링을 수행함으로써 NMOS의 소스 및 드레인을 형성하는 단계; 상기 포토레지스트을 스트립하고, 반도체 기판 전면에 p 도펀트를 블랭킷으로 주입하는 단계;를 포함하는 것 을 특징으로 한다.The method for improving the reverse short channel effect of the CMOS transistor of the present invention for realizing the above object includes: forming an inactive region and an active region by performing an STI process on a semiconductor substrate; Forming p-wells and n-wells in the active region; Forming a gate electrode on top of the p-well and n-well; Forming an LDD region using the gate electrode as a mask; Forming sidewalls on both sides of the gate electrode; Forming a source and a drain of an NMOS by covering the n-well with a photoresist and using a gate electrode and a sidewall of the p-well as a mask, implanting n + dopant into the p-well and performing annealing; Stripping the photoresist and injecting a p dopant into a blanket on the entire surface of the semiconductor substrate.

여기서, 상기 p 도펀트를 블랭킷으로 주입하는 단계에서 p 도펀트는 붕소인 것을 특징으로 한다.Here, in the step of injecting the p dopant into the blanket, the p dopant is characterized in that the boron.

또한, 상기 붕소를 도즈 1 내지 1.5 E12ion/㎠, 18 내지 22 KeV의 에너지로 주입하는 것을 특징으로 한다.In addition, the boron is characterized in that the injection of energy in the dose of 1 to 1.5 E12ion / ㎠, 18 to 22 KeV.

본 발명에 따른 CMOS 트랜지스터의 리버스 쇼트 채널 효과 개선 방법에 의하면, CMOS 제조 공정 중에서 NMOS의 소스 및 드레인을 형성하기 위한 이온 주입 공정 후에 NMOS 채널 영역에 보론을 주입하는 공정을 추가로 진행함으로써 NMOS에서 붕소의 불균일한 프로파일을 보정하여 리버스 쇼트 채널 효과를 개선할 수 있다.According to the method for improving the reverse short channel effect of the CMOS transistor according to the present invention, boron is implanted in the NMOS channel region after the ion implantation process for forming the source and drain of the NMOS in the CMOS manufacturing process. You can improve the reverse short channel effect by correcting the non-uniform profile of.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1h는 본 발명의 CMOS 트랜지스터의 제조 방법을 설명하기 위한 각 공정별 단면도이다.1A to 1H are cross-sectional views of respective processes for explaining a method of manufacturing a CMOS transistor of the present invention.

먼저, 도 1a에 도시된 바와 같이 반도체 기판에 STI(Shallow Trench Isolation) 공정을 진행하여 비활성영역(100)과 활성 영역(200)을 형성한다. 비활성 영역(100)은 반도체 기판을 식각하여 트렌치를 형성하고, 트렌치 내부를 절연물질인 소자분리막으로 채움으로써 형성한다. CMOS에서 비활성영역(100)은 PMOS와 NMOS를 격리시키는 역할을 한다.First, as shown in FIG. 1A, a shallow trench isolation (STI) process is performed on a semiconductor substrate to form an inactive region 100 and an active region 200. The inactive region 100 is formed by etching a semiconductor substrate to form a trench, and filling the inside of the trench with an isolation layer, which is an insulating material. In the CMOS, the non-active area 100 serves to isolate the PMOS and the NMOS.

그 다음, 도 1b에 도시된 바와 같이 p-well(300)과 n-well(400)을 형성한다. p-well(300)과 n-well(400)은 활성영역에 n 과 p 도펀트를 주입하고 어닐링(annealing) 공정을 진행하여 형성한다.Then, p-well 300 and n-well 400 are formed as shown in FIG. 1B. The p-well 300 and the n-well 400 are formed by injecting n and p dopants into the active region and performing an annealing process.

그 다음, 도 1c에 도시된 바와 같이 게이트 전극(500)을 형성한다. 게이트 전극은 반도체 기판 전면에 게이트 산화막(510) 및 폴리 실리콘(530)을 순차로 적층한 후, 사진 식각 공정을 진행함으로써 형성한다.Next, as shown in FIG. 1C, the gate electrode 500 is formed. The gate electrode is formed by sequentially stacking the gate oxide film 510 and the polysilicon 530 on the entire surface of the semiconductor substrate, and then performing a photolithography process.

그 다음, 도 1d에 도시된 바와 같이 LDD(Lightly Dopped Drain) 영역(600)을 형성한다. LDD 영역은 게이트 전극(500)을 마스크로 하여 p- 와 n- 도펀트를 각각 p-well(300)과 n-well(400)에 주입함으로서 형성한다.Next, as shown in FIG. 1D, a lightly doped drain (LDD) region 600 is formed. The LDD region is formed by injecting p − and n − dopants into the p-well 300 and the n-well 400, respectively, using the gate electrode 500 as a mask.

그 다음, 도 1e에 도시된 바와 같이 게이트 전극(500) 양측에 사이드 월(side wall,700)을 형성한다. 사이드 월(700)은 반도체 기판 전면에 절연막, 예를 들어 질화막(SiN)을 순차로 증착한 후 이를 블랭킷 식각(blanket etch)함으로서 형성한다.Next, as shown in FIG. 1E, sidewalls 700 are formed on both sides of the gate electrode 500. The side wall 700 is formed by sequentially depositing an insulating film, for example, a nitride film (SiN) on the entire surface of the semiconductor substrate, and blanket etching it.

그 다음, 도 1f에 도시된 바와 같이 NMOS의 소스 및 드레인을 형성한다. NMOS의 소스와 드레인은 PMOS 영역을 포토레지스트로 가리고 게이트 전극(500) 및 사이드 월(700)을 마스크로 이용하여 n+ 도펀트를 p-well(300)에 주입하고 어닐링을 함으로써 형성한다.Then, the source and the drain of the NMOS are formed as shown in FIG. 1F. The source and drain of the NMOS are formed by covering the PMOS region with photoresist and implanting n + dopant into the p-well 300 using the gate electrode 500 and the sidewall 700 as a mask and annealing.

여기서, 어닐링은 1000 ℃에 가까운 온도에서 진행된다. 열에 의해 채널 영역에 존재하는 도펀트의 재배열(redistribution) 현상이 발생한다.Here, annealing is performed at a temperature near 1000 degreeC. Heat causes redistribution of dopants in the channel region.

즉, n 채널의 중심에서 소스 및 드레인으로 갈수록 그 농도가 감소하는 농도 프로파일을 형성한다.That is, it forms a concentration profile whose concentration decreases from the center of the n channel toward the source and the drain.

그 다음, 도 1g에 도시된 바와 같이 반도체 기판 전면에 p 도펀트를 블랭킷으로 주입한다. 여기서, 이온 소오스 가스로 확산도가 뛰어난 붕소(boron, B)를 사용한다. 이때 도즈 1 내지 1.5 E12ion/㎠을 18 내지 22 KeV의 에너지로 주입한다.Then, a p dopant is implanted into the blanket on the entire surface of the semiconductor substrate as shown in FIG. 1G. Here, boron (B) having excellent diffusivity is used as the ion source gas. In this case, dose 1 to 1.5 E12ion / cm 2 is injected at an energy of 18 to 22 KeV.

p 도펀트를 추가로 주입함으로서 n 채널에 형성된 이온의 프로파일을 균일하게 할 수 있다. 0.18 ㎛ 소자의 경우 문턱전압이 약 0.1 V 낮아진다.Further implantation of the p dopant can make the profile of ions formed in the n channel uniform. For 0.18 µm devices, the threshold voltage is reduced by approximately 0.1V.

그 다음, 도 1h에 도시된 바와 같이 PMOS의 소스 및 드레인을 형성한다. PMOS의 소스와 드레인은 NMOS 영역을 포토레지스트로 가리고 게이트 전극 및 사이드 월을 마스크로 이용하여 n+ 와 p+를 각각 n-well과 p-well에 주입함으로서 형성된다.Then, as shown in FIG. 1H, a source and a drain of the PMOS are formed. The source and drain of the PMOS are formed by covering the NMOS region with photoresist and injecting n + and p + into the n-well and p-well using the gate electrode and sidewall as masks, respectively.

이후, 포토레지스트를 스트립하고 어닐링을 진행함으로서 CMOS 트랜지스터가 완성된다.Thereafter, the CMOS transistor is completed by stripping the photoresist and performing annealing.

본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변경되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the spirit and scope of the present invention. will be.

도 1a 내지 도 1h는 본 발명의 CMOS 트랜지스터의 제조 방법을 설명하기 위한 각 공정별 단면도.1A to 1H are cross-sectional views of respective processes for explaining a method of manufacturing a CMOS transistor of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 비활성 영역100: inactive area

200 : 활성영역200: active area

300 : p -well300: p -well

400 : n- well400: n-well

500 : 게이트전극500: gate electrode

510 : 게이트산화막510: gate oxide film

530 : 폴리실리콘530: polysilicon

600 : LDD 영역600: LDD area

700 : 사이드월700: sidewall

800 : 포토레지스트800 photoresist

B : 보론B: boron

Claims (3)

반도체 기판에 STI 공정을 진행하여 비활성영역과 활성 영역을 형성하는 단계;Performing an STI process on the semiconductor substrate to form an inactive region and an active region; 상기 활성영역에 p-well과 n-well을 형성하는 단계;Forming p-wells and n-wells in the active region; 상기 p-well과 n-well의 상부에 게이트 전극을 형성하는 단계;Forming a gate electrode on top of the p-well and n-well; 상기 게이트 전극을 마스크로 하여 LDD 영역을 형성하는 단계;Forming an LDD region using the gate electrode as a mask; 상기 게이트 전극 양측에 사이드 월을 형성하는 단계;Forming sidewalls on both sides of the gate electrode; 상기 n - well을 포토레지스트로 가리고 상기 p-well의 게이트 전극 및 사이드 월을 마스크로 사용하여, n+ 도펀트를 p-well에 주입하고 어닐링을 수행함으로써 NMOS의 소스 및 드레인을 형성하는 단계;Forming a source and a drain of an NMOS by covering the n-well with a photoresist and using a gate electrode and a sidewall of the p-well as a mask, implanting n + dopant into the p-well and performing annealing; 상기 포토레지스트을 스트립하고, 반도체 기판 전면에 p 도펀트를 블랭킷으로 주입하는 단계;Stripping the photoresist and implanting a p dopant into a blanket over the semiconductor substrate; 를 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 리버스 쇼트 채널 효과 개선 방법.Method for improving the reverse short channel effect of the CMOS transistor comprising a. 제 1 항에 있어서, 상기 p 도펀트를 블랭킷으로 주입하는 단계에서 p 도펀트는 붕소인 것을 특징으로 하는 CMOS 트랜지스터의 리버스 쇼트 채널 효과 개선 방법.The method of claim 1, wherein the p dopant is boron in the step of injecting the p dopant into the blanket. 제 2 항에 있어서, 상기 붕소를 도즈 1 내지 1.5 E12ion/㎠, 18 내지 22 KeV의 에너지로 주입하는 것을 특징으로 하는 MOS 트랜지스터의 리버스 쇼트 채널 효과 개선 방법.3. The method according to claim 2, wherein the boron is implanted with an energy of 1 to 1.5 E12ion / cm2, 18 to 22 KeV.
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