KR20100058596A - 데이터, 어드레스, 및 제어 동작들을 위한 개선된 단일 노드 프로토콜 - Google Patents

데이터, 어드레스, 및 제어 동작들을 위한 개선된 단일 노드 프로토콜 Download PDF

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KR20100058596A
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Abstract

데이터, 어드레스, 및 제어 동작들을 위한 개선된 단일 노드 프로토콜을 이용하여, 마스터로서 기능하는 집적회로 디지털 디바이스가 슬레이브로서 기능하는 적어도 하나의 주변 디바이스와 통신한다. 주변 디바이스는 어떠한 수의 서로다른 기능들로부터도 선택될 수 있다. 주변 디바이스는 로우 핀 카운트 집적회로 패키지에 패키징될 수 있다. 최소한 주변 디바이스 집적회로 패키지는 접지단자 Vss; 전원단자 VDD 또는 Vcc; 및 양방향 SCIO 단자를 가질 수 있다. 마스터와 슬레이브 디바이스들로부터의 에크 시퀀스들은 그들 사이의 견고한 통신을 보증한다.

Description

데이터, 어드레스, 및 제어 동작들을 위한 개선된 단일 노드 프로토콜{ENHANCED SINGLE-NODE PROTOCOL FOR DATA, ADDRESS AND CONTROL OPERATIONS}
본 발명은 반도체 디바이스들(예를 들면, 프로세서들, 메모리, 주변 디바이스들, 센서들 등) 간의 통신에 관한 것으로, 특히 데이터, 어드레스, 및 제어 동작들을 위한 개선된 단일 노드 프로토콜들을 이용하는 반도체 디바이스들에 관한 것이다.
집적회로 디지털 디바이스들, 예를 들어 디지털 프로세서들(예를 들어 그에 한정되지는 않지만, 마이크로프로세서들, 마이크로컨트롤러들, DSP(digital signal processors), PLA(programmable logic array), ASIC(application specific integrated circuit) 등)이 소형화됨에 따라 비용과 공간을 고려하여 보다 적은 수의 외부 입/출력(I/O) 신호 연결부들(예를 들면, 핀들 또는 리드들)을 갖는다. 전형적으로, 집적회로 디바이스는 복수의 외부 연결부들을 갖는 집적회로 패키지내에 있을 수 있다. 이들 연결부들 중 적어도 두개는 각각 전원(VDD) 및 접지(VSS)로 사용되어야 한다. 나머지 외부 단자들은 I/O 신호들용으로 남겨 둔다. 예를 들면, SPI(Serial Peripheral Interface) 버스는 4개의 외부 신호 연결부들을 필요로 하며, USB(Universal Serial Bus)는 2개의 외부 신호 연결부들과 2개의 외부 전원 연결부들을 필요로 하며, I2C(Inter-Integrated Circuit)은 2개의 외부 신호 연결부들을 필요로 하며, CAN(Controller Area Network)은 이중연선 버스를 이용할 수 있다.
집적회로 디바이스들은 추가 디바이스 기능들(예를 들면, 외부 메모리, 고속 인터페이스들, 센서들, 주변 디바이스들 등)에서 이익을 얻을 수 있다. 메모리는, 예를 들어 그에 한정되지는 않지만, OTP(one time programmable), EPROM(electrically programmable read only memory), EEPROM(electrically erasable and programmable read only memory), 플래시 메모리, SRAM(static random access memory), DRAM(dynamic random access memory) 등일 수 있다. 고속 인터페이스들은, 예를 들어 그에 한정되지는 않지만, 이더넷, USB, 파이어와이어 등일 수 있다. 센서들은, 예를 들어 그에 한정되지는 않지만, 압력, 온도, 습도, 전압, 전류, 주파수, 시간, 방사선, pH 등을 측정하는데 사용될 수 있다. 주변 디바이스들은, 예를 들어 그에 한정되지는 않지만, 비디오, 오디오, 레이더, 적외선, 초음파 정보 등을 수집하는데 사용될 수 있다. 이들 디바이스들을 위한 집적회로 패키지 사이즈는 비용 및 인쇄회로기판 공간 요구사항들에서 보다 중요해지고 있다.
따라서, 집적회로 디바이스들과 추가 외부 디바이스 기능들 간의 통신을 위한 견고한 데이터, 어드레스, 및 제어 프로토콜이 요구되며, 이 프로토콜은 각 연결 패키지 간에 최소 개수의 신호 I/O 연결부들을 필요로 한다. 본 발명의 개시에 따르면, 견고한 데이터, 어드레스, 및 제어 프로토콜이 효율적으로 이용될 수 있도록 단일 노드 신호 연결부가 집적회로 디바이스와 어떤 추가 디바이스 기능들을 함께 전기적으로 연결하는데 사용될 수 있다.
예를 들면, 추가 외부 디바이스들(이하 "주변 디바이스들")이 최소 개수의 연결부들(예를 들면, 데이터, 어드레스, 및 제어를 위한 단일 노드 버스)로 집적회로 디바이스에 연결될 수 있고 또한 전원 및 접지(예를 들면, VDD(또는 VCC) 및 VSS)가 집적회로 디바이스 및 주변 디바이스(들)의 동작을 위하여 필요하기 때문에, 집적회로 디바이스 및/또는 주변 디바이스를 패키징하는데 집적회로 패키지(예를 들면, SOT 23-3, SC70-3 등)의 최소 3개의 외부 연결부들(핀, 표면 실장 리드 등)이 사용될 수 있다. 복수의 주변 디바이스들을 구현할 때, 주변 디바이스 어드레스 선택은 구체적으로 정의된 디바이스 타입 어드레싱 및/또는 로우 핀 카운트 집적회로 패키지(예를 들면, SOT 23-5, SOT 23-6, MSOP-8, SOIC-8 등)에서 추가 어드레스 선택 연결부들을 이용할 수 있으며, 및/또는 단일 노드 데이터, 어드레스, 및 제어 버스를 통해 주변 디바이스들 각각에 대한 주변 디바이스 어드레스를 프로그래밍함으로써 이용할 수 있다.
본 발명의 일실시예에 따르면, 디지털 디바이스들 간의 데이터, 어드레스, 및 제어 동작들을 위한 개선된 단일 노드 프로토콜은, 양방향 SCIO 단자를 갖는 마스터 디바이스를 제공하는 단계; 양방향 SCIO 단자를 갖는 적어도 하나의 슬레이브 디바이스를 제공하는 단계로서, 상기 마스터 디바이스 SCIO 단자와 상기 적어도 하나의 슬레이브 디바이스 SCIO 단자는 함께 연결되는 단계; 상기 마스터 디바이스 SCIO 단자로부터 스탠바이 펄스를 발생시키는 단계; 상기 마스터 디바이스 SCIO 단자로부터 스타트 헤더를 발생시키는 단계; 상기 마스터 디바이스 SCIO 단자로부터 마스터 에크를 발생시키는 단계; 상기 마스터 디바이스 SCIO 단자로부터 디바이스 어드레스를 발생시키는 단계; 상기 마스터 디바이스 SCIO 단자로부터 상기 마스터 에크를 발생시키는 단계; 상기 슬레이브 디바이스 SCIO 단자로부터 슬레이브 에크를 발생시키는 단계; 상기 마스터 디바이스 SCIO 단자로부터 명령을 발생시키는 단계; 상기 마스터 디바이스 SCIO 단자로부터 상기 마스터 에크를 발생시키는 단계; 상기 슬레이브 디바이스 SCIO 단자로부터 상기 슬레이브 에크를 발생시키는 단계; 상기 슬레이브 디바이스 SCIO 단자로 정보를 전송할 때 상기 마스터 디바이스 SCIO 단자로부터 정보 바이트를 발생시키는 단계; 상기 마스터 디바이스 SCIO 단자로 정보를 전송할 때 상기 슬레이브 디바이스 SCIO 단자로부터 정보 바이트를 발생시키는 단계; 상기 마스터 디바이스 SCIO 단자로부터 종료 마스터 에크를 발생시키는 단계; 및 상기 슬레이브 디바이스 SCIO 단자로부터 상기 슬레이브 에크를 발생시키는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 디지털 디바이스들 간의 데이터, 어드레스, 및 제어 동작들을 위한 개선된 단일 노드 프로토콜은, (a)양방향 SCIO 단자를 갖는 마스터 디바이스를 제공하는 단계; (b)양방향 SCIO 단자를 갖는 적어도 하나의 슬레이브 디바이스를 제공하는 단계로서, 상기 마스터 디바이스 SCIO 단자와 상기 적어도 하나의 슬레이브 디바이스 SCIO 단자는 함께 연결되는 단계; (c)상기 마스터 디바이스 SCIO 단자로부터 스탠바이 펄스를 발생시키는 단계; (d)상기 마스터 디바이스 SCIO 단자로부터 스타트 헤더를 발생시키는 단계; (e)상기 마스터 디바이스 SCIO 단자로부터 마스터 에크를 발생시키는 단계; (f)상기 마스터 디바이스 SCIO 단자로부터 복수의 디바이스 어드레스들 중 하나를 발생시키는 단계; (g)상기 마스터 디바이스 SCIO 단자로부터 상기 마스터 에크를 발생시키는 단계; (h)상기 복수의 디바이스 어드레스들 중 상기 하나를 위한 슬레이브 에크가 발생되었는지를 판단하고, 상기 슬레이브 에크가 발생되었으면 상기 복수의 디바이스 어드레스들 중 상기 하나를 슬레이브 디바이스 테이블에 저장하는 단계; 및 (i)상기 복수의 디바이스 어드레스들 모두가 발생될 때까지 상기 단계(c) 내지 (h)를 반복하는 단계를 포함한다.
본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.
첨부한 도면과 관련된 다음의 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있다.
도 1은 본 발명의 일실시예에 따른 단일 노드 데이터, 어드레스, 및 제어 버스로 주변 디바이스에 연결된 집적회로 디지털 디바이스의 블록도이다.
도 2는 본 발명의 일실시예에 따른 예시적인 로우 핀 카운트 집적회로 패키지들의 평면도이다.
도 3은 본 발명의 일실시예에 따른 데이터, 어드레스, 및 제어 동작들을 위한 개선된 단일 노드 프로토콜의 명령 구조를 나타낸 도면이다.
도 4는 도 1의 단일 노드 데이터, 어드레스, 및 제어 버스상의 직렬 디지털 신호들의 맨체스터 인코딩의 타이밍도이다.
도 5는 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 스탠바이 펄스의 타이밍도이다.
도 6은 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 스타트 헤더의 타이밍도이다.
도 7은 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 8 비트 디바이스 어드레싱 구조를 나타낸 도면이다.
도 8은 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 12 비트 디바이스 어드레싱 구조를 나타낸 도면이다.
도 9는 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 마스터 및 슬레이브 에크 시퀀스들의 타이밍도이다.
도 10은 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 홀드 펄스, 마스터 에크, 및 슬레이브 에크의 타이밍도이다.
도 11은 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 멀티 바이트 읽기 시퀀스를 나타낸 도면이다.
도 12는 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 멀티 바이트 쓰기 시퀀스를 나타낸 도면이다.
본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 특정 실시예들이 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 특정 실시예들의 설명은 본 발명을 여기에 개시된 특정 형태로 한정하려는 것이 아니고, 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 모든 수정물 및 등가물을 포함하려 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 참조부호로 나타내고, 유사한 구성요소는 아래첨자를 달리하여 동일한 부호로 나타낸다.
도 1은 본 발명의 일실시예에 따른 단일 노드 데이터, 어드레스, 및 제어 버스로 주변 디바이스에 연결된 디지털 디바이스의 블록도이다. 디지털 디바이스(102)는 SCIO(serial clock, and data and control input-output)를 위한 단일 노드 데이터, 어드레스, 및 제어 버스(106)에 의해 하나 이상의 주변 디바이스들(104)에 연결될 수 있다. 디지털 디바이스(102)는 디지털 프로세서(예를 들면, 마이크로프로세서, 마이크로컨트롤러, DSP, PLA, ASIC 등)일 수 있다.
주변 디바이스(104)는 직렬 비휘발성 메모리(예를 들면, OTP 메모리, EPROM, EEPROM, 플래시 메모리 등)일 수 있다. 주변 디바이스(104)는 직렬 액세스 휘발성 메모리(예를 들면, SRAM, DRAM 등)일 수도 있다. 주변 디바이스(104)는 센서 또는 다른 타입의 주변 디바이스(예를 들면, 비디오 카메라, ADC(analog-to-digital converter), DAC(digital-to-analog converter), 디지털 포텐셔미터, PGA(programmable gain amplifier), 입/출력(I/O) 포트 익스팬더, 프로세스 센서, 예를 들어 그에 한정되지는 않지만, 온도, 압력, 진동, 유량, pH 등)일 수도 있다. 단일 노드 데이터, 어드레스, 및 제어 버스(106)는 도전성 노드(예를 들면, PCB 컨덕터, 집적회로 다이 본드 노드 등)일 수 있다.
디지털 디바이스(102) 및/또는 주변 디바이스(104)는, 예를 들어 그에 한정되지는 않지만, 단일 노드 데이터, 어드레스, 및 제어 버스(106)에 연결된 액티브 풀-업(예를 들면, 로직 '1'), 풀-다운(예를 들면, 로직 '0'), 및 하이 임피던스의 3 상태 드라이버를 가질 수 있다. 풀-업 저항을 갖는 오픈 콜렉터 구조도 본 발명의 범위내에 있다. 디지털 디바이스(102)와 주변 디바이스(104)는 공통 전원공급 리턴(예를 들면, VSS, 접지 등)과, 전원(VCC, VDD 등)에 연결될 수 있다.
단일 노드 "버스" 시스템상의 다수의 디바이스들 간의 단일 I/O 신호를 통한 통신들이 여기에서 예상된다. 본 발명의 개시들에 따르면, 하나의 디지털 디바이스(102)는 마스터로서 정의될 수 있으며, 버스(106)로 각 주변(슬레이브) 디바이스(104)와 함께 모든 동작들을 초기화하고 조정한다. 각 주변 디바이스(104)는 마스터 디지털 디바이스(102)에 의해 초기화된 동작에 응답한다. 주변 디바이스(104)는 어떠한 목적을 위해서도 설계될 수 있다.
데이터는 버스(106)를 통해 직렬 디지털 이진 신호들로 마스터 디바이스와 선택된 슬레이브 디바이스 간에 전달될 수 있다. 버스(106)상의 신호 프로토콜은, 예를 들어 그에 한정되지는 않지만, 맨체스터-인코딩, 또는 어떤 다른 타입의 직렬 신호 프로토콜(예를 들면, NRZ(non-return to zero), PPM(pulse position modulation), FSK(frequency shift keying), PSK(phase shift keying), ASK(amplitude shift keying) 등)일 수 있으며, 이들은 마스터 클록과 슬레이브 클록을 함께 동기화시키기 위해 초기 스타트 헤더 바이트(또는 다른 길이의 워드)를 사용할 수 있다.
버스(106)를 통한 단일 노드 데이터, 어드레스, 및 제어는 클록 주기를 결정하고, 버스 액세스를 제어하고, 모든 동작들을 초기화하는 마스터 디지털 디바이스(102)에 의해 제어되는 반면에, 주변 디바이스(들)(104)은 슬레이브들로서 기능한다. 마스터와 슬레이브 디바이스들은 송신기 또는 수신기로서 동작할 수 있지만, 마스터 디바이스는 어느 모드 및 동작이 액티브인지를 결정한다.
도 2는 본 발명의 일실시예에 따른 예시적인 로우 핀 카운트 집적회로 패키지들의 평면도이다. 주변 디바이스(104)는 로우 핀 카운트 집적회로 패키지(예를 들면, SOT23-3, SOT23-5, SC70-3 등)에 패키징될 수 있다. 주변 디바이스(104)를 패키징하는데 어떠한 로우 핀 카운트 집적회로 패키지도 사용될 수 있다는 것은 본 발명의 범위내에 있다. 집적회로 패키지는 접지 단자 VSS; 전원 단자 VDD 또는 VCC; 및 SCIO를 수신 및 송신하기 위한 양방향 직렬 입/출력(I/O) 단자를 가질 수 있다.
또한, 집적회로 패키지상에서 3개 단자 이상 사용될 수 있는 경우에는 하드와이어드 어드레스 선택 단자들, 예를 들어 그에 한정되지는 않지만, A0 및 A1이 사용될 수 있다. 블록 어드레스 셋업이 단일 노드 데이터, 어드레스, 및 제어 버스(106)를 거쳐 SCIO 단자를 통해 소프트웨어 명령들로 수행될 수 있다는 것은 본 발명의 범위내에 있다. 디지털 디바이스(102) 및/또는 주변 디바이스(104)가 이중 다이 집적회로 패키지(여기서 단일 노드 데이터, 어드레스, 및 제어 버스(106)는 집적회로 패키지내의 본드 와이어(도시하지 않음) 또는 다른 다이렉트 다이-투-다이 연결부일 수 있음)에 패키징될 수 있다는 것도 본 발명의 범위내에 있다.
도 3은 본 발명의 일실시예에 따른 데이터, 어드레스, 및 제어 동작들을 위한 개선된 단일 노드 프로토콜의 명령 구조를 나타낸 도면이다. 마스터 디바이스에 의해 스탠바이 펄스(320)는 스타트 헤더(322)의 전달보다 앞선다. 에크 시퀀스(acknowledge sequence)(324)는 스타트 헤더(322)가 전달된 후에 따른다. 에크 시퀀스(324)는 마스터 에크(MAK)에 이은 NoSAK(no slave acknowledge)를 포함한다(도 9 참조). 다음, 디바이스 어드레스(326)가 마스터 디바이스에 의해 전달되고 나서 에크(ACK)(328a) 시퀀스(도 9 참조)가 따른다. 명령(330)이 마스터 디바이스에 의해 전달되고 나서 또 하나의 ACK(328a) 시퀀스가 따른다. 이후, 필요한 경우, 예를 들어 슬레이브 주변 디바이스(104)로의 메모리 쓰기 또는 슬레이브 주변 디바이스(104)로부터의 데이터 검색시, 워드 어드레스 및/또는 데이터(정보) 바이트(332)가 마스터 디바이스 및/또는 슬레이브 디바이스에 의해 전달될 수 있다. ACK(328a) 시퀀스는 각 정보 바이트가 전달된 후 마지막 정보 바이트가 전달되기까지 나타나며, 그리고 나서 정보 바이트(들) 전달(들)의 완료를 나타내는 ACK(328b) 시퀀스(도 9 참조)가 전달된다.
도 4는 도 1의 단일 노드 데이터, 어드레스, 및 제어 버스를 통한 직렬 디지털 신호들의 맨체스터 인코딩의 타이밍도이다. 단일 노드 데이터, 어드레스, 및 제어 버스(106)는 양방향 단일 노드 버스 및 데이터 송신 프로토콜로 동작할 수 있다.
버스(106)에 데이터를 전달하는 디바이스는 송신기로 정의되고, 데이터를 수신하는 디바이스는 수신기로 정의될 수 있다. 버스(106)는 마스터에 의해 제어되며, 마스터는 클록 주기를 결정하고, 버스 액세스를 제어하고, 마스터 디바이스와 슬레이브 디바이스 간의 모든 동작들을 초기화할 수 있다. 전형적으로, 디지털 디바이스(102)는 마스터이고 주변 디바이스(104)는 슬레이브일 것이다. 마스터와 슬레이브는 송신기 또는 수신기로 동작할 수 있지만, 마스터는 각 디바이스에 대하여 어떤 동작모드(송신 또는 수신)가 활성화될 지를 결정한다. 다수의 디바이스들이 버스(106)에 연결되더라도 단 하나만이 마스터로 기능할 것이다.
송신기는 비트 주기 TE 동안, 바람직하게는 비트 주기 TE의 실질적으로 중앙에서 단일 노드 버스(106)상의 SCIO의 전압 레벨들을 바꿀 것이다. 직렬 클록과 데이터가 맨체스터 인코딩을 통해 함께 임베디드되기 때문에 버스(106)상의 SCIO는 필요한 I/O 신호뿐이다. 맨체스터 인코딩에서, 각 비트는 비트 주기 TE의 실질적으로 중앙에서 정해진 에지로 이루어진다. 이 에지의 방향은 비트의 로직값을 결정한다. 라이징 에지는 로직 "1"을 나타내고, 폴링 에지는 로직 "0"을 나타낸다.
맨체스터 인코딩의 예로서 (a)로직 "0"에 대하여 단일 노드 버스 전압 레벨은 하이(예를 들면, Vdd)에서 로우(예를 들면, Vss)로 변하고(폴링 에지), (b)로직 "1"에 대하여 단일 노드 버스 전압 레벨은 로우(예를 들면, Vss)에서 하이(예를 들면, Vdd)로 변할 것이다(라이징 에지). 수신기는 단일 노드 버스 전압 레벨 변화를 감지하고, 이로써 SCIO 데이터 스트림의 라이징 에지 및 폴링 에지를 각각 로직 1 및 로직 0으로 디코딩하고, 그 내부 클록을 송신기의 비트 주기 TE로 동기화할 것이다.
도 5는 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 스탠바이 펄스의 타이밍도이다. 스탠바이 펄스(320)는 TSTBY의 시간, 예를 들어 최소 600㎲를 갖는 로직 하이(1) 펄스로 마스터 디바이스에 의해 구동되어 버스(106)에 발생된다. 스탠바이 펄스(320)는 버스(106)에 연결된 모든 디바이스들에 대한 리셋 상태를 나타내며, 이들 디바이스들을 스타트 헤더(322)로 시작하는 새로운 명령의 수신을 대비한 스탠바이 모드로 둔다. 스탠바이 펄스(320)는 새로운 슬레이브 디바이스를 선택할 때 사용된다. 스탠바이 펄스(320)는 명령을 조기에 종료시키는데에도 사용될 수 있다.
도 6은 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 스타트 헤더의 타이밍도이다. 스타트 헤더(322)는 로직 레벨 로우(0) 펄스가 버스(106)로 디바이스 마스터에 의해 어서트되면 시작된다. 버스(106)상의 로직 레벨 0 펄스는 THDR의 시간(예를 들면, 약 5㎲)동안 로우인채로 있는다. 시간 THDR은 디바이스 발진기 스타트-업 등을 고려하여 주어지고, 그 후 스타트 헤더(322)는, 예를 들어 그에 한정되지는 않지만, 송신 장치에서 발생되는 8 비트 이진 코드(예를 들면, 01010101)로 이루어질 수 있다. 로직 1로의 첫번째 버스(106) 레벨 천이에서 슬레이브 디바이스는 동기화(예를 들면, 내부 클록 타이밍 동기화)를 시작하여 마지막 천이에서(01010101이 발생된 후) 슬레이브 디바이스는 동기화를 종료한다. 스타트 헤더(322)는 항상 어떤 소정의 명령을 위해 송신된 첫번째 바이트이다. 스타트 헤더(322)의 비트들(예를 들면, 바이트)이 전달된 후, 에크 시퀀스가 수행된다. 단지 이 특정 시퀀스로, 스타트 헤더(322)의 여덟개의 송신 비트가 완료된 후 MAK만이 어서트되고 SAK(slave acknowledge)가 없어, 예를 들어 "NoSAK"가 나타난다. 하기 도 9의 설명을 참조한다.
도 7 및 도 8은 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 각각 8 비트 디바이스 어드레싱 구조 및 12 비트 디바이스 어드레싱 구조를 나타낸 도면이다. 스타트 헤더(322)에 이어, 디바이스 어드레스(326)가 전달된다. 디바이스 어드레스(326)는 각각 8 비트(도 7) 또는 12 비트(도 8) 디바이스 어드레싱이 지원되는지에 따라 1 바이트 또는 2 바이트로 이루어질 수 있다. 디바이스 어드레스(326)의 목적은 버스(106)상에 연결된 특정 슬레이브 디바이스를 선택하는 것이다. 따라서, 버스(106)에 연결된 모든 슬레이브 디바이스는 유일한 디바이스 어드레스(326)를 가져야 하며, 그렇지 않으면 버스 컨플릭트(conflict)가 일어나 동작이 정의되지 않을 것이다. 12 비트 선택(834)내의 모든 것들은 디바이스의 12 비트 어드레싱을 나타낸다.
패밀리 코드들(736 및 836)은 각각 디바이스 어드레스(326a 및 326b)에 포함된 4 비트값으로, 주변 디바이스(104)가 속한 패밀리를 나타낸다. 주변 디바이스 패밀리들의 예들은, 그에 한정되지는 않지만, 메모리 디바이스들, 온도 센서들, PGA들, I/O 포트 익스팬더들, ADC들, 및 DAC들을 포함한다.
디바이스 코드들(738 및 838)은 8 비트(도 7) 또는 12 비트(도 8) 디바이스 어드레싱이 지원되는지에 따라 각각 4 비트값 및 8 비트값이다. 디바이스 코드들(738 및 838)은 디바이스들을 동일한 패밀리 코드들로 구별짓는데 사용된다. 일부 디바이스들은 프로그램가능 디바이스 코드 비트들(740 및 840)을 지원할 수 있는 반면에 나머지 디바이스들에서는 이들 비트들이 디바이스의 제조시에 결정될 수 있다는 것은 본 발명의 범위내에 있다. 4 비트 디바이스 코드(738)는 버스(106)상의 동일 패밀리에서 16개의 디바이스들까지 허용한다. 8 비트 디바이스 코드(838)는 버스(106)상의 동일 패밀리에서 256개의 디바이스들까지 허용한다.
도 9는 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 마스터 및 슬레이브 에크 시퀀스들의 타이밍도이다.
도 3의 에크 시퀀스 ACK(324)는 2개의 비트 주기 TE로 구성되며, 첫번째 비트 주기는 MAK로서 로직 1에 있고, 두번째 비트 주기는 NoSAK로서, NoSak는 아무런 에지가 없는 것으로, 예를 들어 무 디바이스 송신, 비어서트 상태(3 상태 출력 드라이브)로 나타난다. 에크 시퀀스 ACK(324)는 스타트 헤더(322)의 완료 및 12 비트 디바이스 어드레스의 첫번째 바이트의 완료를 나타내는데 사용된다(도 8 참조).
도 3의 에크 시퀀스 ACK(328a)는 2개의 비트로 구성되며, 첫번째 비트는 MAK로서 로직 1이고, 두번째 비트는 SAK로서 언제나 로직 1이다. 에크 시퀀스 ACK(328a)는 바이트 수신의 확인 뿐만 아니라 동작의 계속을 나타내는데에도 사용된다.
도 3의 에크 시퀀스 ACK(328b)는 2개의 비트로 구성되며, 첫번째 비트는 NoMAK로서 로직 0이고, 두번째 비트는 SAK로서 항상 로직 1이다. 에크 시퀀스 ACK(328b)는 바이트 수신의 확인 뿐만 아니라 동작의 종료를 나타내는데에도 사용된다.
하지만, 특정 슬레이브 디바이스가 선택될 때까지 SAK로 응답할 슬레이브 디바이스는 없다. 이는, 동시에 송신하는 다수의 슬레이브 디바이스들로 인해 있을 수 있는 버스 충돌을 회피하기 위하여 필요하다. 다시 도 7을 참조하면, 8 비트 어드레싱에 대하여, 스타트 헤더(322) 다음에만 SAK가 없을 것이다. 다시 도 8을 참조하면, 12 비트 어드레싱에 대하여, 스타트 헤더(322)와, 디바이스 어드레스(326b)의 MSB(most significant byte)(834+836) 다음에 SAK들이 없을 것이다.
MAK 또는 NoMAK 비트는 모든 에크 시퀀스 ACK(324) 및 ACK(328)의 첫번째 비트로서 나타나며, 어느 디바이스(마스터 또는 슬레이브)가 선행 바이트를 송신하였는지에 관계없이 항상 마스터 디바이스에 의해 전달된다. MAK는 로직"1"로 전달되고 NoMAK는 로직"0"으로 전달된다. 에크 시퀀스 ACK(328a) 동안의 MAK 전달은 현재 동작이 계속되어야 한다는 것을 나타낸다. 이는 송신기로 기능하는 디바이스에 의해 보다 많은 데이터가 전달되어야 한다는 것을 의미한다. NoMAK은 현재 동작이 에크 시퀀스 ACK(328b)의 완료에 바로 이어 종료되어야 한다는 것을 나타낸다.
SAK 비트는 에크 시퀀스 ACK(328)의 두번째 비트로 나타나며, 어느 디바이스가 선행 바이트를 송신하였는지에 관계없이 슬레이브 디바이스에 의해 확실히 전달된다. SAK 비트는 로직"1"로 전달되고 SAK 비트의 부재(NoSAK)는 아무런 에지가 없는 것으로, 즉 디바이스 송신이 없는 것으로 나타난다. 디바이스 어드레스(326) 전달 후에, 어드레싱된 슬레이브 디바이스로부터 수신되는 SAK 비트가 없으면, 에러가 일어날 수 있다. SAK 비트의 부재가 나타나면, 마스터 디바이스는 스탠바이 펄스(320)를 수행하고 나서 원하는 명령을 다시 시작할 수 있다.
SAK 비트의 비 발생은 버스(106)(도 1)에 연결된 슬레이브 디바이스들을 결정하는데에도 사용될 수 있다. 버스 마스터(102)는 복수의 질의 명령들을 전달할 수 있으며, 복수의 질의 명령들 각각은 그와 관련된 유일한 어드레스를 갖는다. 질의 명령 후에 SAK 비트가 수신되면, 그 질의 명령의 어드레스를 갖는 버스(106)에 연결된 슬레이브 디바이스(104)가 있다. 하지만, SAK 비트의 부재(NoSAK)가 있으면, 질의 명령의 어드레스를 갖는 버스(106)에 연결된 슬레이브 디바이스(104)는 없어 NoSAK가 된다.
도 10은 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 홀드 펄스, 마스터 에크, 및 슬레이브 에크의 타이밍도이다. 홀드 펄스(1050)는 선택 사항으로, 어서트되면 현재 어드레싱된 슬레이브 디바이스의 동작을 중지시킨다. 홀드 펄스(1050)는 마스터 디바이스가 서비스 인터럽트들 등을 하게 한다. 마스터 디바이스는 다음 MAK 비트 주기의 초기에 버스(106)상에서 SCIO가 로직 로우(0)가 되도록 하며, 홀드에 있는 동안 SCIO 로우를 최소 한 비트 주기 TE 동안 계속 유지한다. 이는, 어드레싱된 슬레이브 디바이스상에서 홀드를 초기화할 것이다. 가장 최근에 어드레싱된 슬레이브 디바이스가 홀드 상태에서 나오도록, 홀드 펄스(1050)는 해제되고(SCIO가 다시 로직 하이(1)로 되고) 적절한 비트 주기들 TE 내에서 먼저 MAK 그리고 나서 SAK가 어서트될 것이다. 그 후, 정상적인 데이터/어드레스 송신이 재개된다. 홀드 펄스(1050)는 스타트 헤더(322) 동안 나타날 수 없다.
도 11은 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 멀티 바이트 읽기 시퀀스를 나타낸 도면이다. 슬레이브 디바이스로부터의 각 데이터 바이트 다음에 에크 시퀀스가 전달된다. 또 하나의 데이터 바이트가 슬레이브 디바이스로부터 전달되면(읽혀지면), MAK 및 SAK 시퀀스가 나타난다. 슬레이브 디바이스로부터 전달(읽기)되기를 원하는 추가 데이터 바이트가 없으면, NoMAK 및 SAK 시퀀스가 나타난다. 마스터 디바이스로부터의 NoMAK 응답은 슬레이브 디바이스에서 마스터 디바이스로의 데이터 송신을 종료시킨다.
도 12는 도 3에 도시한 개선된 단일 노드 프로토콜에 대한 멀티 바이트 쓰기 시퀀스를 나타낸 도면이다. 슬레이브 디바이스로의 각 데이터 바이트 다음에 에크 시퀀스가 전달된다. 또 하나의 데이터 바이트가 슬레이브 디바이스에 쓰여지면, MAK 및 SAK 시퀀스가 나타난다. 슬레이브 디바이스에 쓰여질 추가 데이터 바이트가 없으면, NoMAK 및 SAK 시퀀스가 나타난다. 마스터 디바이스로부터의 NoMAK 응답은 마스터 디바이스에서 슬레이브 디바이스로의 데이터 송신을 종료시킨다.
읽기 및/또는 쓰기 시퀀스들이 에러 체킹 패리티 비트들, 및/또는 에러 체킹 및 정정 비트들도 포함할 수 있다는 것은 본 발명의 범위내에 있다.
슬레이브 디바이스들은 슬레이브 디바이스가 새로운 명령이 시작되기를 기다리는 스탠바이 모드를 갖는다. 다음의 상태들((a)NoMAK에 이은 SAK(즉, 명령의 유효한 종료) 상태, 또는 (b)스탠바이 펄스(320)의 수신 상태)에서 스탠바이 모드로 들어갈 것이다. SCIO의 하이-투-로우 천이는 슬레이브 디바이스(들)이 스탠바이 모드를 빠져나가게 하고 스타트 헤더(322)의 수신을 위해 디바이스를 준비시킬 것이다. 스탠바이 모드는 스타트 헤더(322)의 첫번째 로우 펄스의 시작에서 슬레이브 디바이스(들)만을 활성화시킴으로써 동작의 저전력 모드를 제공하는데에도 사용될 수 있다.
슬레이브 디바이스들은 스탠바이 펄스(320)가 나타날 때까지 모든 직렬 데이터가 무시되는 디바이스 아이들 모드를 갖는다. 슬레이브 디바이스가 상술한 스탠바이 모드로 들어간 경우를 제외한 다음의 상태들((a)무효한 디바이스 어드레스 상태, (b)무효한 명령 바이트 상태, 및/또는 (c)손실된 에지 천이 상태)에서 아이들 모드로 들어갈 것이다.

Claims (28)

  1. 디지털 디바이스들 간의 데이터, 어드레스, 및 제어 동작들을 위한 단일 노드 프로토콜로서,
    양방향 SCIO(serial clock, and data and control input-output) 단자를 갖는 마스터 디바이스를 제공하는 단계;
    양방향 SCIO 단자를 갖는 적어도 하나의 슬레이브 디바이스를 제공하는 단계로서, 상기 마스터 디바이스 SCIO 단자와 상기 적어도 하나의 슬레이브 디바이스 SCIO 단자가 함께 연결되는 단계;
    상기 마스터 디바이스 SCIO 단자로부터 스탠바이 펄스를 발생시키는 단계;
    상기 마스터 디바이스 SCIO 단자로부터 스타트 헤더를 발생시키는 단계;
    상기 마스터 디바이스 SCIO 단자로부터 마스터 에크를 발생시키는 단계;
    상기 마스터 디바이스 SCIO 단자로부터 디바이스 어드레스를 발생시키는 단계;
    상기 마스터 디바이스 SCIO 단자로부터 상기 마스터 에크를 발생시키는 단계;
    상기 슬레이브 디바이스 SCIO 단자로부터 슬레이브 에크를 발생시키는 단계;
    상기 마스터 디바이스 SCIO 단자로부터 명령을 발생시키는 단계;
    상기 마스터 디바이스 SCIO 단자로부터 상기 마스터 에크를 발생시키는 단계;
    상기 슬레이브 디바이스 SCIO 단자로부터 상기 슬레이브 에크를 발생시키는 단계;
    상기 슬레이브 디바이스 SCIO 단자로 정보를 전송할 때 상기 마스터 디바이스 SCIO 단자로부터 정보 바이트를 발생시키는 단계;
    상기 마스터 디바이스 SCIO 단자로 정보를 전송할 때 상기 슬레이브 디바이스 SCIO 단자로부터 정보 바이트를 발생시키는 단계;
    상기 마스터 디바이스 SCIO 단자로부터 종료 마스터 에크를 발생시키는 단계; 및
    상기 슬레이브 디바이스 SCIO 단자로부터 상기 슬레이브 에크를 발생시키는 단계를 포함하는 것을 특징으로 하는 단일 노드 프로토콜.
  2. 제1항에 있어서,
    상기 정보 바이트를 발생시키는 단계는 복수의 정보 바이트들을 발생시키는 단계를 더 포함하고, 상기 마스터 디바이스 SCIO 단자로부터의 상기 종료 마스터 에크와 상기 슬레이브 디바이스 SCIO 단자로부터의 상기 슬레이브 에크가 발생되기까지 상기 마스터 에크와 상기 슬레이브 에크가 상기 복수의 정보 바이트들 각각의 사이에서 발생되는 것을 특징으로 하는 단일 노드 프로토콜.
  3. 제2항에 있어서,
    상기 마스터 에크는 제1 로직을 나타내고, 상기 슬레이브 에크는 상기 제1 로직을 나타내고, 상기 종료 마스터 에크는 제2 로직을 나타내는 것을 특징으로 하는 단일 노드 프로토콜.
  4. 제3항에 있어서,
    상기 제1 로직은 로직 1이고 상기 제2 로직은 로직 0인 것을 특징으로 하는 단일 노드 프로토콜.
  5. 제3항에 있어서,
    상기 제1 로직은 로직 0이고 상기 제2 로직은 로직 1인 것을 특징으로 하는 단일 노드 프로토콜.
  6. 제1항에 있어서,
    상기 마스터 및 슬레이브 디바이스들은 직렬 전달 신호 프로토콜을 이용하는 것을 특징으로 하는 단일 노드 프로토콜.
  7. 제6항에 있어서,
    상기 직렬 전달 신호 프로토콜은 맨체스터 신호 프로토콜인 것을 특징으로 하는 단일 노드 프로토콜.
  8. 제6항에 있어서,
    상기 직렬 전달 신호 프로토콜은 NRZ(non-return to zero), PPM(pulse position modulation), FSK(frequency shift keying), PSK(phase shift keying), 및 ASK(amplitude shift keying)로 이루어진 그룹에서 선택된 것을 특징으로 하는 단일 노드 프로토콜.
  9. 제1항에 있어서,
    상기 스탠바이 펄스는 적어도 600㎲인 것을 특징으로 하는 단일 노드 프로토콜.
  10. 제1항에 있어서,
    상기 스타트 헤더는 적어도 8 비트를 포함하는 것을 특징으로 하는 단일 노드 프로토콜.
  11. 제10항에 있어서,
    상기 스타트 헤더는 01010101의 8 비트 패턴을 포함하는 것을 특징으로 하는 단일 노트 프로토콜.
  12. 제1항에 있어서,
    상기 디바이스 어드레스는 패밀리 코드 및 디바이스 코드를 포함하는 것을 특징으로 하는 단일 노드 프로토콜.
  13. 제12항에 있어서,
    상기 패밀리 코드는 4 비트이고 상기 디바이스 코드는 4 비트인 것을 특징으로 하는 단일 노드 프로토콜.
  14. 제12항에 있어서,
    상기 패밀리 코드는 4 비트이고 상기 디바이스 코드는 8 비트인 것을 특징으로 하는 단일 노드 프로토콜.
  15. 제12항에 있어서,
    상기 디바이스 어드레스는 2 바이트를 포함하며,
    상기 디바이스 어드레스의 첫번째 바이트는 1111의 비트 패턴을 갖는 4 비트의 선택 헤더와 4 비트의 패밀리 코드를 포함하고,
    상기 디바이스 어드레스의 두번째 바이트는 8 비트의 디바이스 코드를 포함하는 것을 특징으로 하는 단일 노드 프로토콜.
  16. 제1항에 있어서,
    상기 명령은 8 비트를 포함하는 것을 특징으로 하는 단일 노드 프로토콜.
  17. 제1항에 있어서,
    상기 정보 바이트는 어드레스 및 데이터로 이루어진 그룹에서 선택된 것을 특징으로 하는 단일 노드 프로토콜.
  18. 제1항에 있어서,
    상기 마스터 디바이스 SCIO 단자로부터 홀드 펄스를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 단일 노드 프로토콜.
  19. 제18항에 있어서,
    상기 홀드 펄스는 현재 어드레스되고 있는 슬레이브의 동작을 중지시키는 것을 특징으로 하는 단일 노드 프로토콜.
  20. 제18항에 있어서,
    상기 마스터 디바이스 SCIO 단자로부터의 상기 홀드 펄스가 로직 0에서 로직 1이 되고 상기 마스터 에크가 발생되고 상기 슬레이브 에크가 발생되면, 상기 현재 어드레스되고 있는 슬레이브가 홀드 상태에서 나오는 것을 특징으로 하는 단일 노드 프로토콜.
  21. 제1항에 있어서,
    상기 마스터 디바이스 SCIO 단자는 마스터 디바이스 집적회로상의 연결 패드인 것을 특징으로 하는 단일 노드 프로토콜.
  22. 제21항에 있어서,
    상기 마스터 디바이스 집적회로는 집적회로 패키지내에 패키징되는 것을 특징으로 하는 단일 노드 프로토콜.
  23. 제22항에 있어서,
    상기 마스터 디바이스 SCIO 단자는 상기 마스터 디바이스 집적회로 패키지상의 연결부인 것을 특징으로 하는 단일 노드 프로토콜.
  24. 제1항에 있어서,
    상기 슬레이브 디바이스 SCIO 단자는 슬레이브 디바이스 집적회로상의 연결 패드인 것을 특징으로 하는 단일 노드 프로토콜.
  25. 제24항에 있어서,
    상기 슬레이브 디바이스 집적회로는 집적회로 패키지내에 패키징되는 것을 특징으로 하는 단일 노드 프로토콜.
  26. 제24항에 있어서,
    상기 슬레이브 디바이스 SCIO 단자는 상기 슬레이브 디바이스 집적회로 패키지상의 연결부인 것을 특징으로 하는 단일 노드 프로토콜.
  27. 제1항에 있어서,
    상기 마스터 디바이스 SCIO 단자와 상기 적어도 하나의 슬레이브 디바이스 SCIO 단자는 SCIO 버스로 함께 연결되는 것을 특징으로 하는 단일 노드 프로토콜.
  28. 디지털 디바이스들 간의 데이터, 어드레스, 및 제어 동작들을 위한 단일 노드 프로토콜로서,
    (a)양방향 SCIO(serial clock, and data and control input-output) 단자를 갖는 마스터 디바이스를 제공하는 단계;
    (b)양방향 SCIO 단자를 갖는 적어도 하나의 슬레이브 디바이스를 제공하는 단계로서, 상기 마스터 디바이스 SCIO 단자와 상기 적어도 하나의 슬레이브 디바이스 SCIO 단자가 함께 연결되는 단계;
    (c)상기 마스터 디바이스 SCIO 단자로부터 스탠바이 펄스를 발생시키는 단계;
    (d)상기 마스터 디바이스 SCIO 단자로부터 스타트 헤더를 발생시키는 단계;
    (e)상기 마스터 디바이스 SCIO 단자로부터 마스터 에크를 발생시키는 단계;
    (f)상기 마스터 디바이스 SCIO 단자로부터 복수의 디바이스 어드레스들 중 하나를 발생시키는 단계;
    (g)상기 마스터 디바이스 SCIO 단자로부터 상기 마스터 에크를 발생시키는 단계;
    (h)상기 복수의 디바이스 어드레스들 중 상기 하나를 위한 슬레이브 에크가 발생되었는지를 판단하고, 상기 슬레이브 에크가 발생되었으면 상기 복수의 디바이스 어드레스들 중 상기 하나를 슬레이브 디바이스 테이블에 저장하는 단계; 및
    (i)상기 복수의 디바이스 어드레스들 모두가 발생될 때까지 상기 단계(c) 내지 (h)를 반복하는 단계를 포함하는 것을 특징으로 하는 단일 노드 프로토콜.
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