KR20100042926A

KR20100042926A - Semiconductor package, semiconductor module and method of fabricating the semiconductor package

Info

Publication number: KR20100042926A
Application number: KR1020080102145A
Authority: KR
Inventors: 김영룡; 안은철; 이종호
Original assignee: 삼성전자주식회사
Priority date: 2008-10-17
Filing date: 2008-10-17
Publication date: 2010-04-27

Abstract

PURPOSE: A semiconductor package, a semiconductor module, and a method for manufacturing the semiconductor package are provided to shorten a process time by omitting a formation process of the second interlayer insulation layer. CONSTITUTION: An interlayer insulation layer is formed on a semiconductor chip to expose a part of at least one bonding pad(102). At least one rewiring line(110) is extended from at least one bonding pad to the interlayer insulation layer. At least one external connection terminal(112) is connected to at least one rewiring line. The external connection terminal has at least one protrusion. A molding layer is arranged on the interlayer insulation layer and at least one rewiring line to expose a part of one external connection terminal.

Description

Semiconductor package, semiconductor module and method of fabricating the semiconductor package

본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 칩을 탑재한 반도체 패키지, 이러한 반도체 패키지를 포함하는 전자 장치와 이들의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor package on which a semiconductor chip is mounted, an electronic device including such a semiconductor package, and a manufacturing method thereof.

반도체 산업의 기술 개발의 주요 추세 중 하나는 소형화와 경량화이다. 이에 따라, 반도체 패키지의 크기를 그 반도체 칩 수준의 크기로 축소한 칩 스케일 패키지(chip scale package; CSP) 또는 칩 사이즈 패키지(chip size package)라 불리는 패키지 기술이 개발되고 있다. 아울러, 웨이퍼 레벨로 다수의 반도체 패키지들을 동시에 제조하는 웨이퍼 레벨 패키지(wafer level package) 또는 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package) 제조기술이 개발되고 있다.One of the major trends in technology development in the semiconductor industry is miniaturization and light weight. Accordingly, a package technology called a chip scale package (CSP) or chip size package has been developed in which the size of a semiconductor package is reduced to that of a semiconductor chip. In addition, a wafer level package or wafer level chip scale package manufacturing technology for simultaneously manufacturing a plurality of semiconductor packages at the wafer level has been developed.

하지만, 이러한 칩 스케일 패키지 또는 웨이퍼 레벨 패키지의 제조 단계에서 반도체 칩과 외부연결단자를 형성하는 공정이 복잡하다.However, the process of forming the semiconductor chip and the external connection terminal in the manufacturing step of the chip scale package or wafer level package is complicated.

따라서, 본 발명이 해결하고자 하는 하나의 기술적 과제는 제조 공정을 단순화하면서도 신뢰성을 갖는 반도체 패키지 및 그 제조 방법을 제공하는 것이다.Accordingly, one technical problem to be solved by the present invention is to provide a semiconductor package and a method of manufacturing the same, which simplify the manufacturing process and have reliability.

또한, 본 발명이 해결하고자 하는 다른 기술적 과제는 상기 반도체 패키지를 이용한 반도체 모듈, 메모리 카드 및 전자 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor module, a memory card, and an electronic device using the semiconductor package.

하지만, 전술한 기술적 과제는 예시적으로 제시된 것이고, 본 발명의 해결 과제가 전술한 예들에 제한되는 것은 아니다.However, the above technical problem is presented as an example, and the problem of the present invention is not limited to the above examples.

상기 기술적 과제를 달성하기 위한 본 발명의 일 견지에 따른 반도체 패키지가 제공된다. 적어도 하나의 본딩 패드를 갖는 반도체 칩이 제공된다. 층간 절연층은 상기 적어도 하나의 본딩 패드의 일부를 노출하도록 상기 반도체 칩 상에 배치된다. 적어도 하나의 재배선 라인은 상기 적어도 하나의 본딩 패드로부터 상기 층간 절연층 상으로 신장된다. 적어도 하나의 외부연결단자는 상기 적어도 하나의 재배선 라인 상에 연결되고, 적어도 하나의 돌출부를 갖는다. 몰딩층은 상기 적어도 하나의 외부연결단자의 일부를 노출하도록 상기 층간 절연층 및 상기 적어도 하나의 재배선 라인 상에 배치된다.A semiconductor package according to an aspect of the present invention for achieving the above technical problem is provided. A semiconductor chip having at least one bonding pad is provided. An interlayer insulating layer is disposed on the semiconductor chip to expose a portion of the at least one bonding pad. At least one redistribution line extends from the at least one bonding pad onto the interlayer insulating layer. At least one external connection terminal is connected on the at least one redistribution line and has at least one protrusion. A molding layer is disposed on the interlayer insulating layer and the at least one redistribution line to expose a portion of the at least one external connection terminal.

상기 반도체 패키지의 일 예에 따르면, 상기 적어도 하나의 돌출부는 상기 적어도 하나의 재배선 라인의 신장 방향을 따라서 돌출될 수 있다. 나아가, 상기 적어도 하나의 재배선 라인은 각 본딩 패드에 연결된 복수의 재배선 라인들을 포함하고, 상기 적어도 하나의 돌출부는 상기 복수의 재배선 라인들의 신장 방향을 따라서 돌출된 복수의 돌출부들을 포함할 수 있다.In example embodiments, the at least one protrusion may protrude along a direction in which the at least one redistribution line extends. Further, the at least one redistribution line may include a plurality of redistribution lines connected to each bonding pad, and the at least one protrusion may include a plurality of protrusions protruding along an extension direction of the plurality of redistribution lines. have.

상기 반도체 패키지의 다른 예에 따르면, 상기 적어도 하나의 외부연결단자는 복수의 외부연결단자들을 포함하고, 상기 몰딩층은 상기 복수의 외부연결단자들 중 인접한 각 두 외부연결단자들 사이에서 상기 반도체 기판을 향해 오목한 구조일 수 있다.According to another example of the semiconductor package, the at least one external connection terminal includes a plurality of external connection terminals, the molding layer is the semiconductor substrate between each two adjacent external connection terminals of the plurality of external connection terminals It may be a concave structure toward.

상기 기술적 과제를 달성하기 위한 본 발명의 일 견지에 따른 반도체 패키지의 제조 방법이 제공된다. 적어도 하나의 본딩 패드를 갖는 적어도 하나의 반도체 칩을 제공한다. 상기 적어도 하나의 본딩 패드의 일부를 노출하도록 상기 적어도 하나의 반도체 칩 상에 층간 절연층을 형성한다. 상기 적어도 하나의 본딩 패드로부터 상기 층간 절연층 상으로 신장된 적어도 하나의 재배선 라인을 형성한다. 상기 적어도 하나의 재배선 라인 상에 연결되고, 적어도 하나의 돌출부를 갖는 적어도 하나의 외부연결단자를 형성한다. 상기 적어도 하나의 외부연결단자의 일부를 노출하도록 상기 층간 절연층 및 상기 적어도 하나의 재배선 라인 상에 몰딩층을 형성한다.Provided are a method of manufacturing a semiconductor package according to an aspect of the present invention for achieving the above technical problem. At least one semiconductor chip having at least one bonding pad is provided. An interlayer insulating layer is formed on the at least one semiconductor chip to expose a portion of the at least one bonding pad. Forming at least one redistribution line extending from the at least one bonding pad onto the interlayer insulating layer. Is connected on the at least one redistribution line, and forms at least one external connection terminal having at least one protrusion. A molding layer is formed on the interlayer insulating layer and the at least one redistribution line to expose a portion of the at least one external connection terminal.

상기 제조 방법의 일 예에 따르면, 상기 적어도 하나의 외부연결단자는 상기 적어도 하나의 재배선 라인의 일부분을 노출하기 위한 패터닝 공정 없이 상기 재배선 라인 상에 표면 장력을 이용하여 직접 형성할 수 있다.According to one example of the manufacturing method, the at least one external connection terminal may be directly formed using the surface tension on the redistribution line without a patterning process for exposing a portion of the at least one redistribution line.

상기 제조 방법의 다른 예에 따르면, 상기 몰딩층을 형성하는 단계는, 희생층 상에 몰딩 수지를 준비하는 단계; 상기 몰딩 수지와 상기 적어도 하나의 외부연결단자가 대면되도록 상기 적어도 하나의 반도체 칩 및 상기 희생층을 압착시키는 단계; 및 상기 몰딩 수지를 경화하는 단계를 포함할 수 있다.According to another example of the manufacturing method, the forming of the molding layer may include preparing a molding resin on a sacrificial layer; Compressing the at least one semiconductor chip and the sacrificial layer such that the molding resin and the at least one external connection terminal face each other; And curing the molding resin.

상기 제조 방법의 다른 예에 따르면, 상기 적어도 하나의 반도체 칩은 반도체 웨이퍼 상의 복수의 반도체 칩들을 포함하고, 상기 몰딩층 형성 전 또는 상기 몰딩층 형성 후, 상기 반도체 웨이퍼를 절단하여 상기 복수의 반도체 칩들을 분리하는 단계가 더 제공될 수 있다.According to another example of the manufacturing method, the at least one semiconductor chip includes a plurality of semiconductor chips on a semiconductor wafer, and before the molding layer is formed or after the molding layer is formed, the semiconductor wafer is cut to form the plurality of semiconductor chips. Separating these may be further provided.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 견지에 따른 반도체 모듈이 제공된다. 모듈 기판이 제공된다. 적어도 하나의 반도체 패키지는 상기 모듈 기판 상에 탑재될 수 있다. 각 반도체 패키지는 상기 적어도 하나의 외부연결단자를 통해서 상기 모듈 기판과 전기적으로 연결된다.In accordance with an aspect of the present invention, there is provided a semiconductor module. The module substrate is provided. At least one semiconductor package may be mounted on the module substrate. Each semiconductor package is electrically connected to the module substrate through the at least one external connection terminal.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 견지에 따른 메모리 카드가 제공된다. 반도체 패키지 또는 반도체 모듈을 포함하는 메모리가 제공된다. 제어기는 상기 메모리와 데이터를 주고받도록 제공된다.A memory card according to another aspect of the present invention for achieving the above another technical problem is provided. A memory including a semiconductor package or a semiconductor module is provided. The controller is provided to exchange data with the memory.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 견지에 따른 전자 장치가 제공된다. 반도체 패키지 또는 반도체 모듈을 포함하는 메모리가 제공된다. 프로세서는 프로그램을 실행하고 상기 시스템을 제어한다. 입/출력 장치는 상기 시스템의 데이터를 입력 또는 출력한다. 상기 프로세서, 메모리 및 상기 입/출력 장치는 버스를 이용하여 데이터 통신할 수 있다.An electronic device according to another aspect of the present invention for achieving the above technical problem is provided. A memory including a semiconductor package or a semiconductor module is provided. The processor executes a program and controls the system. An input / output device inputs or outputs data of the system. The processor, the memory, and the input / output device may communicate data using a bus.

이와 같이 구성된 본 발명의 실시예들에 따르면, 재배선 라인 상에 외부연결단자들의 모양을 형성하기 위한 제 2 층간 절연층의 형성 공정을 생략하면서도 반도체 패키지의 신뢰성을 확보할 수 있다. 이에 따라, 층간 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있다. 또한, 제 2 층간 절연층의 패터닝 단계가 생략될 수 있어서, 포토리소그래피 단계가 감소될 수 있다. 따라서, 반도체 패키지 형성 단계가 간략화 되어 제조 비용이 감소될 수 있다.According to the embodiments of the present invention configured as described above, it is possible to secure the reliability of the semiconductor package while omitting the process of forming the second interlayer insulating layer for forming the shape of the external connection terminals on the redistribution line. Accordingly, it is possible to reduce the consumption of the interlayer insulating layer and to shorten the process time. Also, the patterning step of the second interlayer insulating layer can be omitted, so that the photolithography step can be reduced. Therefore, the semiconductor package forming step can be simplified and the manufacturing cost can be reduced.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. In the drawings, the components may be exaggerated in size for convenience of description.

본 발명의 실시예들에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 이러한 용어들에 의해 한정되어서는 안 된다. 이러한 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.In embodiments of the present invention, terms such as first and second may be used to describe various components, but the components should not be limited by these terms. These terms are only used to distinguish one component from another.

본 발명의 실시예들에서 사용한 용어는 단지 해당 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본 발명의 실시예들에서, " 포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the embodiments of the present invention are merely used to describe the embodiments, and are not intended to limit the present invention. In embodiments of the invention, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, one or It is to be understood that no other features or numbers, steps, actions, components, parts, or combinations thereof are excluded in advance.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 발명의 실시예들에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and are ideally or excessively formal, unless explicitly defined in the embodiments of the present invention. It is not interpreted in the sense.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지(50)를 보여주는 평면도이고, 도 2는 도 1의 반도체 패키지(50)의 일부를 보여주는 단면도이다. 도 3 및 도 4는 도 1의 반도체 패키지의 일부에 대한 확대된 평면도들이다. 1 is a plan view illustrating a semiconductor package 50 according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view illustrating a portion of the semiconductor package 50 of FIG. 1. 3 and 4 are enlarged plan views of a portion of the semiconductor package of FIG. 1.

도 1 및 도 2를 참조하면, 적어도 하나의 본딩 패드, 예컨대 복수의 본딩 패드들(102)를 포함하는 반도체 칩(100)이 제공될 수 있다. 예를 들어, 반도체 칩(100)은 반도체 기판(미도시) 상의 집적회로(미도시)를 포함할 수 있다. 예를 들어, 집적회로는 메모리 회로, 로직 회로, 또는 이들의 결합 회로를 포함할 수 있다. 반도체 기판은 Si, Ge 또는 SiGe을 포함하는 반도체 웨이퍼 또는 내부에 절연체(미도시)를 포함하는 실리콘-온-절연체(silicon on insulator; SOI) 웨이퍼일 수 있다.1 and 2, a semiconductor chip 100 including at least one bonding pad, for example, a plurality of bonding pads 102, may be provided. For example, the semiconductor chip 100 may include an integrated circuit (not shown) on a semiconductor substrate (not shown). For example, integrated circuits may include memory circuits, logic circuits, or combinations thereof. The semiconductor substrate may be a semiconductor wafer comprising Si, Ge or SiGe or a silicon on insulator (SOI) wafer including an insulator (not shown) therein.

본딩 패드들(102)은 반도체 칩(100) 내의 집적회로에 전기적으로 연결될 수 있다. 본딩 패드들(102)의 수는 그 집적회로의 종류 및 용량에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다. 예를 들어, 본딩 패드들(102)은 반도체 칩(100)의 표면에 배치되어 적어도 그 상부면이 반도체 칩(100)으로부터 노출될 수 있다. 다른 예로, 본딩 패드들(102)은 반도체 칩(100)의 표면으로부터 돌출되거나 또는 내부로 리세스 될 수도 있다. The bonding pads 102 may be electrically connected to an integrated circuit in the semiconductor chip 100. The number of bonding pads 102 may be appropriately selected depending on the type and capacity of the integrated circuit and do not limit the scope of this embodiment. For example, the bonding pads 102 may be disposed on the surface of the semiconductor chip 100 such that at least an upper surface thereof is exposed from the semiconductor chip 100. As another example, the bonding pads 102 may protrude from the surface of the semiconductor chip 100 or may be recessed therein.

이 실시예에서, 본딩 패드들(102)은 반도체 칩(100)의 표면 가운데 부근에 배치된 센터 패드 구조를 가질 수 있다. 하지만, 이 실시예의 범위가 이러한 배치에 제한되는 것은 아니다. 본딩 패드들(102)은 도전체, 예컨대 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다.In this embodiment, the bonding pads 102 may have a center pad structure disposed near the center of the surface of the semiconductor chip 100. However, the scope of this embodiment is not limited to this arrangement. The bonding pads 102 may include a conductor, such as aluminum (Al) or copper (Cu).

패시베이션층(104)은 본딩 패드들(102)의 적어도 일부를 노출하도록 반도체 칩(100) 상에 배치될 수 있다. 패시베이션층(104)은 절연 물질을 포함할 수 있다. 층간 절연층(106)은 본딩 패드들(102)의 적어도 일부를 노출하도록 패시베이션층(104) 상에 배치될 수 있다. 예를 들어, 층간 절연층(106)은 고분자 물질, 예컨대 감광성 물질을 포함할 수 있다. 이 실시예에서, 패시베이션층(104) 및 층간 절연층(106)은 서로 구분되었으나, 서로 구분되지 않고 하나의 명칭으로 불리거나, 또는 어느 하나가 생략되고 임의의 명칭으로 불릴 수도 있다.The passivation layer 104 may be disposed on the semiconductor chip 100 to expose at least a portion of the bonding pads 102. The passivation layer 104 may include an insulating material. Interlayer insulating layer 106 may be disposed on passivation layer 104 to expose at least a portion of bonding pads 102. For example, the interlayer insulating layer 106 may comprise a polymeric material, such as a photosensitive material. In this embodiment, the passivation layer 104 and the interlayer insulating layer 106 are distinguished from each other, but are not distinguished from each other and may be called one name or one may be omitted and may be called any name.

적어도 하나의 재배선 라인, 예컨대 복수의 재배선 라인들(110)은 본딩 패드들(102)로부터 층간 절연층(106) 상으로 신장될 수 있다. 예를 들어, 재배선 라인 들(110)의 일단은 본딩 패드들(120)에 직접 접촉될 수 있다. 재배선 라인들(110)은 본딩 패드들(102)을 재배치시키는 기능을 할 수 있다. 이 실시예에서, 재배선 라인들(110)은 센터 패드 구조의 본딩 패드들(102)을 반도체 칩(100)의 가장자리 부근으로 재배치시키는 역할을 할 수 있다. 하지만, 이 실시예의 범위가 이러한 배치에 제한되는 것은 아니다. 예를 들어, 재배선 라인들(110)은 본딩 패드들(102)의 간격을 조절하거나 또는 간격과 위치를 조절하기 위해서 이용될 수도 있다.At least one redistribution line, such as a plurality of redistribution lines 110, may extend from the bonding pads 102 onto the interlayer insulating layer 106. For example, one end of the redistribution lines 110 may directly contact the bonding pads 120. Redistribution lines 110 may function to reposition bonding pads 102. In this embodiment, the redistribution lines 110 may serve to relocate the bonding pads 102 having the center pad structure near the edge of the semiconductor chip 100. However, the scope of this embodiment is not limited to this arrangement. For example, the redistribution lines 110 may be used to adjust the spacing of the bonding pads 102 or to adjust the spacing and position.

적어도 하나, 예컨대 복수의 외부연결단자들(112)은 재배선 라인들(110) 상에 연결될 수 있다. 이에 따라, 외부연결단자들(112)은 재배선 라인들(110)을 통해서 본딩 패드들(102)에 연결 될 수 있다. 외부연결단자들(112)은 재배선 라인들(110) 상에 직접 접착될 수 있다. At least one, for example, the plurality of external connection terminals 112 may be connected on the redistribution lines 110. Accordingly, the external connection terminals 112 may be connected to the bonding pads 102 through the redistribution lines 110. The external connection terminals 112 may be directly bonded on the redistribution lines 110.

도 3 및 도 4에 도시된 바와 같이, 외부연결단자들(112)은 적어도 하나의 돌출부(1121)를 포함할 수 있다. 이러한 돌출부들(1121)은 외부연결단자들(112)과 재배선 라인들(110)의 결합력을 높일 수 있다. 예를 들어, 하나의 외부연결단자(112)에 복수의 재배선 라인들(110)이 연결되고, 복수의 돌출부들(1121)이 재배선 라인들(110)을 따라서 돌출되도록 배치될 수 있다. 재배선 라인들(110)은 굴곡 형태를 갖고, 돌출부들(1121)은 외부연결단자들(1120에 가까운 재배선 라인들(110)의 굴곡 라인 내에 한정될 수 있다. 이에 따라, 돌출부들(1121)이 너무 커지는 것이 방지될 수 있다. As illustrated in FIGS. 3 and 4, the external connection terminals 112 may include at least one protrusion 1121. The protrusions 1121 may increase the coupling force between the external connection terminals 112 and the redistribution lines 110. For example, a plurality of redistribution lines 110 may be connected to one external connection terminal 112, and a plurality of protrusions 1121 may be disposed to protrude along the redistribution lines 110. The redistribution lines 110 may have a curved shape, and the protrusions 1121 may be defined in the bent lines of the redistribution lines 110 close to the external connection terminals 1120. Accordingly, the protrusions 1121 may be defined. ) Can be prevented from becoming too large.

도 5는 본 발명의 다른 실시예에 따른 반도체 패키지(50a)를 보여주는 사시도이다. 이 실시예에 따른 반도체 패키지(50a)는 도 1 내지 도 4의 반도체 패키 지(50)를 참조할 수 있고, 따라서 중복된 설명은 생략된다.5 is a perspective view illustrating a semiconductor package 50a according to another embodiment of the present invention. The semiconductor package 50a according to this embodiment may refer to the semiconductor package 50 of FIGS. 1 to 4, and thus, redundant descriptions thereof are omitted.

도 5를 참조하면, 본딩 패드들(102)은 반도체 칩(100)의 표면 가장자리에 에지 패드 구조로 배치될 수 있다. 외부연결단자들(112)은 재배선 라인들(110)을 통해서 본딩 패드들(102)에 연결될 수 있고, 반도체 칩(100)의 가운데 부근에 배치될 수 있다. 다만, 이 실시예가 이러한 배치에 제한되는 것은 아니고, 본딩 패드들(102), 재배선 라인들(110) 및 외부연결단자들(112)의 배치는 적절하게 변형될 수 있다.Referring to FIG. 5, the bonding pads 102 may be disposed in an edge pad structure on the surface edge of the semiconductor chip 100. The external connection terminals 112 may be connected to the bonding pads 102 through the redistribution lines 110, and may be disposed near the center of the semiconductor chip 100. However, this embodiment is not limited to this arrangement, and the arrangement of the bonding pads 102, the redistribution lines 110, and the external connection terminals 112 may be appropriately modified.

도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지(50b)를 보여주는 사시도이다. 도 7은 도 6의 반도체 패키지(50b)의 VII-VII'선에서 절취한 단면도이다. 반도체 패키지(50b)는 도 1 내지 도 4의 반도체 패키지(50)를 참조할 수 있고, 따라서 중복된 설명은 생략된다. 다만, 도 6 및 도 7은 도시의 간략화를 위해서 도 1 내지 도 4의 본딩 패드들(102) 및 재배선 라인들(110)을 생략하고 도시하였다.6 is a perspective view showing a semiconductor package 50b according to another embodiment of the present invention. FIG. 7 is a cross-sectional view taken along line VII-VII ′ of the semiconductor package 50b of FIG. 6. The semiconductor package 50b may refer to the semiconductor package 50 of FIGS. 1 to 4, and thus redundant descriptions thereof are omitted. 6 and 7 omit the bonding pads 102 and the redistribution lines 110 of FIGS. 1 to 4 to simplify the illustration.

도 6 및 도 7을 참조하면, 외부연결단자들(112)은 매트릭스 배열을 가질 수 있다. 하지만, 이러한 배열은 예시적으로 도시되었고, 이 실시예의 범위가 이에 제한되지는 않는다. 예를 들어, 외부연결단자들(112)은 도 1 또는 도 5와 같은 배열을 가질 수도 있다.6 and 7, the external connection terminals 112 may have a matrix arrangement. However, this arrangement is shown by way of example and the scope of this embodiment is not limited thereto. For example, the external connection terminals 112 may have an arrangement as shown in FIG. 1 or 5.

몰딩층(114)은 외부연결단자들(112)의 사이에 외부연결단자들(112)의 일부를 노출하도록 배치될 수 있다. 예를 들어, 몰딩층(114)은 외부연결단자들(112)의 인접한 둘 사이에서 반도체 칩(100) 방향으로 오목하도록 배치될 수 있다. 몰딩층(114)은 절연 수지 물질, 예컨대 에폭시 몰딩 컴파운드 (Epoxy molding compound; EMC)를 포함할 수 있다.The molding layer 114 may be disposed to expose a portion of the external connection terminals 112 between the external connection terminals 112. For example, the molding layer 114 may be disposed to concave in the direction of the semiconductor chip 100 between two adjacent terminals of the external connection terminals 112. The molding layer 114 may include an insulating resin material, such as an epoxy molding compound (EMC).

도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지(50c)를 보여주는 사시도이고, 도 9는 도 8의 반도체 패키지(50c)의 IX-IX'선에서 절취한 단면도이다. 반도체 패키지(50c)는 도 6 및 도 7의 반도체 패키지(50b)를 참조할 수 있고, 따라서 중복된 설명은 생략된다.8 is a perspective view illustrating a semiconductor package 50c according to another embodiment of the present invention, and FIG. 9 is a cross-sectional view taken along line IX-IX 'of the semiconductor package 50c of FIG. 8. The semiconductor package 50c may refer to the semiconductor package 50b of FIGS. 6 and 7, and thus redundant descriptions thereof are omitted.

도 8 및 도 9를 참조하면, 몰딩층(114)은 본딩 패드(102)가 있는 반도체 칩(100)의 앞면뿐만 아니라 그 반대쪽 뒷면, 나아가 측면들을 더 덮도록 제공될 수 있다. 예를 들어, 몰딩층(114)은 반도체 칩(100)의 전체 면들을 대체로 덮고, 외부연결단자들(112)의 일부분 및/또는 반도체 칩(100)의 적어도 하나의 가장자리 또는 모서리의 일부분을 노출할 수 있다. 이러한 구조는 몰딩층(114)을 금형을 이용하여 형성하는 경우 형성될 수 있고, 반도체 칩(100) 외에 복수의 반도체 칩들(미도시) 상에 몰딩층(114)을 한번에 형성할 경우 유용할 수 있다.8 and 9, the molding layer 114 may be provided to further cover not only the front side of the semiconductor chip 100 having the bonding pad 102 but also the reverse side thereof and further side surfaces thereof. For example, the molding layer 114 generally covers the entire surfaces of the semiconductor chip 100 and exposes a portion of the external connection terminals 112 and / or a portion of at least one edge or corner of the semiconductor chip 100. can do. Such a structure may be formed when the molding layer 114 is formed using a mold, and may be useful when the molding layer 114 is formed on a plurality of semiconductor chips (not shown) at the same time in addition to the semiconductor chip 100. have.

도 10은 본 발명의 또 다른 실시예에 따른 반도체 패키지(50d)를 보여주는 단면도이다. 반도체 패키지(50d)는 도 9의 반도체 패키지(50c)를 참조할 수 있고, 따라서 중복된 설명은 생략된다.10 is a cross-sectional view illustrating a semiconductor package 50d according to another embodiment of the present invention. The semiconductor package 50d may refer to the semiconductor package 50c of FIG. 9, and thus redundant descriptions thereof are omitted.

도 10을 참조하면, 몰딩층(114)은 반도체 칩(100)의 전체 면들을 둘러싸면서 외부연결단자들(112)의 일부분을 노출할 수 있다.Referring to FIG. 10, the molding layer 114 may expose a portion of the external connection terminals 112 while surrounding the entire surfaces of the semiconductor chip 100.

도 11은 본 발명의 일 실시예에 따른 반도체 모듈(60)을 나타내는 개략도이다.11 is a schematic diagram illustrating a semiconductor module 60 according to an embodiment of the present invention.

도 11를 참조하면, 복수의 반도체 패키지들(66)이 모듈 기판(62) 상에 실장될 수 있다. 모듈 기판(62)은 전자 장치와 연결을 위한 외부 단자들(64)을 포함할 수 있다. 예를 들어, 모듈 기판(62)은 인쇄회로기판을 포함하고, 외부 단자들(64)은 연결핀들(connecting pins)을 포함할 수 있다.Referring to FIG. 11, a plurality of semiconductor packages 66 may be mounted on the module substrate 62. The module substrate 62 may include external terminals 64 for connection with an electronic device. For example, the module substrate 62 may include a printed circuit board, and the external terminals 64 may include connecting pins.

반도체 패키지들(65)은 도 1 내지 도 10의 반도체 패키지들(50, 50a, 50b, 50c, 50d)에 대응될 수 있다. 반도체 패키지들(65)은 외부연결단자들(도 1 내지 도 10의 112)을 통해서 모듈 기판(62)과 전기적으로 연결될 수 있다. 예를 들어, 반도체 패키지들(65)이 메모리 칩들을 탑재한 경우, 반도체 모듈(60)은 메모리 모듈로 이용될 수 있다. 메모리 칩들은 다양한 메모리 소자, 예컨대 디램(DRAM) 소자, 에스램(SRAM) 소자, 플래시 소자, 피램(PRAM) 소자, 알램(RRAM) 소자, 엠램(MRAM) 소자, 또는 에프램(FRAM) 소자를 포함할 수 있다.The semiconductor packages 65 may correspond to the semiconductor packages 50, 50a, 50b, 50c, and 50d of FIGS. 1 to 10. The semiconductor packages 65 may be electrically connected to the module substrate 62 through external connection terminals 112 of FIGS. 1 to 10. For example, when the semiconductor packages 65 are mounted with memory chips, the semiconductor module 60 may be used as a memory module. Memory chips may include a variety of memory devices, such as DRAM, SRAM, flash, PRAM, RRAM, MRAM, or FRAM devices. It may include.

도 12는 본 발명의 일 실시예에 따른 메모리 카드(400)를 나타내는 개략도이다.12 is a schematic diagram illustrating a memory card 400 according to an embodiment of the present invention.

도 12를 참조하면, 메모리 카드(400)는 하우징(430) 내에 제어기(410)와 메모리(420)를 포함할 수 있다. 제어기(410)와 메모리(420)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리(420)와 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다.Referring to FIG. 12, the memory card 400 may include a controller 410 and a memory 420 in the housing 430. The controller 410 and the memory 420 may exchange electrical signals. For example, according to a command of the controller 410, the memory 420 and the controller 410 may exchange data. Accordingly, the memory card 400 may store data in the memory 420 or output data from the memory 420 to the outside.

예를 들어, 메모리(420)는 도 1 내지 도 10의 반도체 패키지의 적어도 하나 또는 도 11의 반도체 모듈로 구성될 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(400)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.For example, the memory 420 may be configured of at least one of the semiconductor packages of FIGS. 1 to 10 or the semiconductor module of FIG. 11. The memory card 400 may be used as a data storage medium of various portable devices. For example, the memory card 400 may include a multi media card (MMC) or a secure digital card (SD) card.

도 13은 본 발명의 일 실시예에 따른 전자 시스템(500)을 나타내는 블록도이다.13 is a block diagram illustrating an electronic system 500 according to an embodiment of the present invention.

도 13을 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리(520)를 포함할 수 있고, 이들은 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.Referring to FIG. 13, the electronic system 500 may include a processor 510, an input / output device 530, and a memory 520, which may communicate with each other using a bus 540. Can be. The processor 510 may execute a program and control the system 500. The input / output device 530 may be used to input or output data of the system 500. The system 500 may be connected to an external device, such as a personal computer or a network, using the input / output device 530 to exchange data with the external device.

메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(420)는 도 1 내지 도 10의 반도체 패키지의 적어도 하나 또는 도 11의 반도체 모듈로 구성될 수 있다.The memory 520 may store code and data for operating the processor 510. For example, the memory 420 may be configured of at least one of the semiconductor packages of FIGS. 1 to 10 or the semiconductor module of FIG. 11.

예를 들어, 이러한 시스템(500)은 메모리 칩(520)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제 품(household appliances)에 이용될 수 있다.For example, such a system 500 may constitute various electronic control devices that require a memory chip 520, such as a mobile phone, an MP3 player, navigation, a solid state disk. disk (SSD) or household appliances.

도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 순서도이다. 도 15 내지 도 21은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이다.14 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention. 15 to 21 are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.

도 14 및 도 15를 참조하면, 적어도 하나의 본딩 패드(102)를 갖는 적어도 하나의 반도체 칩(100)을 제공할 수 있다(S210). 예를 들어, 도 21에 도시된 바와 같이, 반도체 칩(100)은 반도체 웨이퍼(90) 상에 하나의 다이로 제공될 수 있다. 반도체 칩(100)의 수는 반도체 웨이퍼(90)의 크기에 따라서 적절하게 조절될 수 있고, 이 실시예의 범위를 제한하지 않는다. 본딩 패드(102)는 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 14 and 15, at least one semiconductor chip 100 having at least one bonding pad 102 may be provided (S210). For example, as shown in FIG. 21, the semiconductor chip 100 may be provided as a die on the semiconductor wafer 90. The number of semiconductor chips 100 can be appropriately adjusted according to the size of the semiconductor wafer 90 and does not limit the scope of this embodiment. The bonding pads 102 may include aluminum (Al) or copper (Cu).

이어서, 반도체 칩(100) 상에 본딩 패드(102)의 일부분을 노출하는 패시베이션층(104)을 형성할 수 있다(S220). 예를 들어, 패시베이션층(104)은 절연층(미도시)을 형성한 후 이를 패터닝하여 형성할 수 있다. 일 실시예에서, 패시베인션층(104)이 형성된 상태에서 반도체 칩(100)은 어셈블리 공정을 위해서 이송될 수 있다.Subsequently, a passivation layer 104 may be formed on the semiconductor chip 100 to expose a portion of the bonding pad 102 (S220). For example, the passivation layer 104 may be formed by forming an insulating layer (not shown) and then patterning it. In one embodiment, with the passivation layer 104 formed, the semiconductor chip 100 may be transferred for an assembly process.

이어서, 어셈블리 단계가 이어질 수 있다. 예를 들어, 패시베이션층(104) 상에 본딩 패드(102)의 일부분을 노출하는 층간 절연층(106)을 형성할 수 있다(S240). 예를 들어, 층간 절연층(106)은 감광성 고분자 물질, 예컨대 폴리이미드층(미도시)을 패시베이션층(104) 상에 형성한 후 이를 패터닝하여 형성할 수 있다. 감광성 고분자 물질은 스핀 코팅 또는 증착 등의 방법에 의해서 형성될 수 있다.The assembly step can then be followed. For example, an interlayer insulating layer 106 exposing a portion of the bonding pad 102 may be formed on the passivation layer 104 (S240). For example, the interlayer insulating layer 106 may be formed by forming a photosensitive polymer material such as a polyimide layer (not shown) on the passivation layer 104 and then patterning it. The photosensitive polymer material may be formed by a method such as spin coating or vapor deposition.

도 14 및 도 16을 참조하면, 본딩 패드(102)로부터 층간 절연층(106) 상으로 신장하는 적어도 하나의 재배선 라인(110)을 형성할 수 있다(S250). 예를 들어, 본딩 패드(102) 및 층간 절연층(106) 상에 도전층(미도시)을 형성하고 이를 패터닝하여 재배선 라인(110)을 형성할 수 있다. 예를 들어, 도전층은 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다. 14 and 16, at least one redistribution line 110 extending from the bonding pad 102 onto the interlayer insulating layer 106 may be formed (S250). For example, the redistribution line 110 may be formed by forming and patterning a conductive layer on the bonding pad 102 and the interlayer insulating layer 106. For example, the conductive layer may include aluminum (Al) or tungsten (W).

다른 예로, 본딩 패드(102) 및 층간 절연층(106) 상에 씨드층(미도시)을 형성하고, 이를 패터닝한다. 이어서, 이 씨드층 상에 도금층을 형성하여 재배선 라인(110)을 형성할 수 있다. 예를 들어, 씨드층 및 도금층은 구리(Cu)를 포함할 수 있다.As another example, a seed layer (not shown) is formed on the bonding pad 102 and the interlayer insulating layer 106, and patterned. Subsequently, a plating layer may be formed on the seed layer to form the redistribution line 110. For example, the seed layer and the plating layer may include copper (Cu).

도 14 및 도 17를 참조하면, 재배선 라인(110) 상에 적어도 하나의 외부연결단자(112)를 형성할 수 있다(S260). 예를 들어, 외부연결단자(112)는 솔더 볼로 형성할 수 있다. 예를 들어, 스크린 프린팅 방법 등에 의해서 재배선 라인(110) 상에 솔더(미도시)를 형성하고, 이를 리플로우 공정에 의해서 용융시켜 솔더 볼을 형성할 수 있다. 리플로우 공정은 약 공정은 200 ~ 250 ℃ 에서 이루어 질 수 있다.14 and 17, at least one external connection terminal 112 may be formed on the redistribution line 110 (S260). For example, the external connection terminal 112 may be formed of solder balls. For example, solder (not shown) may be formed on the redistribution line 110 by a screen printing method, and the solder balls may be formed by melting them by a reflow process. The reflow process can be performed at about 200-250 ° C.

용융된 솔더는 액상 성질에 의해서 퍼지게 되는데 재배선 라인(110)과 표면장력에 의해 퍼짐이 중단되어 물방울 형태를 유지할 수 있고, 이어서 냉각되어 솔더 볼을 형성할 수 있다. 솔더 볼은 타원형 단면을 가질 수 있다. 이에 따라, 외부연결단자(112)는 재배선 라인(110)을 따라서 돌출된 구조를 가질 수 있고, 예컨대 도 3 및 도 4에 도시된 바와 같이 돌출부들(1121)을 포함할 수 있다.The molten solder is spread by the liquid properties, the spreading is stopped by the redistribution line 110 and the surface tension to maintain the droplet form, and then cooled to form a solder ball. The solder ball may have an elliptical cross section. Accordingly, the external connection terminal 112 may have a structure protruding along the redistribution line 110, and may include protrusions 1121 as shown in FIGS. 3 and 4, for example.

이러한 외부연결단자(112)의 형성 방법을 이용하면, 재배선 라인(110) 상에 외부연결단자(112) 형성을 위한 제 2 층간 절연층(미도시)을 형성할 필요가 없다. 통상적으로는 외부연결단자(112)의 모양을 유지하기 위해서 외부연결단자(112)가 형성될 모양의 패턴을 갖는 제 2 층간 절연층이 재배선 라인(110) 상에 필요하다. 하지만, 이 실시예에서 이러한 제 2 층간 절연층의 형성 및 패터닝 단계가 생략될 수 있다.By using the method of forming the external connection terminal 112, it is not necessary to form a second interlayer insulating layer (not shown) for forming the external connection terminal 112 on the redistribution line 110. Typically, in order to maintain the shape of the external connection terminal 112, a second interlayer insulating layer having a pattern in which the external connection terminal 112 is to be formed is required on the redistribution line 110. However, in this embodiment, the formation and patterning step of this second interlayer insulating layer can be omitted.

도 14, 도 18 내지 도 20을 포함하면, 외부연결단자(112)의 일부분을 노출하도록 반도체 칩(100) 상에 몰딩층(114)을 형성할 수 있다(S270). 예를 들어, 도 18에 도시된 바와 같이, 금형들(120) 내에 희생층(130)을 배치하고, 희생층(130) 상에 몰딩 부재들(113)을 배치할 수 있다. 반도체 칩(100)은 외부연결단자들(112)이 몰딩 부재들(113)을 향하도록 금형들(12) 내에 배치될 수 있다. 예를 들어, 희생층(130)은 유연성이 있는 필름을 사용할 수 있다.14 and 18 to 20, the molding layer 114 may be formed on the semiconductor chip 100 to expose a portion of the external connection terminal 112 (S270). For example, as shown in FIG. 18, the sacrificial layer 130 may be disposed in the molds 120, and the molding members 113 may be disposed on the sacrificial layer 130. The semiconductor chip 100 may be disposed in the molds 12 so that the external connection terminals 112 face the molding members 113. For example, the sacrificial layer 130 may use a flexible film.

이어서, 도 19 및 도 20에 도시된 바와 같이, 금형들(120)을 압착하여 외부연결단자들(112) 사이에 몰딩층(114)을 형성할 수 있다. 도 18의 몰딩 부재들(113)이 희생층(130)에 의해서 압착되어 외부연결부재들(112) 사이로 침투되어 몰딩층(114)이 형성될 수 있다. 이 경우, 희생층(130)의 유연성 때문에, 몰딩층(114)은 외부연결단자들(112) 사이에서 반도체 칩(100) 방향으로 오목한 형상으로 형성될 수 있다. 또한, 희생층(130)과 외부연결단자들(112)의 접촉 부분에는 몰딩층(114)이 침투되지 않고, 따라서 외부연결단자들(112)의 상부가 몰딩층(114)으로부터 노출될 수 있다.Subsequently, as illustrated in FIGS. 19 and 20, the molds 120 may be compressed to form a molding layer 114 between the external connection terminals 112. The molding members 113 of FIG. 18 may be compressed by the sacrificial layer 130 to penetrate between the external connection members 112 to form the molding layer 114. In this case, due to the flexibility of the sacrificial layer 130, the molding layer 114 may be formed in a concave shape between the external connection terminals 112 in the direction of the semiconductor chip 100. In addition, the molding layer 114 does not penetrate into the contact portion between the sacrificial layer 130 and the external connection terminals 112, and thus an upper portion of the external connection terminals 112 may be exposed from the molding layer 114. .

이어서, 몰딩층(114)은 열처리에 의해서 경화될 수 있다.Subsequently, the molding layer 114 may be cured by heat treatment.

도 14 및 도 21을 참조하면, 반도체 웨이퍼(90)를 절단하여, 반도체 웨이퍼(90)로부터 반도체 패키지(50)를 분리할 수 있다(S280). 예를 들어, 복수의 반도체 패키지들(50)이 반도체 웨이퍼(90) 상에 동시에 형성될 수 있고, 반도체 패키지들(50)은 쏘잉(sawing)에 의해서 서로 분리될 수 있다.14 and 21, the semiconductor wafer 90 may be cut to separate the semiconductor package 50 from the semiconductor wafer 90 (S280). For example, a plurality of semiconductor packages 50 may be formed on the semiconductor wafer 90 at the same time, and the semiconductor packages 50 may be separated from each other by sawing.

도 22는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 순서도이다. 도 23은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 평면도이다. 이 실시예에 따른 제조 방법은 도 14 내지 도 21의 제조 방법을 참조할 수 있고, 중복된 설명은 생략된다.22 is a flowchart illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention. 23 is a plan view illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention. The manufacturing method according to this embodiment may refer to the manufacturing method of FIGS. 14 to 21, and redundant description is omitted.

도 22 및 도 23을 참조하면, 반도체 칩(100)의 제공 단계(S210)에서 외부연결단자(112)의 형성 단계(S260)는 도 14 내지 도 17을 참조할 수 있다. 이어서, 쏘잉 단계(S280) 단계가 이어지고, 몰딩층(114)의 형성 단계(S270)가 이어질 수 있다. 따라서, 이 실시예에서, 쏘잉 단계(S280) 및 몰딩층(114)의 형성 단계(S270)는 도 14와 반대이다. 쏘잉 단계는(280)에서 반도체 칩(100)은 반도체 웨이퍼(도 21의 90)로부터 분리될 수 있다.22 and 23, the forming step S260 of the external connection terminal 112 in the providing step S210 of the semiconductor chip 100 may refer to FIGS. 14 to 17. Subsequently, the sawing step S280 may be followed by the forming step S270 of the molding layer 114. Thus, in this embodiment, the sawing step S280 and the forming step S270 of the molding layer 114 are opposite to FIG. 14. In the sawing step 280, the semiconductor chip 100 may be separated from the semiconductor wafer (90 of FIG. 21).

이어서, 몰딩 틀(140) 내에 반도체 칩(100)을 배치하고, 이어서 외부연결단자(112)의 일부분을 노출하면서 반도체 칩(100)의 전체 면들을 실질적으로 둘러싸도록 몰딩층(114)을 형성할 수 있다(S270). 예를 들어, 몰딩층(114) 형성 시, 외부연결단자(112)를 노출시키기 위해, 도 18 및 도 19의 희생층(130)을 사용할 수 있 다. Subsequently, the semiconductor chip 100 is disposed in the molding mold 140, and then the molding layer 114 is formed to substantially surround the entire surfaces of the semiconductor chip 100 while exposing a portion of the external connection terminal 112. It may be (S270). For example, when the molding layer 114 is formed, the sacrificial layer 130 of FIGS. 18 and 19 may be used to expose the external connection terminal 112.

다른 예로, 반도체 칩(100)의 전체 면들 상에 몰딩층(114) 형성 후 그라인딩(grinding) 공정 등을 통해 외부연결단자(112)를 몰딩층(114)으로부터 노출시킬 수 있다. 다만, 전체 면들을 둘러싸도록 몰딩 틀(140) 속에서 반도체 칩(100)을 고정시켰기 때문에 도 8에 도시된 바와 같이 몰딩 틀(140)과 접촉된 가장자리 부분은 몰딩층(114)이 존재하지 않을 수 있다. 이러한 구조는 반도체 칩(100)의 실질적인 전체 면들을 몰딩층(114)로 둘러쌓고 있기 때문에 외부 충격에 강한 특성을 나타낸다.As another example, the external connection terminal 112 may be exposed from the molding layer 114 through a grinding process after forming the molding layer 114 on the entire surfaces of the semiconductor chip 100. However, since the semiconductor chip 100 is fixed in the molding frame 140 to surround the entire surfaces, the molding layer 114 may not exist at the edge portion contacting the molding frame 140 as shown in FIG. 8. Can be. This structure exhibits strong resistance to external impact because the entire surface of the semiconductor chip 100 is surrounded by the molding layer 114.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함이 이해될 수 있다.The foregoing description of specific embodiments of the invention has been presented for purposes of illustration and description. Accordingly, the present invention is not limited to the above embodiments, and various modifications and changes may be made by those skilled in the art within the technical spirit of the present invention in combination with the above embodiments. Can be understood.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 평면도이고;1 is a plan view showing a semiconductor package according to an embodiment of the present invention;

도 2는 도 1의 반도체 패키지의 일부를 보여주는 단면도이고;2 is a cross-sectional view showing a portion of the semiconductor package of FIG. 1;

도 3 및 도 4는 도 1의 반도체 패키지의 일부에 대한 확대된 평면도들이고;3 and 4 are enlarged plan views of a portion of the semiconductor package of FIG. 1;

도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 사시도이고;5 is a perspective view showing a semiconductor package according to another embodiment of the present invention;

도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 보여주는 사시도이고;6 is a perspective view showing a semiconductor package according to another embodiment of the present invention;

도 7은 도 6의 반도체 패키지의 VII-VII'선에서 절취한 단면도이고;FIG. 7 is a cross-sectional view taken along line VII-VII ′ of the semiconductor package of FIG. 6; FIG.

도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 보여주는 사시도이고;8 is a perspective view showing a semiconductor package according to another embodiment of the present invention;

도 9는 도 8의 반도체 패키지의 IX-IX'선에서 절취한 단면도이고;9 is a cross-sectional view taken along line IX-IX 'of the semiconductor package of FIG. 8;

도 10은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;10 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention;

도 11은 본 발명의 일 실시예에 따른 반도체 모듈을 보여주는 개략도이고;11 is a schematic view showing a semiconductor module according to an embodiment of the present invention;

도 12는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고;12 is a schematic diagram showing a memory card according to an embodiment of the present invention;

도 13은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이고;13 is a block diagram illustrating an electronic system according to an embodiment of the present disclosure;

도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 순서도이고;14 is a flowchart showing a method of manufacturing a semiconductor package according to an embodiment of the present invention;

도 15 내지 도 21은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법 을 보여주는 단면도들이고;15 to 21 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention;

도 22는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 순서도이고; 그리고22 is a flowchart showing a method of manufacturing a semiconductor package according to another embodiment of the present invention; And

도 23은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 평면도이다.23 is a plan view illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention.

Claims

A semiconductor chip having at least one bonding pad;

An interlayer insulating layer disposed on the semiconductor chip to expose a portion of the at least one bonding pad;

At least one redistribution line extending from the at least one bonding pad onto the interlayer insulating layer;

At least one external connection terminal connected to the at least one redistribution line and having at least one protrusion; And

And a molding layer disposed on the interlayer insulating layer and the at least one redistribution line to expose a portion of the at least one external connection terminal.

The semiconductor package of claim 1, wherein the at least one protrusion protrudes along an extension direction of the at least one redistribution line.

3. The plurality of redistribution lines of claim 2, wherein the at least one redistribution line includes a plurality of redistribution lines connected to respective bonding pads, and the at least one protrusion is a plurality of protrusions protruding along an extension direction of the plurality of redistribution lines. Semiconductor package comprising a.

The semiconductor device of claim 1, wherein the at least one external connection terminal comprises a plurality of external connection terminals, and the molding layer is concave toward the semiconductor substrate between two adjacent external connection terminals of the plurality of external connection terminals. A semiconductor package, characterized in that the structure.

The semiconductor package of claim 1, wherein the molding layer is further extended onto a surface of the semiconductor chip opposite the at least one bonding pad.

A module substrate; And

At least one semiconductor package mounted on the module substrate, each semiconductor package,

A semiconductor chip having at least one bonding pad;

A molding layer disposed on the interlayer insulation layer and the at least one redistribution line to expose a portion of the at least one external connection terminal,

Each semiconductor package is electrically connected to the module substrate through the at least one external connection terminal.

Providing at least one semiconductor chip having at least one bonding pad;

Forming an interlayer insulating layer on the at least one semiconductor chip to expose a portion of the at least one bonding pad;

Forming at least one redistribution line extending from said at least one bonding pad onto said interlayer insulating layer;

Forming at least one external connection terminal connected to the at least one redistribution line and having at least one protrusion; And

Forming a molding layer on the interlayer insulating layer and the at least one redistribution line to expose a portion of the at least one external connection terminal.

The semiconductor package of claim 7, wherein the at least one external connection terminal is directly formed using surface tension on the redistribution line without a patterning process for exposing a portion of the at least one redistribution line. Manufacturing method.

The method of claim 7, wherein the forming of the molding layer,

Preparing a molding resin on the sacrificial layer;

Compressing the at least one semiconductor chip and the sacrificial layer such that the molding resin and the at least one external connection terminal face each other; And

Method of manufacturing a semiconductor package comprising the step of curing the molding resin.

8. The semiconductor device of claim 7, wherein the at least one semiconductor chip comprises a plurality of semiconductor chips on a semiconductor wafer,

Before the molding layer is formed or after the molding layer is formed, sawing the semiconductor wafer to separate the plurality of semiconductor chips.