KR20100041224A - Method of manufacturing semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to prevent a circle defect in an edge bead removal region(EBR) and a foreign material in the edge region of a wafer from generating. CONSTITUTION: An oxide layer(200) is formed on a semiconductor substrate(100). A photo resist is applied in order to form salicide. A patterning process is performed through a photo process. The photo resist in the edge region of a wafer is removed through an EBR and a wafer edge exposure(WEE) processes. The patterned part is etched to remove the oxide layer in the salicide formation region. The photo resist on the oxide layer is removed. A protective material(600) is applied to cover the oxide pattern of the salicide formation region. The EBR and the WEE processes are performed to remove the protective material on the edge region of the wafer.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor Device}Method of manufacturing semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 살리사이드공정시 웨이퍼 에지 비드 제거(이하 EBR이라 한다 : Edge Bead Removal) 및 웨이퍼 에지 노광(이하 WEE이라 한다 : Wafer Edge Exposure) 영역에 실리사이드가 형성되지 않도록 하여 웨이퍼 에지영역에서 원형결함(Circle Defect)이 생기는 것을 방지(NSAL: None-Salicide)하기 위한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to wafer edge bead removal (hereinafter referred to as EBR: Edge Bead Removal) and wafer edge exposure (hereinafter referred to as WEE: Wafer Edge Exposure) in the salicide process. The present invention relates to a method of manufacturing a semiconductor device for preventing a silicide from forming and preventing a circular defect from occurring in a wafer edge region (NSAL: None-Salicide).

일반적으로 반도체 소자의 제조 방법은 박막의 증착 및 패터닝, 이온주입 공정, 박막 식각 등을 수차례 반복함으로써 형성된다. 이와 같이 박막을 수차례 쌓고 또 패터닝하는 과정에서 웨이퍼의 에지가 두꺼워 지거나 웨이퍼 측벽에 불필요한 막들이 쌓이는 경우 파티클 발생의 오염원이 된다.In general, a method of manufacturing a semiconductor device is formed by repeating the deposition and patterning of a thin film, an ion implantation process, and a thin film etching several times. In the process of stacking and patterning a thin film many times, when the edge of the wafer becomes thick or unnecessary films are accumulated on the sidewall of the wafer, it becomes a source of particle generation.

웨이퍼 에지 비드 제거(EBR) 및 웨이퍼 에지 노광(WEE) 공정은, 포토레지스트를 코팅하고 이를 패터닝할 때 웨이퍼 에지 영역에서 포토레지스트 파티클이 발생하여 셀(cell) 내의 패터닝 불량을 유발할 수 있으므로, 웨이퍼 에지 끝에서 약 1㎜∼3㎜ 정도 포토레지스트를 제거하는 공정을 일컫는다.Wafer edge bead removal (EBR) and wafer edge exposure (WEE) processes can generate photoresist particles in the wafer edge area when coating and patterning the photoresist, resulting in poor patterning in the cell. It refers to the process of removing the photoresist by about 1 mm to 3 mm at the end.

반도체 소자의 고집적화가 진행됨에 따라 모스 트랜지스터의 소스/드레인, 게이트 전극, 배선 등의 사이즈가 축소된다. 또한, 상기 소스/드레인과 배선 사이의 전기적인 연결을 위한 콘택홀 또는 상기 게이트 전극과 배선 사이의 전기적인 연결을 위한 콘택홀의 사이즈도 축소된다. 따라서, 상기 콘택홀의 콘택 저항이 증가하므로 상기 모스 트랜지스터의 전기적인 신호 전달이 지연되고 나아가 상기 반도체 소자의 동작 속도가 저하된다.As the integration of semiconductor devices increases, the size of source / drain, gate electrodes, wirings, etc. of the MOS transistors is reduced. In addition, the size of the contact hole for the electrical connection between the source / drain and the wiring or the contact hole for the electrical connection between the gate electrode and the wiring is also reduced. Therefore, since the contact resistance of the contact hole increases, the electrical signal transmission of the MOS transistor is delayed and further, the operation speed of the semiconductor device is lowered.

상기 콘택 저항을 저감시키기 위한 방안들 중에는 상기 콘택홀의 소스/드레인 상에 비저항이 낮은 실리사이드(Silicide)층을 형성시키는 방법이 널리 사용되고 있다.Among methods for reducing the contact resistance, a method of forming a silicide layer having a low specific resistance on the source / drain of the contact hole is widely used.

최근에는 상기 실리사이드 공정의 단순화 및 제조 비용의 절감을 위하여 살리사이드(Salicide: Self Aligned Silicide) 공정이 도입되고 있다. 상기 살리사이드 공정은 상기 게이트 전극과 소스/드레인 상에 상기 실리사이드층을 하나의 동일 공정에 의해 동시에 형성시킨다. 즉, 상기 살리사이드 공정은 단결정 실리콘과 다결정 실리콘 및 절연막 상에 동시에 고융점 금속층을 적층하고 나서 상기 고융점 금속층을 열처리하면, 상기 단결정 실리콘 및 다결정 실리콘 상의 고융점 금속층은 실리사이드층으로 실리사이드화되지만, 상기 절연막 상의 고융점 금속은 실리사이드화되지 않고 그대로 유지된다. 이후, 상기 실리사이드화되지 않은 고융점 금속을 식각공정에 의해 제거시킴으로써 상기 실리사이드층을 상기 단결정 실리콘 및 다결정 실리콘 상에만 남겨둘 수가 있다.Recently, in order to simplify the silicide process and reduce the manufacturing cost, a salicide (Salicide: Self Aligned Silicide) process has been introduced. The salicide process simultaneously forms the silicide layer on the gate electrode and the source / drain by one same process. That is, in the salicide process, when the high melting point metal layer is laminated on the single crystal silicon, the polycrystalline silicon and the insulating film at the same time, and the heat treatment is performed, the high melting point metal layer on the single crystal silicon and the polycrystalline silicon is silicided into a silicide layer. The high melting point metal on the insulating film is not silicided and remains as it is. Thereafter, the silicide layer may be left only on the single crystal silicon and the polycrystalline silicon by removing the non-silicided high melting point metal by an etching process.

도 1a 부터 1b는 종래의 살리사이드 공정시 웨이퍼 에지영역(EBR 및 WEE 공정영역)에서 실리사이드가 형성되는 과정을 보여주는 공정도이다.1A to 1B are process diagrams illustrating a process of forming silicide in wafer edge regions (EBR and WEE process regions) in a conventional salicide process.

도 1a는 반도체 기판(100)상에 원하지 않는 지역의 살리사이드 형성을 방지하기 위하여 산화막(200)을 증착하는 공정을 나타낸 것이다.FIG. 1A illustrates a process of depositing an oxide film 200 to prevent the formation of salicide in an undesired region on the semiconductor substrate 100.

도 1b는 상기 산화막(200)상에 포토레지스트(300)를 도포하고 살리사이드를 형성시키려는 부위의 산화막(200)을 제거하기 위하여 사진공정으로 패터닝한 후(반도체 기판상의 모스 등의 소자는 도시하지않음) EBR 및 WEE 공정을 진행하여 웨이퍼 에지영역의 포토레지스트(300)를 제거하는 공정을 나타낸 것이다.FIG. 1B is a photoresist 300 coated on the oxide film 200 and patterned by a photolithography process to remove the oxide film 200 at the portion where salicide is to be formed. Not shown) shows a process of removing the photoresist 300 of the wafer edge region by the EBR and WEE process.

상기 도 1b의 공정에서 EBR 공정을 진행하지 않고 포토레지스트(300)를 반도체 기판(100) 전체에 도포한다고 해도, 살리사이드 형성부위의 패터닝을 위한 노광후 트랜지스터의 소스, 드레인 및 게이트에 해당되는 부분의 산화막(200)은 제거되기 때문에 여전히 EBR 영역에서 원형결함(circle defect)은 사라지지 않으며, 오히려 EBR공정을 진행하지 않음에 따라 웨이퍼 에지영역에서 포토레지스트 파티클이 발생하여 셀(cell) 내의 패터닝 불량을 유발하는 등 다른 결함이 유발될 수도 있다.Although the photoresist 300 is applied to the entire semiconductor substrate 100 without performing the EBR process in FIG. 1B, the portions corresponding to the source, drain, and gate of the post-exposure transistor for patterning the salicide forming region Since the oxide film 200 is removed, the circle defect still does not disappear in the EBR region. On the contrary, as the EBR process is not performed, photoresist particles are generated in the wafer edge region, resulting in poor patterning in the cell. Other defects may occur, such as

도 1c는 상기 패터닝된 포토레지스트(300)에 의하여 살리사이드가 형성되는 영역인 산화막(200)을 식각한 공정을 나타낸 것이다.FIG. 1C illustrates a process of etching the oxide film 200, which is a region where salicide is formed by the patterned photoresist 300.

도 1d는 포토레지스트(300)를 제거하는 공정을 나타낸 것이다.1D illustrates a process of removing the photoresist 300.

도 1e는 살리사이드 형성을 위하여 금속층(400)를 증착하는 공정을 나타낸 것이다.1E illustrates a process of depositing a metal layer 400 to form salicide.

도 1f는 상기 금속층(400)을 어닐링 및 반응하지 않는 금속층를 식각하여 제거한 후 실리사이드(500)가 웨이퍼 에지영역에 형성된 모습을 보여주는 것이다.(칩 내부에도 상기 살리사이드를 형성하려는 영역의 패턴대로 실리사이드가 형성되나 도시하지는 않음)1F shows that the silicide 500 is formed in the wafer edge region after the metal layer 400 is annealed and removed, and the silicide 500 is etched and removed. Formed but not shown)

도 1f에서 보듯이 웨이퍼 에지영역에는 산화막(200)이 제거되어 코발트 실리사이드(500)가 형성된다.As shown in FIG. 1F, the oxide film 200 is removed to form cobalt silicide 500 in the wafer edge region.

형성된 실리사이드(500) 자체는 결함을 형성하지 않으나 실리사이드(500) 위에 증착되는 질화장벽막(Barrier nitride)과의 응착력이 좋지 않아, 층간 절연막(PMD 와 IMD)공정이 진행됨에 따른 스트레스로 인해 EBR영역에서 원형결함이 발생하게 되는 문제점이 있다.Although the formed silicide 500 itself does not form a defect, the adhesion strength with the barrier nitride deposited on the silicide 500 is not good, and thus the EBR is caused due to the stress of the interlayer insulating film (PMD and IMD) process. There is a problem that a circular defect occurs in the area.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 웨이퍼 에지영역의 코발트 실리사이드형성은 상부에 증착되는 질화막과 응착력에 의한 결함을 유발하는 소스로 작용할 수 있음으로 칩내의 살리사이드가 형성될 패턴은 유지한채 웨이퍼 에지영역에 산화막을 유지하여 실리사이드 형성을 막는 반도체 소자 제조방법을 제공함에 그 목적이 있다. The present invention has been made to solve the above problems, the cobalt silicide formation of the wafer edge region can act as a source for causing defects due to the adhesion film and the nitride film deposited on the top to form the salicide in the chip It is an object of the present invention to provide a method for manufacturing a semiconductor device which prevents silicide formation by keeping an oxide film in a wafer edge region while maintaining a pattern.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판상에 산화막을 형성하는 단계, 살리사이드 형성을 위하여 포토레지스트를 도포하고 사진공정을 통하여 패터닝하는 단계, EBR 및 WEE 공정을 진행하여 웨이퍼 에지영역부분의 상기 포토레지스트를 제거하는 단계, 상기 패터닝된 부분을 식각하여 살리사이드 형성부분의 산화막을 제거하는 단계, 상기 산화막 상의 상기 포토레지스트를 제거하는 단계, 상기 살리사이드 형성부분의 산화막 패턴을 덮기 위하여 보호물질을 도포하고 EBR 및 WEE 공정을 진행하여 상기 웨이퍼 에지영역의 상기 보호물질을 제거하는 단계, 상기 보호물질이 제거된 영역에 제2산화막을 형성하는 단계, 상기 보호물질을 제거하는 단계, 살리사이드 형성을 위한 금속층을 증착하는 단계 및 실리사이드를 형성하기 위하여 상기 금속층을 어닐링한 후 반응하지 않은 상기 금속층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for realizing the object as described above comprises the steps of forming an oxide film on a semiconductor substrate, applying a photoresist to form a salicide and patterning through a photo process, EBR and WEE process Proceeding to remove the photoresist of the wafer edge region portion, etching the patterned portion to remove the oxide film of the salicide forming portion, removing the photoresist on the oxide film, of the salicide forming portion Applying a protective material to cover the oxide layer pattern and performing an EBR and WEE process to remove the protective material in the wafer edge region; forming a second oxide film in the protective material removed region; Removing, depositing a metal layer for salicide formation and silly And annealing the metal layer to form an id, and then removing the unreacted metal layer.

본 발명에 따른 반도체 소자의 제조방법에 의하면 웨이퍼 에지영역의 실리사이드의 형성을 억제함으로써 EBR 영역에서 원형결함의 생성을 막을 수 있다.. 또한 웨이퍼 식별부(Lot ID Laser marking)를 부분을 깨끗하게 유지할 수 있으며, 그 밖에도 WEE/EBR영역의 이물질이나 결함소스(Defect Source)의 생성을 최소화시킬 수 있는 장점이 있다.According to the method of manufacturing a semiconductor device according to the present invention, it is possible to prevent the formation of circular defects in the EBR region by suppressing the formation of silicides in the wafer edge region. In addition, the portion of the wafer ID can be kept clean. In addition, there is an advantage of minimizing the generation of foreign matters or defect sources in the WEE / EBR area.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다. 칩내의 살리사이드가 형성될 패턴은 유지한채 웨이퍼 에지영역에 산화막을 유지하여 실리사이드 형성을 막는 반도체 소자 제조방법이 개시된다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings. Disclosed is a semiconductor device manufacturing method for preventing silicide formation by maintaining an oxide film in a wafer edge region while maintaining a pattern in which a salicide in a chip is to be formed.

도 2a 부터 2i는 본 발명에 따른 살리사이드 형성공정시 웨이퍼 에지영역에 실리사이드가 형성되지 않도록 개선한 과정을 보여주는 공정도이다. 도 2a 부터 2d는 배경기술란의 공정과 동일하므로 여기에서는 생략한다.2A through 2I are process diagrams illustrating a process of improving silicide not to be formed in a wafer edge region during a salicide forming process according to the present invention. 2a to 2d are the same as the processes in the background section, and are omitted here.

도 2e는 살리사이드가 형성될 영역이 산화막(200)에 의하여 패턴된 반도체 기판상에 보호물질(600)을 도포하고 EBR 및 WEE 공정을 진행하여 웨이퍼 에지영역의 보호물질(600)을 제거하는 공정을 나타낸 것이다. 즉 반도체 기판 칩내의 살리사이드 형성을 위한 산화막 패턴상에만 상기 보호물질(600)이 도포되는 상태가 된다. 2E is a process of removing the protective material 600 in the wafer edge region by applying the protective material 600 on the semiconductor substrate patterned by the oxide film 200 in the region where the salicide is to be formed and performing the EBR and WEE processes. It is shown. That is, the protective material 600 is applied only to the oxide film pattern for forming salicide in the semiconductor substrate chip.

여기서 상기 보호물질은 상기 산화막(200)패턴을 보호하고 제거가 용이한 물질로써 일실시예로 포토레지스트 등의 물질이다.The protective material is a material such as a photoresist as an example of a material that protects the oxide film 200 pattern and is easy to remove.

도 2f는 상기 보호물질(600)이 제거된 영역에만 다시 제2산화막(700)을 증착시키는 공정을 나타낸 것이다. 상기 제2산화막을 증착하는 방법에는 막을 증착하는 여러방법들이 사용될 수 있음은 당연하다.FIG. 2F illustrates a process of depositing the second oxide film 700 only in a region where the protective material 600 is removed. Naturally, various methods of depositing a film may be used as the method of depositing the second oxide film.

도 2g는 상기 보호물질(600)을 제거하는 공정을 나타낸 것이다. 여기에서 반도체 기판(100) 내부의 칩영역은 살리사이드 형성을 위한 산화막(200) 패턴이 유지되어 있으며, 웨이퍼 에지영역은 도 2f에서 보듯이 제2산화막(700)이 증착되어 있다. 2g illustrates a process of removing the protective material 600. Here, the pattern of the oxide layer 200 for forming salicide is maintained in the chip region inside the semiconductor substrate 100, and the second oxide layer 700 is deposited on the wafer edge region as shown in FIG. 2F.

도 2h는 살리사이드 형성을 위하여 금속층(400)를 증착하는 공정을 나타낸 것이다. 여기에서 실리사이드가 형성될 칩영역(800)에는 금속층(400)에 의하여 실리사이드가 형성되나, 웨이퍼 에지영역에는 상기 금속층(400) 하부에 제2산화막(700)이 증착되어 있음으로 실리사이드가 형성되지 않음으로 EBR 영역에서 원형결함의 생성을 막을 수 있다. 또한 웨이퍼 식별부(Lot ID Laser marking)를 부분을 깨끗하게 유지할 수 있으며, 그 밖에도 웨이퍼 에지영역의 이물질이나 결함소스의 생성을 최소화시킬 수 있을 것이다.2h illustrates a process of depositing a metal layer 400 to form salicide. Here, silicide is formed by the metal layer 400 in the chip region 800 in which the silicide is to be formed, but silicide is not formed in the wafer edge region because the second oxide film 700 is deposited under the metal layer 400. This prevents the creation of circular defects in the EBR region. In addition, it is possible to keep the portion of the wafer ID (Lot ID Laser marking) clean and to minimize the generation of foreign matter or defect sources in the wafer edge region.

도 2i는 상기 금속층(400)을 어닐링 및 반응하지 않는 금속층을 식각하여 제거하는 공정이 후 웨이퍼 에지영역에는 실리사이드가 형성되지 않고, 반도체 기판(100) 내부의 칩영역에만 실리사이드(500)가 형성되는 것을 보여준다.2I illustrates that after the process of annealing the metal layer 400 and etching the metal layer that does not react, the silicide 500 is formed only in the chip region inside the semiconductor substrate 100. Shows that

도 3은 종래 발명과 본 발명의 공정의 차이점을 보여주는 도면이다. 도 3에서 보듯이 종래방법1 및 2는 배경기술란에서 설명하였듯이 웨이퍼 에지영역에서 원형결함이 발생하나 본원발명은 웨이퍼 에지영역에 제2산화막(700)을 재증착함으로 써 상기 웨이퍼 에지영역에 실리사이드가 형성되는 것을 방지함을 알 수 있다.3 is a view showing the difference between the process of the present invention and the prior art. As shown in FIG. 3, the conventional methods 1 and 2 have circular defects in the wafer edge region as described in the background art. However, the present invention discloses that silicide is formed in the wafer edge region by redepositing the second oxide film 700 in the wafer edge region. It can be seen that the formation is prevented.

살리사이드 공정에 사용되는 금속층으로는 Ni, Co, Pt, 또는 Ti 등을 사용하는 것이 바람직하며, Ti 등을 사용하는 경우 어닐링 온도는 750℃ 내외로 진행하는 것이 바람직하다.As the metal layer used in the salicide process, it is preferable to use Ni, Co, Pt, or Ti. When using Ti or the like, the annealing temperature is preferably performed at about 750 ° C.

어닐링 공정이 완료되어 활성영역 및 게이트 전극의 상부등의 반도체 기판 내부의 칩영역에 실리사이드층이 형성되고나면, 반응하지 않은 금속층을 식각하여 제거하는 공정이 수행된다. 예컨대 H2O, H2O2, 및 NH4OH 가 각각 5:1:1의 비율로 혼합된 식각용액을 사용하여 상기 금속층을 제거할 수 있는 것이다.After the annealing process is completed and the silicide layer is formed in the chip region inside the semiconductor substrate such as the active region and the upper portion of the gate electrode, a process of etching and removing the unreacted metal layer is performed. For example, the metal layer may be removed using an etching solution in which H 2 O, H 2 O 2 , and NH 4 OH are mixed at a ratio of 5: 1: 1.

본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It is apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.

도 1a 부터 1b는 종래의 살리사이드 공정시 웨이퍼 에지영역(EBR 및 WEE 공정영역)에서 실리사이드가 형성되는 과정을 보여주는 공정도이다.1A to 1B are process diagrams illustrating a process of forming silicide in wafer edge regions (EBR and WEE process regions) in a conventional salicide process.

도 2a 부터 2i는 본 발명에 따른 살리사이드 형성공정시 웨이퍼 에지영역에 실리사이드가 형성되지 않도록 개선한 과정을 보여주는 공정도이다.2A through 2I are process diagrams illustrating a process of improving silicide not to be formed in a wafer edge region during a salicide forming process according to the present invention.

도 3은 종래 발명과 본 발명의 공정의 차이점을 보여주는 도면이다.3 is a view showing the difference between the process of the present invention and the prior art.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100:반도체기판 200:산화막100: semiconductor substrate 200: oxide film

300:포토레지스트 400:금속층300: photoresist 400: metal layer

500:실리사이드 600:보호물질500: silicide 600: protective material

700:제2산화막 800:실리사이드가 형성될 칩영역700: second oxide film 800: chip region on which silicide is to be formed

Claims (3)

반도체 기판상에 산화막을 형성하는 단계;Forming an oxide film on the semiconductor substrate; 살리사이드 형성을 위하여 포토레지스트를 도포하고 사진공정을 통하여 패터닝하는 단계;Applying a photoresist to form salicide and patterning the photoresist through a photolithography process; EBR 및 WEE 공정을 진행하여 웨이퍼 에지영역부분의 상기 포토레지스트를 제거하는 단계;Performing an EBR and WEE process to remove the photoresist in the wafer edge region; 상기 패터닝된 부분을 식각하여 살리사이드 형성부분의 산화막을 제거하는 단계;Etching the patterned portion to remove an oxide film of the salicide forming portion; 상기 산화막 상의 상기 포토레지스트를 제거하는 단계;Removing the photoresist on the oxide film; 상기 살리사이드 형성부분의 산화막 패턴을 덮기 위하여 보호물질을 도포하고 EBR 및 WEE 공정을 진행하여 상기 웨이퍼 에지영역의 상기 보호물질을 제거하는 단계;Applying a protective material to cover the oxide film pattern of the salicide forming portion and performing an EBR and WEE process to remove the protective material in the wafer edge region; 상기 보호물질이 제거된 영역에 제2산화막을 형성하는 단계;Forming a second oxide film in a region where the protective material is removed; 상기 보호물질을 제거하는 단계;Removing the protective material; 살리사이드 형성을 위한 금속층을 증착하는 단계; 및Depositing a metal layer for salicide formation; And 실리사이드를 형성하기 위하여 상기 금속층을 어닐링한 후 반응하지 않은 상기 금속층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.And annealing the metal layer to form silicide and removing the unreacted metal layer. 제 1항에 있어서,The method of claim 1, 상기 보호물질는 기판상에 도포되어 산화막 패턴을 보호하고 제거가 용이한 물질로서 포토레지스트인 것을 특징으로 하는 반도체 소자 제조방법.The protective material is a semiconductor device manufacturing method characterized in that the photoresist is applied to the substrate to protect the oxide film pattern and easy to remove the material. 제 1항에 있어서,The method of claim 1, 상기 살리사이드를 형성하기 위한 금속층은 코발트, 니켈, 백금 또는 티타늄 중에서 어느 하나인 것을 특징으로 하는 반도체 소자 제조방법.The metal layer for forming the salicide is a semiconductor device manufacturing method, characterized in that any one of cobalt, nickel, platinum or titanium.
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