KR20100028942A - 파워 업 회로 - Google Patents

Abstract

본 발명은 안정적으로 파워 업 신호를 발생하기 위한 파워 업 회로에 관한 것이다. 본 발명의 파워 업 회로는, 공급전압이 일정레벨에 도달하면, 파워 업 신호를 발생하는 제 1 파워 업 회로부; 공급전압의 레벨 상승과 비례하는 파워 업 신호를 발생하는 제 2 파워 업 회로부; 상기 제 1,2 파워 업 회로부에서 발생되는 파워 업 신호를 입력하여, 일정레벨에 도달하면 기준전압 발생을 제어하는 선택부를 포함하는 것을 특징으로 한다. 이러한 특징에 따르면 본 발명은 낮은 전원전압, 저온 조건의 상태에서도 정상적으로 파워 업 신호가 발생되도록 제어함으로써, 기준전압발생기의 초기화 동작의 불량 발생을 억제하는 효과를 얻는다.

파워 업 회로, 선택, 셀프

Description

파워 업 회로{POWER UP CIRCUIT}

본 발명은 파워 회로에 관한 것으로, 더욱 상세하게는 안정적으로 파워 업 신호를 발생하기 위한 파워 업 회로에 관한 것이다.

일반적으로 아날로그 회로 동작을 갖는 모든 디바이스는 기준전압을 가지고 특정한 전압에서 동작하도록 구성된다. 만약 기준전압이 동작 중에 많은 변화를 가지거나 초기화에서 실패하여 원하는 레벨에 도달하지 않은 상태에서 디바이스가 동작하게 되면 특성을 크게 저하시키며 제품의 양산을 저하시키는 요인이 된다.

통상 디바이스의 동작 중의 변화 특성은 캐패시터, 레귤레이터 회로 및 캘러브레이션 회로를 추가하여 어느 정도 보상을 할 수 있다. 그러나 파워가 인가되기 전에 적당한 초기값을 잡아주는 부분은 대부분 파워 업 회로에 의해서 결정되어진다. 만약 상기 파워 업 회로가 정확한 초기값을 인가하지 못하면 동작 중에 목표레벨을 가지지 못하거나 스펙에서 요구하는 시간 안에 목표 레벨을 갖지 못하는 경우가 발생된다.

따라서 반도체 메모리 장치에서도 외부로부터 전원전압이 인가되는 순간 곧바로 전원전압의 레벨에 응답하여 동작하는 것이 아니라 전원전압의 레벨이 일정한 레벨 이상으로 상승된 후에 동작하게 되며, 이러한 이유로 반도체 메모리 장치는 통상적으로 파워 업 회로를 구비한다.

상기 파워 업 회로는, 외부로부터 전원전압이 인가되고 난 후 전원전압의 레벨이 안정화되기 이전에 내부 회로가 동작할 경우 래치-업(LATCH-UP) 등으로 인해 전체 메모리 장치가 파괴되는 현상을 막기 위한 것으로, 전체 칩의 신뢰성을 향상 시킨다. 따라서 파워 업 회로는, 외부 전원전압(VDD)이 상승함에 따라 함께 상승하다가 외부 전원전압(VDD)이 충분한 레벨에 도달하면 로우레벨(또는 하이레벨)의 파워 업 신호를 발생한다.

도 1, 도 2은 종래 기술에 따른 파워 업 회로의 구성도를 도시하고 있다.

즉, 도 1에 도시하고 있는 바와 같이, 종래 파워 업 회로는, 디바이스가 턴 온 되어 파워가 올라갈 때, 파워 업 초기화 블록(10)를 사용하여 기준전압발생기인 밴드갭 회로(20)의 시작부분을 동작시키는 일반적인 파워 업 회로를 사용하고 있다.

그리고 도 2는 파워 업 초기화 블록(10)의 상세 회로도이다.

도시하고 있는 바와 같이, 파워 업 초기화 블록(10)은, 공급전원(VDD)과 접지전원(VSS) 사이에 두개의 저항(R1,R2)을 직렬 연결하고 있다. 그리고 공급전원(VDD)과 접지전원(VSS) 사이에 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)를 직렬 연결하고 있다. 상기 PMOS 트랜지스터(P5)의 게이트단자는 접지전원에 연결되어, 항상 턴-온 상태를 유지하고 있고, 상기 NMOS 트랜지스터(N5)의 게이트단자에는 상기 저항(R1,R2)에 의해서 분압된 전압이 제공되고 있다. 그리고 상기 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)의 턴-온/오프 동작에 의해서 발생되는 파워 업 신호(POWER-UP)가 인버터(IV1)를 경유하여 기준전압발생기(20)에 제공되고 있다.

상기와 같은 구성으로 이루어진 종래 파워 업 회로는, 공급전원(VDD)이 공급되는 초기(공급전원의 레벨이 파워 업 신호를 발생하기에 충분하게 도달하지 않은 상태)에서, PMOS 트랜지스터(P5)는 접지전원 레벨을 게이트전압으로 제공받아 턴-온 상태를 유지한다. 이 동작으로 저항(R3)에 걸리는 전압은 하이레벨상태가 되고, 이 신호가 인버터(IV1)에서 반전되어 로우신호가 기준전압발생기(20)에 제공되어진다.

이후, 공급전원의 레벨이 충분히 상승하여, 저항(R1,R2)에 의해 분압된 전압이 NMOS 트랜지스터(N5)를 턴-온 시키게 되면, 저항(R3)에 걸리는 전압은 로우레벨상태가 된다. 따라서 이 신호가 인버터(IV1)에서 반전되어 하이신호인 파워 업 신호가 기준전압발생기(20)에 제공되어진다. 기준전압발생기(20)는 상기 파워 업 신호가 제공되면, 이후 반도체 메모리장치에서 이용될 기준전압을 발생한다.

그러나 상기 구성으로 이루어지는 종래 파워 업 회로는 온도 조건에 따라 변화되는 문제점이 있다. 특히, 온도가 낮은 조건에서, 회로소자들이 정상적으로 동작을 하지 못하여, 파워 업 신호가 정상적으로 만들어지지 않게 되면서 기준전압발생기(20)가 정상적으로 동작하지 못하는 문제점이 있다.

즉, 공정조건 변화에 따른 PMOS 트랜지스터(P14)와 NMOS 트랜지스터(N14)의 스큐 변동에 의한 문턱전압의 변동 및 온도변화에 의한 문턱전압의 변동에 따라 초기화신호 발생에 대한 타겟 레벨이 변하게 된다. 거기다가 반도체 메모리장치의 동작전원인 외부전압의 전압레벨은 점점 낮아지고 있고 이에 반해 파워업 초기화 스큐 윈도우는 공정조건에 따라 거의 고정되어 있기 때문에, 외부전압(Vdd)의 전압레벨 대비 파워업 초기화신호 변동폭은 상대적으로 훨씬 커지게 된다. 결국, 이로 인하여 종래에는 경우에 따라 외부전압(Vdd)의 레벨이 반도체 메모리장치의 동작레벨에 도달하였음에도 불구하고 파워업 초기화신호는 제때 발생하지 못함으로 말미암아 반도체 메모리장치 내부회로가 초기화되지 못하는 현상이 발생하는 문제점이 있다.

따라서 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 안정적으로 파워 업 신호를 발생하기 위한 파워 업 회로를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 파워 업 회로는, 공급전압이 일정레벨에 도달하면, 파워 업 신호를 발생하는 제 1 파워 업 회로부; 공급전압의 레벨 상승과 비례하는 파워 업 신호를 발생하는 제 2 파워 업 회로부; 상기 제 1,2 파워 업 회로부에서 발생되는 파워 업 신호를 입력하여, 일정레벨에 도달하면 기준전압 발생을 제어하는 선택부를 포함하는 것을 특징으로 한다.

본 발명은 일반적인 파워 업 회로와 셀프 파워 업 회로의 신호를 조합하여, 둘 중 한쪽의 신호만 동작하여도 내부 기준전압발생기가 초기화될 수 있도록 하는 것을 특징으로 한다. 따라서 본 발명은 낮은 전원전압, 저온 조건의 상태에서도 정상적으로 파워 업 신호가 발생되도록 제어함으로써, 기준전압발생기의 초기화 동작의 불량 발생을 억제하는 효과를 얻는다.

이하 첨부한 도면을 참조하여 본 발명의 실시예에 따른 파워 업 회로에 대해서 자세하게 살펴보기로 한다.

도 3은 본 발명의 실시예에 따른 파워 업 회로의 블록도이다.

도시하고 있는 바와 같이 본 발명에 따른 파워 업 회로는, 파워 업 회로(50)와, 셀프 파워 업 회로(40)에서 발생하는 파워 업 신호를 조합하여 내부의 기준전압발생기(30)에 제공되는 파워 업 신호를 발생하는 것을 특징으로 한다.

상기 파워 업 회로(50)는, 공급전압(VDD)이 상승하여 일정레벨에 도달하면, 푸쉬풀 회로에 의하여 파워 업 신호를 발생한다.

상기 셀프 파워 업 회로(40)는, 공급전압(VDD)의 레벨 상승과 비례하는 파워 업 신호를 발생한다. 그리고 상기 셀프 파워 업 회로(40)는, 상기 파워 업 회로(50) 또는 셀프 파워 업 회로(40)에서 발생된 파워 업 신호에 기초하여 기준전압발생기(30)에서 기준전압을 발생했을 때, 이를 피드백받아서 셀프 파워 업 회로(40)에서 발생되는 파워 업 신호의 경로를 차단하도록 구성된다. 이 부분에 대해서는 도 4에서 자세하게 살펴보기로 한다.

그리고 선택부(60)는, 상기 셀프 파워 업 회로(40) 또는 상기 파워 업 회로(50)에서 파워 업신호가 발생하면, 발생된 파워 업 신호를 기준전압발생기(30)로 전달한다. 따라서 어느 하나의 회로로부터 파워 업 신호가 발생되면, 이를 선택해서 기준전압발생기(30)로 전달하기 위한 구성이다.

상기 기준전압발생기(30)는, 외부 공급전압(VDD)를 입력하고, 상기 발생된 파워 업 신호가 입력되면, 반도체 메모리장치의 내부동작에 이용될 내부전압을 만 들기 위한 기준전압을 발생하기 위한 회로이다.

도 4는 본 발명에 따른 파워 업 회로의 상세 회로도를 도시하고 있다.

셀프 파워 업 회로(40)는, 게이트단자에 접지전원을 연결하고, 항상 턴-온 상태를 유지하는 PMOS 트랜지스터(P11,P12)의 일측에 공급전원(VDD)이 연결되고 있다. 그리고 상기 PMOS 트랜지스터(P11,P12)의 다른 일측에는 NMOS 트랜지스터(N11,N12,N13)의 일측과 게이트단자가 연결되고 있다. 상기 NMOS 트랜지스터(N11,N12,N13)의 다른 일측은 접지전원에 연결되어진다. 그리고 상기 셀프 파워 업 회로(40)에서 발생된 파워 업 신호는, 스위치인 PMOS 트랜지스터(P13)를 통해서 발생된다.

따라서 공급전원이 공급되기 시작하면, 공급전원의 레벨 상승에 비례하는 파워 업 신호가 발생되어진다. 그리고 발생된 상기 파워 업 신호는 스위칭역할을 하는 PMOS 트랜지스터(P13)를 경유하여 노아게이트(NOR11)의 제 1 입력신호가 된다. 따라서 상기 노아게이트(NOR11)에서 충분히 입력 가능한 레벨의 파워 업 신호가 상기 셀프 파워 업 회로(40)에서 발생되면, 선택부(60)는 상기 셀프 파워 업 회로(40)에서 발생된 파워 업 신호를 선택 출력하게 된다.

그리고 셀프 파워 업 회로(40)에서 발생된 파워 업 신호에 의하여 기준전압발생기(30)에서 정상적으로 기준전압을 발생했을 때, 상기 PMOS 트랜지스터(P13)는 턴-오프 되어, 더 이상의 셀프 파워 업 회로(40)에서 발생되는 파워 업 신호를 차단시킨다. 상기 PMOS 트랜지스터(P13)는 초기 상태에서 턴-온 상태를 유지하고, 상기 기준전압발생기(30)에서 기준전압이 발생됨과 동시에 턴-오프 상태로 전환된다.

다음, 파워 업 회로(50)는, 공급전원(VDD)과 접지전원(VSS) 사이에 두개의 저항(R11,R12)을 직렬 연결하고 있다. 그리고 공급전원(VDD)과 접지전원(VSS) 사이에 PMOS 트랜지스터(P14)와 NMOS 트랜지스터(N14)를 직렬 연결하고 있다. 상기 PMOS 트랜지스터(P14)의 게이트단자는 접지전원에 연결되어, 항상 턴-온 상태를 유지하고 있고, 상기 NMOS 트랜지스터(N14)의 게이트단자에는 상기 저항(R11,R12)에 의해서 분압된 전압이 제공되고 있다. 따라서 상기 PMOS 트랜지스터(P14)와 NMOS 트랜지스터(N14)의 턴-온/오프 동작에 의해서 발생되는 파워 업 신호(POWER-UP)가 인버터(IV11)를 경유하여 노아게이트(NOR11)의 제 2 입력신호로 제공되고 있다.

상기 선택부(60)는, 노아게이트(NOR11)와 인버터(IV12)로 구성된다. 즉, 상기 셀프 파워 업 회로(40)에서 제공되는 파워 업 신호의 레벨이 충분히 인식 가능한 상태가 되었거나 또는 파워 업 회로(50)에서 파워 업 신호를 발생했을 때, 발생된 파워 업 신호를 기준전압발생기(30)로 제공할 수 있도록 구성된다.

그리고 기준전압발생기(30)는, 앞서 언급하고 있는 바와 같이, 상기 파워 업신호가 제공되어지면, 반도체 메모리장치의 내부전압 발생시 이용되어지는 기준전압을 발생한다.

다음은 상기 구성으로 이루어진 본 발명의 파워 업 회로의 동작과정에 대해서 설명한다.

공급전원(VDD)이 공급되는 초기(공급전원의 레벨이 파워 업 신호를 발생하기에 충분하게 도달하지 않은 상태)에서, PMOS 트랜지스터(P14)는 접지전원 레벨을 게이트전압으로 제공받아 턴-온 상태를 유지한다. 이 동작으로 저항(R13)에 걸리는 전압은 하이레벨상태가 되고, 이 신호가 인버터(IV11)에서 반전되어 로우신호가 노아게이트(NOR11)에 제공되어진다.

이후, 공급전원의 레벨이 충분히 상승하여, 저항(R11,R12)에 의해 분압된 전압이 NMOS 트랜지스터(N14)를 턴-온 시키게 되면, 저항(R13)에 걸리는 전압은 로우레벨상태가 된다. 따라서 이 신호가 인버터(IV11)에서 반전되어 하이신호인 파워 업 신호가 노아게이트(NOR11)에 제공되어진다.

상기 노아게이트(NOR11)는 상기 파워 업회로(50)로부터 파워 업 신호가 입력되면, 인버터(IV12)를 경유하여 기준전압발생기(30)에 파워 업 신호를 제공하고, 상기 기준전압발생기(30)는 반도체 메모리장치에서 이용될 기준전압을 발생한다.

상기 기준전압발생기(30)에서 정상적으로 기준전압을 발생하면, 이때 발생된 신호가 PMOS 트랜지스터(P13)의 게이트단에 제공되면서, 상기 PMOS 트랜지스터(P13)를 턴-오프 시킨다. 이 동작으로 셀프 파워 업 회로(40)의 파워 업 신호 발생동작은 정지되어진다.

한편, 상기 파워 업 회로(50)가 저온 조건, 저전압 레벨 등의 조건 등에 의 하여 정상적으로 동작하지 못하는 경우가 발생될 수 있다. 이러한 경우에서는 셀프 파워 업 회로(40)에서 발생되는 파워 업 신호에 의해서 기준전압발생기(30)의 동작이 제어되어진다.

즉, 공급전압이 공급되기 시작하면, 접지전원에 게이트단자를 연결하여 턴-온 상태를 유지하고 있는 PMOS 트랜지스터(P11,P12)가 공급전압을 출력노드로 전달한다. 이때 셀프 파워 업 회로(40)의 출력노드의 전압은 공급전압의 레벨 상승과 비례하여 발생되어진다.

그리고 스위치인 PMOS 트랜지스터(P13)는 초기상태에서 턴-온 상태를 유지하고 있다. 따라서 상기 공급전압의 레벨 상승과 비례하여 발생되는 셀프 파워 업 회로(40)의 파워 업 신호는 턴-온 상태의 상기 PMOS 트랜지스터(P13)를 통해서 노아게이트(NOR11)의 제 1 입력신호로 제공되어진다.

이렇게 제공되는 셀프 파워 업 회로(40)의 출력신호가 상기 노아게이트(NOR11)에서 하이 논리값으로 인식 가능한 레벨에 도달했을 때, 선택부(60)는 하이신호를 발생한다. 상기 발생된 하이신호의 파워 업 신호가 기준전압발생기(30)에 제공된다. 상기 기준전압발생기(30)는 반도체 메모리장치에서 이용될 기준전압을 발생한다.

상기 기준전압발생기(30)에서 정상적으로 기준전압을 발생하면, 이때 발생된 신호가 PMOS 트랜지스터(P13)의 게이트단에 제공되면서, 상기 PMOS 트랜지스터(P13)를 턴-오프 시킨다. 이 동작으로 셀프 파워 업 회로(40)의 파워 업 신호 발생동작은 정지되어진다.

상기와 같은 과정으로 상기 선택부(60)에는 파워 업 회로(50) 또는 셀프 파워 업 회로(40)에서 발생한 파워 업신호가 입력되고, 상기 입력된 파워 업 신호가 기준전압발생기(30)에 제공되어진다. 따라서 기준전압발생기(30)는 어떤 조건에서도 안정적으로 발생되어지는 파워 업 신호에 의해서 항상 일정하게 기준전압을 발생하는 것이 가능하게 된다.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 안정적으로 파워 업 신호를 발생하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.

도 1은 종래 기술에 따른 파워 업 회로의 블록도,

도 2는 종래 기술에 따른 파워 업 회로의 상세 구성도,

도 3은 본 발명에 따른 파워 업 회로의 블록도,

도 4는 본 발명의 실시예에 따른 파워 업 발생기 블록의 상세 구성도.

* 도면의 주요 부분에 대한 부호의 설명 *

40 : 셀프 파워 업 회로 50 : 파워 업 회로

60 : 선택부 30 : 기준전압발생기

Claims (5)

1. 공급전압이 일정레벨에 도달하면, 파워 업 신호를 발생하는 제 1 파워 업 회로부;

   공급전압의 레벨 상승과 비례하는 파워 업 신호를 발생하는 제 2 파워 업 회로부;

   상기 제 1,2 파워 업 회로부에서 발생되는 파워 업 신호를 입력하여, 일정레벨에 도달하면 기준전압 발생을 제어하는 선택부를 포함하는 것을 특징으로 하는 파워 업 회로.
2. 제 1 항에 있어서,

   상기 제 1 파워 업 회로부는, 공급전압을 분압하는 분압부;

   상기 분압신호에 의해 동작하여 파워 업 신호를 발생하는 푸쉬풀회로부를 포함하는 것을 특징으로 하는 파워 업 회로.
3. 제 2 항에 있어서,

   상기 제 2 파워 업 회로부는, 공급전압과 출력노드 사이에 연결되고 게이트단자를 접지전원에 연결하는 PMOS 트랜지스터;

   상기 출력노드와 접지전원 사이에 연결되고, 게이트단자를 드레인단자와 연결하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 업 회로.
4. 제 3 항에 있어서,

   상기 PMOS 트랜지스터는, 한 쌍으로 이루어지고, 상기 NMOS 트랜지스터는 다수개로 이루어지는 것을 특징으로 하는 파워 업 회로.
5. 제 4 항에 있어서,

   상기 제 2 파워 업 회로부는, 출력신호를 스위칭하는 스위치를 더 포함하고, 상기 선택부의 출력신호에 의해서 상기 스위치의 동작을 제어하는 것을 특징으로 하는 파워 업 회로.

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