KR20100025821A - Method for forming capacitor of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 누설 전류(leakage current)를 억제하는 커패시터(capacitor) 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices and, more particularly, to a method of forming a capacitor that suppresses leakage current.
반도체 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 축소됨에 따라, 제한된 면적 내에 보다 큰 커패시턴스(capacitance)를 확보할 수 있는 커패시터가 요구되고 있다. 셀 트랜지스터(cell transistor) 및 셀 커패시터(cell capacitor)가 단위 메모리 셀(memory cell)을 구성하는 디램(DRAM) 소자에서, 개선된 메모리 동작을 위해 커패시턴스 값을 보다 더 크게 확보하도록 요구되고 있다. 제한된 면적 내에서 커패시턴스 값을 더 확보하기 위해서, 실린더 형태(cylindric type)로 하부 전극(storage node)을 형성하여 커패시터의 유효 표면적을 증가시키는 방안이 고려될 수 있다. 또한, 커패시터의 유전층으로 보다 높은 유전 상수 k를 가지는 물질을 도입하는 방안이 고려될 수 있다. As the degree of integration of semiconductor devices increases and design rules sharply decrease, there is a need for a capacitor capable of securing greater capacitance within a limited area. In DRAM devices in which cell transistors and cell capacitors constitute a unit memory cell, a larger capacitance value is required for improved memory operation. In order to further secure the capacitance value within the limited area, a method of increasing the effective surface area of the capacitor by forming a storage node in a cylindrical type may be considered. In addition, a method of introducing a material having a higher dielectric constant k into the dielectric layer of the capacitor may be considered.
커패시터의 커패시턴스 값을 보다 더 크게 확보하기 위해 하부 전극 실린더의 높이가 증가되고 있으나, 실린더 전극 형성을 위해 수행되는 사진 노광 과 정(photolithography and exposure process)이나 식각 과정에서의 공정 마진(margin)이 높이 증가에 의존하여 더 협소해지고 있다. 이러한 공정 마진의 부족에 의해 이러한 실린더 높이 증가는 한계에 다다르고 있다. 또한, 커패시턴스의 증가를 위해서 커패시터 유전층의 유효 두께를 감소시키고자 노력하고 있으나, 유전층의 두께 감소에 의존하여 누설 전류가 증가될 수 있어, 커패시턴스의 신뢰성 저하가 유발될 수 있다. Although the height of the lower electrode cylinder is increasing to obtain a larger capacitance value of the capacitor, the process margin during the photolithography and exposure process or the etching process to form the cylinder electrode is increased. It is getting narrower depending on the increase. This lack of process margins has led to this increase in cylinder height. In addition, although efforts have been made to reduce the effective thickness of the capacitor dielectric layer in order to increase the capacitance, the leakage current may be increased depending on the decrease in the thickness of the dielectric layer, thereby causing a decrease in the reliability of the capacitance.
커패시터의 유전층의 유효 두께를 감소시키거나 또는 유전층의 유효 유전율을 증가시키기 위해서, 커패시터의 유전층을 단일 유전 물질로 구성하는 방안이 고려될 수 있다. 그런데, 단일 유전 물질의 층을 증착할 때, 하부 전극의 기하학적 구조에 의해 증착된 층이 균일한 두께를 가지기 어려울 수 있다. 예컨대, 하부 전극을 실린더 전극으로 형성하는 경우, 유전층의 증착 시 실린더 전극의 돌출되는 측벽의 끝단에 증착이 우세하게 진행되고, 반면에 실린더 전극의 바닥 모서리(coner) 부분에는 증착 소스(source)의 도달이 상대적으로 취약하여 증착이 상대적으로 열악하게 진행될 수 있다. 이에 따라, 실린더 전극의 바닥 모서리 부분에 증착된 유전층의 두께는 상대적으로 얇아지게 되어, 유전층의 두께 균일도가 전체적으로 취약해진다. 이와 같이 유전층의 두께가 상대적으로 얇게 증착되게 되는 실린더 바닥 모서리 부분이나 모서리에 인근하는 측벽이나 바닥 부분에서, 유전층의 두께는 상대적으로 얇아지므로, 이러한 부분에 상대적으로 전계(field)가 집중되게 된다. 이러한 전계의 국부적 집중에 의해, 이러한 취약 부분으로 전극에 대전된 전하들이 누설되는 누설 전류 현상이 유발될 수 있다. In order to reduce the effective thickness of the dielectric layer of the capacitor or to increase the effective dielectric constant of the dielectric layer, a method of constructing the dielectric layer of the capacitor with a single dielectric material may be considered. By the way, when depositing a layer of a single dielectric material, it may be difficult for the deposited layer to have a uniform thickness by the geometry of the lower electrode. For example, when the lower electrode is formed as a cylinder electrode, deposition proceeds predominantly at the end of the protruding side wall of the cylinder electrode during deposition of the dielectric layer, while the bottom source portion of the cylinder electrode has a deposition source. Reach is relatively fragile and deposition can proceed relatively poorly. Accordingly, the thickness of the dielectric layer deposited on the bottom edge portion of the cylinder electrode becomes relatively thin, resulting in a weak overall thickness uniformity. As such, the thickness of the dielectric layer becomes relatively thin in the cylinder bottom edge portion or the side wall or bottom portion adjacent to the edge where the thickness of the dielectric layer is relatively thin, so that the field is relatively concentrated in this portion. By this local concentration of the electric field, a leakage current phenomenon may be caused in which charges charged to the electrode leak to such a weak part.
이러한 유전층의 두께 균일도 취약에 따른 누설 전류를 억제하기 위해서, 유전층을 여러 층의 유전 물질층들이 적층된 구조로 도입하고 있다. 예를 들어, 유전층들 사이에 비정질 구조를 가져 누설 전류를 억제할 수 있다고 알려진 알루미늄 산화물(Al2O3)층을 누설 전류 방지층으로 도입하고 있다. 그런데, 이와 같이 다중층으로 유전층을 구성할 경우, 유전층의 두께는 단일층으로 구성하는 경우에 비해 상대적으로 두꺼워지게 된다. 또한, 여러 종류의 유전 물질층들을 적층함으로써, 전체 유전층의 유효 유전율은 유전 물질의 유전 상수 k에 비해 저하되게 된다. 따라서, 커패시터의 커패시턴스는 저하되게 되므로, 커패시턴스의 증가를 위해서 누설 전류 현상의 유발을 억제하여 유전층의 유효 두께를 보다 얇게 구현할 수 있는 방법의 개발이 요구되고 있다. In order to suppress leakage current due to the weak thickness uniformity of the dielectric layer, the dielectric layer is introduced in a structure in which several layers of dielectric material layers are stacked. For example, an aluminum oxide (Al 2 O 3 ) layer, which is known to have an amorphous structure between dielectric layers to suppress leakage current, is introduced as a leakage current prevention layer. However, when the dielectric layer is composed of multiple layers in this manner, the thickness of the dielectric layer is relatively thicker than that of the single layer. In addition, by stacking various kinds of dielectric material layers, the effective dielectric constant of the entire dielectric layer is lowered compared to the dielectric constant k of the dielectric material. Therefore, since the capacitance of the capacitor is lowered, there is a demand for the development of a method capable of realizing the effective thickness of the dielectric layer by suppressing the occurrence of leakage current in order to increase the capacitance.
본 발명은 누설 전류를 억제하며 커패시턴스를 증가시킬 수 있는 반도체 소자의 커패시터 형성 방법을 제시하고자 한다. The present invention proposes a method of forming a capacitor of a semiconductor device capable of suppressing leakage current and increasing capacitance.
본 발명의 일 관점은, 반도체 기판 상에 실린더 형상의 하부 전극으로 실린더 전극(cylindric node)을 형성하는 단계; 상기 실린더 전극 상에 제1유전층을 증착하는 제1증착 단계; 상기 제1유전층 상에 식각 과정을 수행하여 상기 실린더 전극의 돌출된 끝단 부분 상에서 상기 제1증착 시 상대적으로 두껍게 증착된 상기 제1유전층 부분의 두께를 감소시키는 식각 단계; 상기 식각 과정이 수행된 상기 제1유전층 상에 상기 실린더 전극의 바닥 모서리 부분 상에서 상기 제1증착 시 상대적으로 얇은 두께로 증착된 상기 제1유전층의 다른 부분의 두께를 보강하는 제2유전층을 증착하는 제2증착 단계; 및 상기 제2유전층 상에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법을 제시한다. One aspect of the invention, forming a cylindrical electrode (cylindric node) with a cylindrical lower electrode on the semiconductor substrate; A first deposition step of depositing a first dielectric layer on the cylinder electrode; Performing an etching process on the first dielectric layer to reduce the thickness of the portion of the first dielectric layer deposited relatively thick during the first deposition on the protruding end portion of the cylinder electrode; Depositing a second dielectric layer on the first dielectric layer on which the etching process is performed, reinforcing a thickness of another portion of the first dielectric layer deposited at a relatively thin thickness on the first edge on the bottom edge of the cylinder electrode; Second deposition step; And it provides a capacitor forming method of a semiconductor device comprising the step of forming an upper electrode on the second dielectric layer.
본 발명의 다른 일 관점은, 반도체 기판 상에 실린더 형상의 하부 전극으로 실린더 전극(cylindric node)을 형성하는 단계; 상기 실린더 전극 상에 제1유전층을 증착하는 제1증착 단계; 상기 제1유전층 상에 식각 과정을 수행하여 상기 실린더 전극의 돌출된 끝단 표면을 노출시키는 식각 단계; 상기 식각 과정이 수행된 상기 제1유전층 및 노출된 상기 실린더 전극 끝단 표면 상에 제2유전층을 증착하는 단계; 및 상기 제2유전층 상에 상부 전극을 형성하는 단계를 포함하는 반도체 소자 의 커패시터 형성 방법을 제시한다. Another aspect of the invention, forming a cylindrical electrode (cylindric node) with a cylindrical lower electrode on the semiconductor substrate; A first deposition step of depositing a first dielectric layer on the cylinder electrode; Etching to expose the protruding end surface of the cylinder electrode by performing an etching process on the first dielectric layer; Depositing a second dielectric layer on the first dielectric layer on which the etching process is performed and the exposed end surface of the cylinder electrode; And it provides a capacitor forming method of a semiconductor device comprising the step of forming an upper electrode on the second dielectric layer.
본 발명의 다른 일 관점은, 반도체 기판 상에 실린더 형상의 하부 전극으로 실린더 전극(cylindric node)을 형성하는 단계; 상기 실린더 전극 상에 제1유전층을 증착하는 제1증착 단계; 상기 제1유전층 상에 식각 과정을 수행하여 상기 실린더 전극의 돌출된 끝단 부분 상에서 상기 제1증착 시 상대적으로 두껍게 증착된 상기 제1유전층 부분의 두께를 감소시키는 식각 단계; 상기 식각 과정이 수행된 상기 제1유전층 상에 상기 실린더 전극의 바닥 모서리 부분 상에서 상기 제1증착 시 상대적으로 얇은 두께로 증착된 상기 제1유전층의 다른 부분의 두께를 보강하는 제2유전층을 증착하는 제2증착 단계; 상기 제2유전층 상에 티타늄지르코늄질화물(TiZrN)을 포함하는 접착층을 형성하는 단계; 및 상기 접착층 상에 루테늄(Ru)층을 포함하는 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법을 제시한다. Another aspect of the invention, forming a cylindrical electrode (cylindric node) with a cylindrical lower electrode on the semiconductor substrate; A first deposition step of depositing a first dielectric layer on the cylinder electrode; Performing an etching process on the first dielectric layer to reduce the thickness of the portion of the first dielectric layer deposited relatively thick during the first deposition on the protruding end portion of the cylinder electrode; Depositing a second dielectric layer on the first dielectric layer on which the etching process is performed, reinforcing a thickness of another portion of the first dielectric layer deposited at a relatively thin thickness on the first edge on the bottom edge of the cylinder electrode; Second deposition step; Forming an adhesive layer including titanium zirconium nitride (TiZrN) on the second dielectric layer; And forming an upper electrode including a ruthenium (Ru) layer on the adhesive layer.
상기 실린더 전극은 순차적 흐름 증착(SFD)된 티타늄질화물(TiN)층을 포함하여 형성될 수 있다. The cylinder electrode may include a titanium nitride (TiN) layer that is sequentially flow deposited (SFD).
상기 제1유전층 및 상기 제2유전층은 동일한 유전 물질을 증착하여 형성될 수 있다. The first dielectric layer and the second dielectric layer may be formed by depositing the same dielectric material.
상기 제1 및 제2유전층은 지르코늄 산화물(ZrO2)층으로 원자층 증착(ALD)될 수 있다. The first and second dielectric layers may be atomic layer deposited (ALD) with a zirconium oxide (ZrO 2 ) layer.
상기 식각 단계는 삼불화질소(NF3) 가스 또는 사불화탄소(CF4) 가스를 식각 제(etchant)로 이용하는 식각 과정으로 수행될 수 있다. The etching step may be performed by an etching process using nitrogen trifluoride (NF 3 ) gas or carbon tetrafluoride (CF 4 ) gas as an etchant.
상기 식각 단계는 상기 실린더 전극의 돌출된 끝단 부분 상의 상기 제1유전층 부분의 두께가 상기 실린더 전극의 바닥 모서리 부분 상의 상기 제1유전층의 다른 부분의 두께에 비해 얇아질 때까지 진행될 수 있다. The etching step may proceed until the thickness of the portion of the first dielectric layer on the protruding end portion of the cylinder electrode becomes thinner than the thickness of another portion of the first dielectric layer on the bottom edge portion of the cylinder electrode.
상기 식각 단계는 상기 실린더 전극의 노출된 끝단 부분에 인접하는 상기 실린더 전극의 상측 측벽 표면을 더 노출하고 상기 실린더 전극의 바닥 모서리 부분 상에 상기 제1유전층 부분을 잔류시키게 진행될 수 있다. The etching may further proceed to expose the upper sidewall surface of the cylinder electrode adjacent to the exposed end portion of the cylinder electrode and to leave the first dielectric layer portion on the bottom edge portion of the cylinder electrode.
상기 제1증착, 식각 및 제2증착 단계를 하나의 단위 사이클(cycle)로 하여 상기 단위 사이클을 반복하는 단계를 더 포함할 수 있다. The method may further include repeating the unit cycle by using the first deposition, etching, and second deposition steps as one unit cycle.
상기 상부 전극을 형성하는 단계는 상기 루테늄층 상에 티타늄질화물(TiN)층을 형성하는 단계를 더 포함할 수 있다. The forming of the upper electrode may further include forming a titanium nitride (TiN) layer on the ruthenium layer.
본 발명의 실시예는 실린더 형상의 하부 전극 상에 균일한 두께의 유전층을 형성할 수 있어, 유전층의 두께의 국부적으로 감소에 기인하는 누설 전류를 억제하는 반도체 소자의 커패시터 형성 방법을 제시할 수 있다. 커패시터의 유전층의 두께 균일성을 개선할 수 있어, 유전층에 누설 전류 억제를 위한 별도의 추가적인 누설 전류 억제층의 도입을 배제하여, 유전층이 단일 유전 물질층으로 구성되도록 할 수 있다. 이에 따라, 다층 구조로 유전층을 도입할 때 수반되는 유효 유전율의 감소를 배제할 수 있어, 커패시터의 커패시턴스의 개선을 구현할 수 있다. Embodiments of the present invention can form a dielectric layer having a uniform thickness on the cylindrical lower electrode, it is possible to provide a method for forming a capacitor of a semiconductor device that suppresses leakage current caused by a local decrease in the thickness of the dielectric layer. . The thickness uniformity of the dielectric layer of the capacitor can be improved, thereby eliminating the introduction of a separate additional leakage current suppression layer for leakage current suppression in the dielectric layer, such that the dielectric layer consists of a single dielectric material layer. Accordingly, the reduction of the effective dielectric constant accompanying the introduction of the dielectric layer into the multilayer structure can be eliminated, thereby improving the capacitance of the capacitor.
본 발명의 실시예는 반도체 소자의 커패시터를 구성하는 하부 전극이 실린더 형상(cylindric shape)을 가지게 형성하고, 실린더 형상의 하부 전극 상에 형성되는 유전층의 두께가 국부적으로 감소되는 것을 억제하기 위해서, 유전층의 제1증착 후에 식각 과정을 도입하고 연후에 제2증착을 수행하는 과정을 도입한다. 제1증착, 식각 및 제2증착의 일련된 과정은 경우에 따라 다수 번 반복 수행될 수 있다. An embodiment of the present invention is to form a lower electrode constituting a capacitor of a semiconductor device having a cylindrical shape (cylindric shape), in order to suppress the locally reduced thickness of the dielectric layer formed on the cylindrical lower electrode, An etching process is introduced after the first deposition and a process of performing the second deposition afterwards is introduced. The series of processes of first deposition, etching and second deposition can be repeated several times as the case may be.
하부 전극의 실린더 형상에 따른 기하학적 영향에 의해서, 실린더 형상을 이루는 하부 전극, 즉, 실린더 전극의 측벽의 상측 끝단 부분에 증착되는 유전층 제1부분의 두께와, 실린더 전극의 바닥 모서리 부분에 증착되는 유전층 제2부분의 두께가 차이나는 현상이, 유전층 증착 시 수반되기 마련이다. 제1증착과 제2증착 과정들 사이에 도입되는 식각 과정은, 제1증착 과정에서 상대적으로 두꺼운 두께로 증착된 제1유전층 제1부분, 즉, 하부 전극의 측벽 끝단 부분 상에 증착된 제1유전층 제1부분에 대해 식각 작용이 우세하게 수행되게 된다. 식각 과정 또한 실린더 전극의 기하학적 구조에 의해 영향을 받으므로, 실린더 전극 끝단 부분 상에 위치하는 제1유전층 제1부분에 대한 식각 작용이 상대적으로 우세하게 된다. Due to the geometrical influence of the cylinder shape of the lower electrode, the thickness of the first portion of the dielectric layer deposited on the upper end of the side wall of the cylindrical electrode, that is, the cylinder electrode, that is, the dielectric layer deposited on the bottom edge of the cylinder electrode The difference in thickness of the second portion is often accompanied by the deposition of the dielectric layer. The etching process introduced between the first deposition process and the second deposition process may include a first portion of the first dielectric layer deposited to have a relatively thick thickness in the first deposition process, that is, a first deposited on the sidewall end portion of the lower electrode. Etching is predominantly performed on the first portion of the dielectric layer. Since the etching process is also influenced by the geometry of the cylinder electrode, the etching effect on the first portion of the first dielectric layer positioned on the end portion of the cylinder electrode is relatively superior.
따라서, 실린더 전극의 측벽 끝단 부분 상에 증착된 제1유전층 제1부분의 두께가 국부적으로 감소될 수 있으므로, 후속 제2증착 후의 제1 및 제2유전층을 포함하는 전체 유전층은, 실린더 형상을 이루는 하부 전극의 측벽의 상측 끝단 부분에 증착된 유전층의 두께가 하부 전극의 실린더 바닥 모서리 부분에 증착되는 유전층의 두께와 실질적으로 대등하게 유도될 수 있다. Therefore, since the thickness of the first dielectric layer first portion deposited on the sidewall end portion of the cylinder electrode can be locally reduced, the entire dielectric layer including the first and second dielectric layers after the second deposition is cylindrical. The thickness of the dielectric layer deposited on the upper end portion of the sidewall of the lower electrode may be derived substantially equal to the thickness of the dielectric layer deposited on the cylinder bottom edge portion of the lower electrode.
실린더 전극의 바닥 모서리 부분 상에 제1증착된 제1유전층 제2부분은, 실린 더 형상의 기하학적 요인에 의해 이러한 식각 과정에서 상대적으로 미약하게 식각되게 된다. 따라서, 실린더 전극의 바닥 모서리 부분 상에 제1증착된 제1유전층 제2부분은 식각 과정에 의한 두께 손실이 실질적으로 없어 초기 두께에 유사한 두께를 유지할 수 있다. 이러한 실린더 전극의 바닥 모서리 부분 상에 제1증착된 제1유전층 제2부분 상에 제2증착에 의한 제2유전층 부분이 보강되므로, 실린더 전극의 바닥 모서리 부분 상에 최종적으로 잔류되는 전체 유전층의 두께는 한 차례의 제1증착에 의해 형성될 수 있는 두께에 비해 두꺼운 두께를 가지게 된다. The first portion of the first dielectric layer deposited on the bottom edge portion of the cylinder electrode is relatively weakly etched in this etching process by geometric factors of the cylinder shape. Therefore, the first dielectric layer second portion deposited on the bottom edge portion of the cylinder electrode is substantially free of thickness loss due to the etching process, thereby maintaining a thickness similar to the initial thickness. Since the second dielectric layer portion by the second deposition is reinforced on the first dielectric layer second portion deposited on the bottom edge portion of the cylinder electrode, the thickness of the entire dielectric layer finally remaining on the bottom edge portion of the cylinder electrode. Has a thickness thicker than the thickness that can be formed by one first deposition.
이와 같이, 유전층의 두께가 상대적으로 얇게 형성되는 실린더 전극의 바닥 모서리 부분에서의 유전층 두께가 보강되어 보다 두꺼운 두께를 가지게 되므로, 전계의 집중에 의한 누설 전류 발생을 보다 유효하게 억제할 수 있다. 누설 전류의 억제가 가능하므로, 커패시터의 유전층 구조 내에 별도의 누설 전류 억제를 위한 억제층, 예컨대, 알루미늄 산화물(Al2O3)층의 도입을 배제할 수 있다. As described above, since the thickness of the dielectric layer at the bottom edge portion of the cylinder electrode in which the thickness of the dielectric layer is formed relatively thin is reinforced to have a thicker thickness, leakage current caused by concentration of the electric field can be more effectively suppressed. Since the leakage current can be suppressed, introduction of a suppression layer for suppressing a separate leakage current, for example, an aluminum oxide (Al 2 O 3 ) layer, in the dielectric layer structure of the capacitor can be eliminated.
이에 따라, 커패시터의 유전층을 단일 유전 물질층, 예컨대, 지르코늄 산화물(ZrO2)층의 단일층으로 도입할 수 있다. 지르코늄 산화물(ZrO2)층의 단일층으로 유전층을 형성할 경우, 알루미늄 산화물층의 도입에 따른 유전층 전체의 유전율 감소를 배제할 수 있고, 또한, 다층 구조에 비해 얇은 두께로 유전층을 구성하는 것이 가능하다. 따라서, 커패시터의 유전층의 유효 두께를 감소시킬 수 있어, 커패시터의 커패시턴스를 증가시킬 수 있다. 이러한 커패시터는 50㎚ 이하의 디자인 룰(design rule)의 디램 소자에서 요구되는 커패시턴스 값을 제한된 면적 내에서 제공할 수 있어, 보다 고도로 집적된 반도체 소자를 구현하는 데 유효하게 이용될 수 있다. Accordingly, the dielectric layer of the capacitor can be introduced into a single layer of a single dielectric material layer, such as a zirconium oxide (ZrO 2 ) layer. When the dielectric layer is formed of a single layer of a zirconium oxide (ZrO 2 ) layer, the dielectric constant of the entire dielectric layer due to the introduction of the aluminum oxide layer can be excluded, and the dielectric layer can be configured to have a thin thickness compared to the multilayer structure. Do. Therefore, the effective thickness of the dielectric layer of the capacitor can be reduced, thereby increasing the capacitance of the capacitor. Such a capacitor can provide a capacitance value required in a DRAM device of a design rule of 50 nm or less within a limited area, and thus can be effectively used to implement a more highly integrated semiconductor device.
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 커패시터 형성 방법을 설명하기 위해 제시한 단면도들이다. 1 to 9 are cross-sectional views provided to explain a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 반도체 기판(100) 상에 디램 소자의 메모리 셀을 구성하는 셀 트랜지스터(cell transistor)를 형성하는 과정을 수행한다. 예컨대, 반도체 기판(100)에 얕은트렌치소자분리(STI: Shallow Trench Isolation) 과정을 수행하여 소자분리층(101)을 형성하여, 활성 영역(103)을 설정한다. 활성 영역(103)에 하단부에 상대적으로 선폭이 넓은 벌브(bulb) 형상의 프로파일(profile)을 가지는 리세스 홈(recess: 111)을 형성한 후, 리세스 홈(111)을 채우는 게이트(gate: 120)를 형성한다. 리세스 홈(111)의 내측벽면 및 기판(100) 표면 상에 게이트 유전층(111)을 형성하고, 폴리실리콘층(polysilion layer: 121) 및 텅스텐층(tungsten layer; 123)과 같은 금속층을 형성하여 게이트(120)로 이용한다. Referring to FIG. 1, a process of forming a cell transistor constituting a memory cell of a DRAM device on a
게이트(120)를 위한 층 상에 하드 마스크(hard mask: 125)를 실리콘 질화물(Si3N4)을 포함하여 형성하고, 하드 마스크(125)의 형상에 정렬되게 게이트(120)를 패터닝(patterning)한다. 게이트(120) 측벽에 스페이서(spacer: 127)를 형성하여 셀 트랜지스터의 게이트 스택(gate stack)을 형성한 후, 노출된 반도체 기판(100) 부분, 즉, 트랜지스터의 소스/드레인(source & drain)의 정션 영역(junction)에 접속되는 콘택 패드들(contact pad: 131, 135)을 형성한다. 이때, 콘택 패드들(131, 135)은 제1절연층(140)을 관통하게 자기정렬콘택과정(SAC: Self Aligned Contact) 과정으로 형성될 수 있다. 콘택 패드들(131, 135)은 소스 영역을 커패시터와 연결시키는 제1콘택 패드(131)와, 드레인 영역을 비트 라인(bit line)과 연결시키는 제2콘택 패드(135)로 형성될 수 있다. A
콘택 패드들(131, 135)을 절연시키는 제2절연층(150)을 형성하고, 제2절연층(150)을 관통하여 제1콘택 패드(131)에 정렬 연결되는 하부 전극 콘택(storage node contact: 160)을 형성한다. 하부 전극 콘택(160)은 메모리 셀을 구성하는 셀 커패시터를 셀 트랜지스터와 전기적으로 연결시키기 위해 도입된다. 이러한 하부 전극 콘택(160)은 비트 라인을 절연하게 형성되는 제2절연층(150)을 관통하고 비트 라인들의 사이 부분을 관통하게 형성된다. 비트 라인은 제2절연층(150)에 의해 하부 전극 콘택(160) 및 제1콘택 패드(131)들과 절연되고 제2콘택 패드(135)와 연결되게 형성된다. A lower electrode contact is formed to form a second insulating
제2절연층(150) 상에 커패시터의 하부 전극(storage node)을 실린더 형상의 실린더 전극(cylindric node)으로 형성하기 위한 형틀을 위한 몰드(mold)층(220)을 형성한다. 몰드층(220)의 하부에 실린더 전극의 외측 측벽 표면을 노출시킬 때, 실린더 전극을 지지하기 위한 지지층(210)을 더 형성한다. 지지층(210)은 몰드층(220)이 실리콘 산화물(SiO2)층으로 형성될 때, 실리콘 산화물층과 식각 선택비를 가지는 실리콘 질화물(Si3N4)층을 포함하여 형성될 수 있다. A
몰드층(220)을 관통하여 하부 전극의 형상을 부여하는 오픈닝홀(opening hole: 230)을 형성하는 식각 과정에서 서로 다른 식각율(etch rate)을 나타내는 이중층을 포함하여 몰드층(220)을 형성할 수 있다. 상대적으로 밀도(density)가 낮아 식각 과정에서 보다 높은 식각율을 나타낼 수 있는 제1몰드층(221)을 포스포실리케이트글래스(PSG: PhosphoSilicate Glass)를 포함하여 형성하고, 상대적으로 밀도(density)가 높아 식각 과정에서 보다 낮은 식각율을 나타낼 수 있는 제2몰드층(223)을 플라즈마 개선 테오스(PE-TEOS: Plasma Enhanced TetraEthylOrthoSilicate)층을 포함하여 형성할 수 있다. In the etching process of forming the
몰드층(220)을 선택적 식각하는 과정을 수행하여, 관통하는 오프닝홀(230)을 형성한다. 이때, 오프닝홀(230)을 형성하는 과정에서 제2몰드층(223)에 비해 제1몰드층(221)의 식각율이 높게 구현될 수 있으므로, 오프닝홀(230)의 측벽 프로파일은 상측의 제1선폭(233)이 점차 감소하다가 제1몰드층(221) 부분에서의 제2선폭이 다시 확장되어 감소되는 경향을 가질 수 있다. 이에 따라, 오프닝홀(230)의 높이가 상당히 높은 수준, 예컨대, 1450㎚ 수준이고 목표 선폭이 70㎚일 경우와 같이 종횡비가 상당히 높은 오프닝홀(230)이, 하부의 하부 전극 콘택(160) 표면을 충분히 노출할 수 있게 형성된다. 따라서, 하부 전극 콘택(160)과 하부 전극인 실린더 전극의 접촉 면적을 증가시킬 수 있어, 접촉 저항의 개선을 구현하는 데 유리하다. A process of selectively etching the
도 2를 참조하면, 오프닝홀(230)의 측벽 프로파일을 따르는 실린더 전극층을 형성한다. 실린더 전극층을 증착한 후 에치 백(etch back)하거나 평탄화하여 셀(cell) 별로 실린더 전극(300)을 전극 분리(node separation)한다. 실린더 전극(300)을 위한 층은 티타늄 질화물(TiN)층을 포함하여 형성될 수 있다. 티타늄 질 화물층은 순차적 흐름 증착(SFD: Sequential Flow Deposition)으로 증착될 수 있다. 예컨대, 대략 600℃ 증착 온도에서 사불화 티타늄(TiCl4) 가스를 티타늄 소스(Ti source)로 제공하고, 이와 함께, 암모니아(NH3) 가스를 질소 소스로 제공하여 증착을 수행한다. Referring to FIG. 2, a cylinder electrode layer along the sidewall profile of the
이때, 사불화 티타늄 가스는 대략 60 sccm의 흐름량으로 제공되고, 암모니아 가스는 900 sccm의 흐름량으로 제공되며, 이때, 질소 가스(N2)가 캐리어 가스(carrier gas)로 대략 340 sccm의 흐름량으로 제공될 수 있다. 티타늄 질화물층의 일차 증착 후, 대략 600℃ 온도에서 질소 가스 및 암모니아 가스 분위기에서 암모니아 가스를 이용한 질화 처리를 수행한다. 암모니아 가스는 이전 단계에서의 흐름량보다 높은 대략 5400 sccm의 흐름량으로 제공되고, 질소 가스는 대략 400 sccm의 흐름량으로 제공될 수 있다. 이러한 암모니아 가스를 이용한 질화 처리에 의해서 일차 증착된 티타늄 질화물층의 질소 함량이 증가될 수 있다. 이러한 SFD 과정은 일차 증착 및 질화 처리를 하나의 사이클(cycle)로 하여 다수 번 반복 수행되어, 증착된 티타늄 질화물층의 두께를 실린더 전극(300)에 요구되는 대략 200Å 내지 300Å까지 증가시킨다. At this time, the titanium tetrafluoride gas is provided at a flow rate of approximately 60 sccm, and the ammonia gas is provided at a flow rate of 900 sccm, wherein nitrogen gas (N 2 ) is provided at a flow rate of approximately 340 sccm as a carrier gas. Can be. After the first deposition of the titanium nitride layer, nitriding treatment with ammonia gas in a nitrogen gas and ammonia gas atmosphere is performed at a temperature of approximately 600 ° C. Ammonia gas may be provided at a flow rate of approximately 5400 sccm higher than the flow rate at the previous step, and nitrogen gas may be provided at a flow rate of approximately 400 sccm. By the nitriding treatment using such ammonia gas, the nitrogen content of the first deposited titanium nitride layer may be increased. This SFD process is repeated a number of times with one cycle of primary deposition and nitriding, increasing the thickness of the deposited titanium nitride layer to approximately 200 kPa to 300 kPa required for the
도 3을 참조하면, 실린더 전극(300)을 셀(cell) 별로 분리한 후, 몰드층(220)을 선택적으로 제거한다. 몰드층(220)의 제거는 습식 식각 과정으로 수행될 수 있으며, 하부의 지지층(210)이 노출되고, 실린더 전극(300)의 외측 측벽 표면이 노출되게 수행될 수 있다. 실린더 전극(300)의 외측 측벽 표면이 노출됨에 따라, 커패시터의 유전층의 유효 표면적은 노출된 외측 측벽 표면적만큼 증가될 수 있다. Referring to FIG. 3, after separating the
도 4 및 도 5를 참조하면, 실린더 전극(300)을 덮게 제1유전층(410)을 증착한다. 도 5는 도 4의 실린더 전극(300) 부분을 확대 도시한 도면이다. 실린더 전극(300)은 반도체 기판(100) 상에 실질적으로 수직한 측벽을 가지는 실린더 형상을 가지므로, 이러한 실린더 형상 상에 끊임없이 증착되도록 원자층 증착(ALD: Atomic Layer Deposition)으로 제1유전층(410)을 증착한다. 제1유전층(410)은 유전 상수 k가 상당히 높은 고유전 물질, 예컨대, 지르코늄 산화물(ZrO2)로 대략 60Å 정도 두께를 목표 두께(target thickness)로 증착한다. 4 and 5, the
예컨대 대략 295℃ 온도 조건에서, 대략 1.7 토르(Torr)로 공정 챔버(chamber)의 압력 조건을 설정한 ALD 과정으로 지르코늄 산화물층을 증착한다. 지르코늄 소스(Zr-source)로 테트라키스 에틸메틸아미노-지르코늄(TEMAZ: Tetrakis-EthylMethylAmino-Zirconium)을 공급하고, 아르곤(Ar) 분위기에서 퍼지(purge)하고, 오존(O3)과 같은 산화 소스를 제공하고, 다시 아르곤 퍼지하는 과정으로 ALD 과정은 수행될 수 있다. 이때, 오존은 280g/m3( 정도 공급될 수 있으며, 산소 가스(O2)를 이용할 경우에는 2400sccm의 흐름량으로 공정 챔버에 제공될 수 있다. TEMAZ/Ar/O3/Ar의 공급 시간은 4"(초)/4"/6"/3"로 제어될 수 있으며, 흐름량은 각각 800sccm/500sccm/2000sccm/500sccm으로 제어될 수 있다. For example, a zirconium oxide layer is deposited by an ALD process that sets the pressure conditions of the process chamber to approximately 1.7 Torr at approximately 295 ° C. temperature conditions. Tetrakis-EthylMethylAmino-Zirconium (TEMAZ) is supplied as a zirconium source (Zr-source), purged in an argon (Ar) atmosphere, and an oxidation source such as ozone (O 3 ) is supplied. The ALD process may be performed by providing and argon purging again. At this time, ozone may be supplied at a rate of about 280 g / m 3 , and when oxygen gas (O 2 ) is used, a flow rate of 2400 sccm may be provided to the process chamber. The supply time of TEMAZ / Ar / O3 / Ar is 4 ”. (Seconds) / 4 "/ 6" / 3 ", and the flow rate may be controlled at 800sccm / 500sccm / 2000sccm / 500sccm, respectively.
제1유전층(410)이 대략 60Å 정도 목표 두께로 형성되게 이러한 ALD 과정을 반복 수행할 수 있다. 실제 60Å를 가지게 설정된 ALD 과정을 수행한 결과의 제1유 전층(410)의 실제 증착된 두께를 계측하면, 실린더 전극(300)의 상측부, 즉, 측벽의 돌기된 끝단 부분 상의 제1유전층 상측 부분(411)의 두께(412)는 대략 50Å 내지 60Å 두께 정도로 계측되는 데 비해, 실린더 전극(300)의 바닥 모서리 부분 상의 제1유전층(410) 바닥 모서리 부분(413)의 두께(414)는 상당히 얇은 대략 20Å 내지 30Å 정도 두께로 계측되고 있다. This ALD process may be repeated so that the
이러한 제1유전층(410)의 국부적 두께 불균일 현상은 실린더 전극(300)의 3차원 형상에 따른 기하학적 요인이 증착에 영향을 미친 결과로 해석될 수 있다. ALD 증착 시 증착 소스는 실린더 전극(300)의 상측 끝단 부분에 우선 도달하게 되고, 실린더 전극(300)의 바닥 부분에 도달하게 되는 확률은 상대적으로 열악하게 된다. 제1유전층(410)의 증착 목표 두께를 더 크게 설정하여 제1유전층(410)의 두께가 더 크게 증가시키는 경우(415)에도 실질적으로 하부의 실린더 전극(300)의 바닥 모서리 부분 상의 제1유전층(410) 바닥 모서리 부분(413)의 두께(414)는 유효한 두께 증가가 관측되지 못하고 있다. 이는 제1유전층(410)의 두께가 더 크게 증가시키는 경우(415)에 유발되는 오버행(overhang)에 의해 실린더 전극(300) 입구가 오히려 협소해지거나 막힌 효과가 유발되어, 증착 소스가 실린더 전극(300) 내부(301)로의 유입되기 더욱 어려워지는 것으로 해석될 수 있다. 따라서, 단순한 제1유전층(410)의 증착 과정의 제어나 증착 조건의 변경만으로, 실린더 전극(300)의 바닥 모서리 부분 상의 제1유전층 바닥 모서리 부분(413)의 두께(414)가 상대적으로 얇아지는 현상을 억제하기는 어려워, 본 발명의 실시예에서는 제1유전층(410)의 증착 후 과정으로 식각(etch) 과정을 도입한다. The local thickness non-uniformity phenomenon of the
도 6을 참조하면, 제1유전층(410)에 대해 식각 과정을 수행한다. 식각 과정은 지르코늄 산화물층과 같은 산화물에 대한 식각 소스(etch source), 예컨대, 삼불화 질소(NF3) 가스 또는 사불화탄소(CF4) 가스를 식각제(etchant)로 이용하는 건식 식각 과정 또는 건식 플라즈마(plasma) 식각 과정으로 수행될 수 있다. 이때, 실린더 전극(300)의 3차원 형상 및 이에 따른 증착된 제1유전층(410)의 형상에 따른 기하학적 요인에 의해, 식각 작용은 실린더 전극(300)의 상측 끝단 부분 상의 제1유전층(410) 상측 부분(411)에 우선적으로 그리고 집중적으로 작용하게 된다. 이에 따라, 실린더 전극(300)의 바닥 모서리 부분 상의 제1유전층(410) 바닥 모서리 부분(413)에 비해 실린더 전극(300)의 상측 부분 상의 제1유전층(410) 상측 부분(411)에서 더 많은 양이 식각되게 된다. 즉, 상측 부분(411)에서의 식각 제거된 제1두께(418)는 모서리 부분(413)에서의 식각 제거된 제2두께(419)에 비해 상당히 크게 된다. Referring to FIG. 6, an etching process is performed on the
식각 과정은 실린더 전극(300)의 상측 부분 상의 제1유전층(410) 상측 부분(411)에서의 식각에 따른 잔류 두께가, 실린더 전극(300)의 바닥 모서리 부분 상의 제1유전층(410) 바닥 모서리 부분(413)에서의 잔류 두께보다 얇아질 때까지 수행되도록 제어될 수 있다. 이에 따라, 제1유전층(410) 상측 부분(411)의 두께가 감소된 제1유전층(410)의 제1잔류층(416)이 유도된다. In the etching process, the residual thickness according to the etching in the
이때, 식각 과정은 실린더 전극(300)의 상측 표면(303)이 노출되게 더 진행될 수 있다. 또한 상측 표면(303)에 인근하는 상측 측벽 표면(304) 부분 또한 노출 되게 식각 과정이 더 진행될 수 있다. 이러한 식각에 의해 잔류되는 제1유전층(410)의 제2잔류층(417)은 실린더 전극(300)의 바닥 모서리 부분 및 이에 인근하는 측벽 상에 잔류되고, 실린더 전극(300)의 상측 표면(303) 및 이에 인근하는 상측 측벽 표면(304)을 노출하는 형상을 가지게 식각된다. 사불화 티타늄 가스를 티타늄 소스로 이용하여 증착된 티타늄 질화물의 실린더 전극(300)은, 삼불화 질소 가스나 사불화 탄소 가스와 같은 산화물 식각제에 상당한 내성을 가질 수 있다. 따라서, 실린더 전극(300) 표면이 노출되게 식각 과정을 수행할 경우에도 실린더 전극(300)에 대한 침식이나 손상은 억제될 수 있다. In this case, the etching process may be further performed so that the
본 발명의 실시예에서의 식각 과정은 제1유전층(410)의 국부적인 두께 불균일을 보상하기 위해 도입되고 있으며, 제1유전층(410)의 증착 시 실린더 전극(300)의 모서리 부분에서의 제1유전층(410)의 증착이 상대적으로 열악한 점을 고려하면, 후속의 2차 증착에 의해 두께 불균일을 보상하고 실린더 전극(300)의 모서리 부분에서 상대적으로 얇은 제1유전층(410)의 두께를 보강하는 데, 식각 과정이 실린더 전극(300)의 상측 표면(303)을 노출하도록 진행되는 것이 유리하다. The etching process in the embodiment of the present invention is introduced to compensate for the local thickness unevenness of the
도 7을 참조하면, 제1유전층(410)의 제2잔류층(417) 상에 제2유전층(420)을 증착한다. 이때, 제2유전층(420)은 제1유전층(410)을 증착하는 과정과 실질적으로 대등한 과정으로 수행되어, 제1유전층의 제2잔류층(417)과 제2유전층(420)의 복합층이 실질적으로 단일 물질의 층으로 구성되도록 유도할 수 있다. 제2유전층(420)은 예컨대, 지르코늄 산화물(ZrO2)로 대략 60Å 정도 두께를 목표 두께(target thickness)로 ALD 증착할 수 있다. 이때, 제2유전층(420)의 ALD 증착 과정은 제1유전층(410)의 증착 과정과 대등하게 수행될 수 있다. Referring to FIG. 7, a
제2유전층(420)이 대략 60Å 정도 목표 두께로 형성되게 이러한 ALD 과정을 반복 수행할 수 있다. 실제 60Å를 가지게 설정된 ALD 과정을 수행한 결과의 제2유전층(420)의 실제 증착된 두께를 계측하면, 실린더 전극(300)의 상측부에스이 제1두께(421)는 대략 50Å 내지 60Å 두께 정도로 계측되며, 실린더 전극(300)의 바닥 모서리 부분 상의 제2두께(423)는 상당히 얇은 대략 20Å 내지 30Å 정도 두께로 계측될 수 있다. This ALD process may be repeated so that the
따라서, 제1유전층의 제2잔류층(416) 및 제2유전층(420) 전체를 포함하는 유전층(400)의 두께를 고려하면, 실린더 전극(300)의 상측 끝단 부분에서는 제2유전층(420)의 제1두께(421)인 대략 50Å 두께가 유전층(400)의 두께로 계측되고, 실린더 전극(300)의 바닥 모서리 부분에서의 유전층(400)의 두께(401)는 제2잔류층(416)의 두께와 제2유전층(420)의 제2두께(423)의 합으로 계측될 수 있다. 실린더 전극(300)의 바닥 모서리 부분에서의 제1유전층(410)의 식각에 따른 손실은 실질적으로 미미하므로, 제2잔류층(416)의 두께와 제2유전층(420)의 제2두께(423)의 합은 대략 40Å 내지 60Å 정도 두께로 구현될 수 있다. 이러한 결과는 본 발명의 실시예에 따른 유전층(400)의 두께가 전체적으로 상당히 균일하게 구현될 수 있음을 보여주고, 특히, 실린더 전극(300)의 바닥 모서리 부분에서의 유전층(400)의 두께(401)가 단일 증착에 의해 구현될 수 있는 두께에 비해 크게 보강되어 더 두껍게 구현될 수 있음을 보여준다. Therefore, considering the thickness of the
실린더 전극(300)의 바닥 모서리 부분에서의 유전층(400) 두께가 실질적으로 보강되고, 유전층(400)의 두께가 전체적으로 균일하게 구현되므로, 유전층 두께가 국부적으로 얇아지는 지점에 전계가 집중되는 현상을 억제할 수 있다. 따라서, 이러한 국부적 전계 집중에 의해 누설 전류가 유발되는 것을 억제할 수 있어, 커패시터의 신뢰성을 개선할 수 있다. 유전층(400)이 단일 물질, 예컨대 지르코늄 산화물의 단일층으로 구현될 수 있으므로, 유전층이 서로 다른 유전 물질들의 층들로 구성되는 경우에 비해, 유효 유전율의 증가를 구현할 수 있다. 따라서, 커패시터의 커패시턴스의 확보를 구현할 수 있어, 메모리 소자의 집적도를 보다 증가시킬 수 있다. Since the thickness of the
유전층(400) 상에 상부 전극을 위한 층을 증착하여 커패시터를 구성할 수 있다. 이때, 상부 전극을 위한 층은 유전층(400)으로 이용된 지르코늄산화물층과의 누설 전류를 억제하기 위해서 루테늄 산화물(RuO2)층을 포함하여 형성될 수 있다. 루테늄 산화물은 산화물이지만 페로브스카이트(Perovskite) 구조를 결정 구조로 가지고 있어, 전도성을 가지는 산화물인 동시에 일함수(work function)가 지르코늄산화물과 상당히 차이가 나는 큰 값을 가지고 있다. 이에 따라, 루테늄 산화물층은 지르코늄 산화물층에 대한 누설 전류 특성을 안정적으로 유지할 수 있는 상부 전극 물질로 평가된다. The capacitor may be configured by depositing a layer for the upper electrode on the
상부 전극층으로 루테늄 산화물층을 형성한 후 상부 전극으로 패터닝하기 위해서, 루테늄 산화물층 상에 티타늄질화물(TiN)층을 사염화티타늄(TiCl4) 및 암모니 아(NH3) 가스를 이용한 CVD 과정으로 증착할 수 있다. 티타늄질화물층은 하드 마스크(hard mask)로 증착되는 데, 이러한 증착 과정에서 암모니아 가스에 함유된 수소 원자가 루테늄 산화물층 및 하부의 지르코늄 산화물층을 환원시키는 작용이 유발될 수 있다. 이와 같은 환원 작용이 유발될 경우 커패시터의 누설 전류를 증가되는 것으로 관측된다. 따라서, 본 발명의 실시예에서는 상부 전극으로 루테늄층을 도입하는 방법을 우선적으로 제시한다. In order to form a ruthenium oxide layer as an upper electrode layer and to pattern the upper electrode, a titanium nitride (TiN) layer is deposited on the ruthenium oxide layer by CVD using titanium tetrachloride (TiCl 4 ) and ammonia (NH 3 ) gas. Can be. The titanium nitride layer is deposited by a hard mask. In this deposition process, hydrogen atoms contained in the ammonia gas may reduce the ruthenium oxide layer and the lower zirconium oxide layer. When such a reducing action is induced, it is observed that the leakage current of the capacitor is increased. Therefore, an embodiment of the present invention first proposes a method of introducing a ruthenium layer into an upper electrode.
도 8을 참조하면, 유전층(400) 상에 접착층(adhesion layer: 510)을 형성한다. 접착층(510)은 후속되는 전극을 위한 도전층과 유전층(400)인 지르코늄 산화물층 간의 접착성을 개선하고자 도입된다. 지르코늄 산화물층을 유전층(400)을 도입한 경우, 지르코늄 산화물층과 상부 전극 간의 누설 전류를 억제하여 누설 전류 특성을 안정화시키기 위해서, 상부 전극을 일함수(work function)가 지르코늄 산화물 보다 높아 계면에서 일함수 차이를 크게 유도할 수 있는 물질, 예컨대, 루테늄(Ru)을 포함하여 형성할 수 있다. Referring to FIG. 8, an
상부 전극을 루테늄층을 포함하여 형성할 때, 루테늄층과 지르코늄 산화물층의 계면 접착력은 상당히 열악한 것으로 평가된다. 이에 따라, 루테늄층 상에 전극의 패터닝을 위한 하드 마스크(hard mask)로 역할하기 위해 도입되는 캡층(capping layer) 증착하는 과정에서 이에 수반되는 열적 부담(thermal budget)에 의해 루테늄층이 리프팅(lifting)되는 현상이 관측되고 있다. 본 발명의 실시예에서는 루테늄층과 하부의 지르코늄 산화물층 간의 계면 접착력을 개선하여 이러한 리프팅 현 상을 억제하기 위해서, 지르코늄 산화물층을 포함하는 유전층(400) 상에 접착력 개선을 위한 접착층(400)을 티타늄지르코늄질화물(TiZrN)층으로 도입한다. When the upper electrode is formed including the ruthenium layer, the interfacial adhesion between the ruthenium layer and the zirconium oxide layer is evaluated to be considerably poor. Accordingly, the ruthenium layer is lifted by the thermal budget accompanying the capping layer deposition, which is introduced to serve as a hard mask for patterning the electrode on the ruthenium layer. ) Is observed. In an embodiment of the present invention, in order to suppress the lifting phenomenon by improving the interfacial adhesion between the ruthenium layer and the lower zirconium oxide layer, the
티타늄지르코늄질화물층은 화학기상증착(CVD)로 대략 20Å 내지 50Å 정도 두께로 형성된다. 티타늄지르코늄질화물층은 비저항이 상당히 낮은 물질이어서, 접촉 저항을 증가를 억제하며 상부 전극을 이루는 층들 중의 하나로 도입될 수 있다. 티타늄지르코늄질화물층은 또한 그 상에 형성되는 루테늄(Ru)층에 대한 산화 소스, 예컨대, 산소 원자의 이동을 억제하는 확산 장벽층으로 역할도 할 수 있어 루테늄층의 원하지 않는 산화를 억제시킬 수 있다. The titanium zirconium nitride layer is formed by chemical vapor deposition (CVD) to a thickness of about 20 kPa to about 50 kPa. The titanium zirconium nitride layer is a material with a relatively low resistivity, which can be introduced into one of the layers forming the upper electrode while suppressing the increase in contact resistance. The titanium zirconium nitride layer can also serve as a diffusion barrier layer to inhibit the migration of oxygen atoms, such as oxygen atoms, to the ruthenium (Ru) layer formed thereon, thereby inhibiting unwanted oxidation of the ruthenium layer. .
실리콘(Si) 기판 상에 실리콘 산화물(SiO2)층을 형성하고, 그 상에 티타늄지르코늄질화물층을 증착하고, 티타늄지르코늄질화물층 상에 루테늄층을 증착하고, 다시 루테늄층 상에 구리(Cu)층을 증착한 시편에 대해서 접착성을 평가한 결과, 티타늄지르코늄질화물층에 대한 접착성이 상당히 우수한 것으로 관측되고 있다. 접착성은 막질에 일정한 힘을 인가하여 막질이 리프팅되어 벗겨지는 지의 여부를 관측하여, 벗겨질 경우 부적합으로 평가하고 있다. 이러한 평가 결과, 비교 대상으로 루테늄층을 직접적으로 실리콘 산화물층 상에 형성한 경우 및, 탄탈륨(Ta)을 루테늄층과 실리콘 산화물층의 계면에 도입한 경우, 부적합의 결과가 얻어지고 있다. 탄탈륨질화물(TaN)이나 티타늄지르코늄(TiZr)을 접착층으로 도입한 경우에는 리프팅이 억제되어 적합한 결과가 얻어지고 있다. 그런데, 티타늄지르코늄의 경우 550℃ 온도에서 확산 장벽 특성이 열화되는 것으로 평가되고 있고, 티타늄지르코늄질 화물의 경우 700℃ 온도까지 확산 장벽 특성을 유지하는 것으로 평가된다. 따라서, 본 발명의 실시예에서는 티타늄지르코늄질화물층을 접착층(510)으로 도입하여 접착성 및 확산 장벽 특성을 동시에 개선한다. Forming a silicon oxide (SiO 2 ) layer on a silicon (Si) substrate, depositing a titanium zirconium nitride layer thereon, depositing a ruthenium layer on the titanium zirconium nitride layer, and again copper (Cu) on the ruthenium layer As a result of evaluating the adhesion to the layer deposited specimens, it was observed that the adhesion to the titanium zirconium nitride layer was quite excellent. Adhesiveness is evaluated by applying a constant force to the membrane to observe whether the membrane is lifted off and peeling off, and is evaluated as inadequate when peeled off. As a result of this evaluation, in the case where the ruthenium layer is directly formed on the silicon oxide layer for comparison, and when tantalum (Ta) is introduced at the interface between the ruthenium layer and the silicon oxide layer, a result of incompatibility is obtained. When tantalum nitride (TaN) or titanium zirconium (TiZr) is introduced into the adhesive layer, lifting is suppressed, and suitable results are obtained. However, titanium zirconium is evaluated to deteriorate the diffusion barrier properties at 550 ℃ temperature, titanium zirconium nitride is evaluated to maintain the diffusion barrier properties up to 700 ℃ temperature. Therefore, in the exemplary embodiment of the present invention, the titanium zirconium nitride layer is introduced into the
도 9를 참조하면, 접착층(510) 상에 루테늄층을 제1상부 전극층(530)으로 형성한다. 제1상부 전극층(530)은 루테늄을 200Å 내지 300Å 두께로 증착하여 형성한다. 제1상부 전극층(530) 상에 티타늄질화물(TiN)의 제2상부 전극층(550)을 증착한다. 티타늄질화물(TiN)의 제2상부 전극층(550)을 사진 노광 및 식각 과정으로 패터닝하여 하드 마스크(hard mask)를 형성하고, 하드 마스크를 식각 마스크로 이용하여 제1상부 전극층(530)을 식각하여 커패시터의 상부 전극을 형성한다. Referring to FIG. 9, a ruthenium layer is formed on the
티타늄질화물층(TiN)은 물리적기상증착(PVD)로 대략 300Å 내지 500Å 정도 두께로 형성된다. 예컨대, 티타늄 타겟(Ti target)이 장착된 공정 챔버에 대략 28sccm 아르곤(Ar) 가스, 대략 80sccm의 질소 가스(N2)를 공급하고, 대략 10000W의 직류(DC) 바이어스(bias)를 인가하여 티타늄 질화물의 층을 증착한다. 이때, 증착 온도는 대략 200℃로 설정될 수 있다. 이와 같이 PVD 증착을 이용할 경우, CVD 증착에 의한 TiN 증착 시에 발생될 수 있는 수소 환원 작용을 억제할 수 있다. The titanium nitride layer TiN is formed by physical vapor deposition (PVD) to a thickness of about 300 kPa to about 500 kPa. For example, approximately 28 sccm argon (Ar) gas and approximately 80 sccm nitrogen gas (N 2 ) are supplied to a process chamber equipped with a titanium target, and a direct current (DC) bias of approximately 10000 W is applied to the titanium. Deposit a layer of nitride. At this time, the deposition temperature may be set to approximately 200 ℃. As such, when PVD deposition is used, it is possible to suppress a hydrogen reduction action that may occur during TiN deposition by CVD deposition.
본 발명의 실시예들에 의하면, 실린더 전극(300) 상에 균일한 두께의 유전층(400)을 구현할 수 있어, 실린더 전극(300) 바닥 모서리 부분에서의 국부적으로 얇아진 유전층 두께에 의존하는 누설 전류를 유효하게 억제시킬 수 있다. 이에 따라, 별도의 누설 전류 억제층을 유전층(400) 내에 도입하지 않고, 유전층(400)을 단일 물질층으로 구성할 수 있다. 유전층(400)을 지르코늄 산화물층의 단일층으로 구성할 때, 지르코늄 산화물층 상에 티타늄지르코늄질화물층을 형성하여, 지르코늄 산화물층과 루테늄층 간의 접착력을 개선할 수 있다. 이에 따라, 상부 전극으로 누설 전류 특성이 상대적으로 우수한 루테늄층을 도입할 수 있어, 누설 전류를 보다 유효하게 억제시킬 수 있다. According to embodiments of the present invention, it is possible to implement a
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 커패시터 형성 방법을 설명하기 위해 제시한 단면도들이다. 1 to 9 are cross-sectional views provided to explain a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.
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