KR20070045661A - Method for manufacturing capacitor - Google Patents
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Abstract
본 발명은 스토리지노드 형성시 스텝 커버리지를 향상시키는데 적합한 캐패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 캐패시터는 반도체 기판 상부에 형성된 스토리지노드콘택플러그; 상기 스토리지노드콘택플러그 상에 형성된 실린더형 스토리지노드; 상기 스토리지노드콘택플러그와 상기 스토리지노드 사이에 삽입되고, 상기 스토리지노드의 바텀부 측벽을 감싸는 씨드층; 및 상기 스토리지노드 상에 형성된 유전막 및 플레이트 전극를 포함하고, 이에 따라 본 발명은 스토리노드의 접착 특성을 개선함으로써, 후속 캐패시터 형성 공정에서 디펙트 방지를 방지하여 캐패시터를 안정적으로 제작할 수 있으며, 이에 따라 수율 향상과 원가절감효과가 기대된다.The present invention provides a method for manufacturing a capacitor suitable for improving step coverage when forming a storage node, the capacitor of the present invention for the storage node contact plug formed on the semiconductor substrate; A cylindrical storage node formed on the storage node contact plug; A seed layer inserted between the storage node contact plug and the storage node and surrounding a bottom sidewall of the storage node; And a dielectric film and a plate electrode formed on the storage node, and according to the present invention, by improving the adhesion characteristics of the story node, the capacitor can be stably manufactured by preventing defects in a subsequent capacitor forming process, thereby yielding a yield. Improvements and cost reductions are expected.
캐패시터, 스텝 커버리지, 티타늄막 Capacitor, Step Coverage, Titanium Film
Description
도 1은 종래 기술에 따른 캐패시터 제조 방법을 도시한 공정 단면도,1 is a process cross-sectional view showing a capacitor manufacturing method according to the prior art,
도 2는 본 발명의 일실시예에 따른 캐패시터의 구조를 도시한 도면,2 is a view showing the structure of a capacitor according to an embodiment of the present invention;
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도. 3A to 3F are cross-sectional views illustrating a capacitor manufacturing method according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 층간절연막21
23 : 스토리지노드콘택플러그 24 : 식각정지막23: storage node contact plug 24: etch stop
25 : SN 산화막 26, 26a : 씨드층25:
27a : 스토리지노드 28 : 유전막27a: storage node 28: dielectric film
29 : 플레이트 전극29: plate electrode
본 발명은 반도체 제조 기술에 관한 것으로, 특히 스토리지노드의 스텝 커버리지를 향상시키기 위한 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a method of manufacturing capacitors for improving step coverage of a storage node.
메모리 소자의 집적도가 증가함에 따라 요구되는 유전 용량의 확보가 점점 어려워지게 되었다. 요구되는 유전 용량을 확보하기 위해서는 유전 박막의 두께를 낮추거나 유전 상수가 큰 물질을 적용하여야 한다.As the integration of memory devices increases, securing the required dielectric capacity becomes increasingly difficult. To ensure the required dielectric capacity, it is necessary to reduce the thickness of the dielectric thin film or apply a material having a high dielectric constant.
현재 개발중인 80㎚ 급 이하의 DRAM 에서는 누설 전류 특성을 확보하면서 유전 용량을 확보하기 위하여 하프늄산화막(HfO2)과 알루미늄산화막(Al2O3)을 적층하여 적용하는 기술을 적용하고 있으나, 이 구조에서 등가산화막(Tox)의 값은 12Å 이하를 얻기 어려운 실정이다.In the 80nm-class DRAM under development, hafnium oxide film (HfO 2 ) and aluminum oxide film (Al 2 O 3 ) are applied in order to secure the dielectric capacity while securing leakage current characteristics. The value of the equivalent oxide film (T ox ) in the situation is difficult to obtain less than 12Å.
향후 60㎚ 급 이하의 캐패시터에서는 등가산화막 두께가 8Å 이하의 값이 필요하며 이를 위해서는 루테늄(Ru), 백금(Pt), 이리듐(Ir) 등의 메탈 전극의 도입 및 유전 상수가 큰 유전 물질의 도입이 필수적이다.In the future, capacitors of 60 nm or less require an equivalent oxide thickness of 8 μs or less. To this end, introduction of metal electrodes such as ruthenium (Ru), platinum (Pt), and iridium (Ir) and the introduction of a dielectric material having a large dielectric constant This is essential.
도 1은 종래 기술에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.1 is a process cross-sectional view showing a capacitor manufacturing method according to the prior art.
도 1에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체 기판(11)의 일부와 연결되는 스토리지노드콘택플러그(13)를 형성한다. 이 때, 스토리지노드콘택플러그(13)는 폴리실리콘플러그이며, 스토리지노드콘택플러그(13) 형성 이전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.As illustrated in FIG. 1, after forming the interlayer
다음으로, 스토리지노드콘택플러그(13) 상부에 식각정지막(14)과 스토리지노 드 산화막(도시하지 않음)을 적층하여 형성한다. Next, an
계속해서, 스토리지노드 산화막과 식각정지막(14)을 순차적으로 식각하여 스토리지노드콘택플러그(13) 상부를 개방시키는 스토리지노드홀을 형성한다. 이어서, 스토리지노드홀 아래에 노출된 스토리지노드콘택플러그(13) 표면에 접촉하도록, 스토리지노드홀의 내부에 실린더 구조를 갖는 스토리지노드(15)를 형성한다. Subsequently, the storage node oxide layer and the
이어서, 스토리지노드 산화막을 제거하여, 스토리지노드(15)의 내벽 및 외벽을 모두 드러낸다.Subsequently, the storage node oxide layer is removed to expose both the inner wall and the outer wall of the
그러나, 종래 기술은, 스토리지노드(Storage Node, 15)로 루테늄과 같은 메탈을 사용하는 경우 공정 상의 어려움이 있다. 60㎚ 급 이하의 소자에서는 스토리지노드를 형성하기 위한 콘택은, 선폭(Critical Demension)이 100㎚ 이하, 종횡비(Aspect Ratio)는 20 : 1 이상의 어려운 조건이 예상된다.However, the prior art has a process difficulty when using a metal such as ruthenium as the
이러한, 높은 종횡비를 갖는 콘택에서 90% 이상의 스텝 커버리지(Step Coverage)를 확보해야하며, 막 내에 불순물이 거의 없는 메탈을 증착하여야 한다. 이러한, 조건을 만족하기 위하여 원자층증착(Atomic Layer Deposition; ALD)법을 이용하여 스토리지노드 산화막 상에 스토리지노드로 사용될 메탈을 형성하는데, 초기 수백 사이클 동안 거의 증착이 안되는 (인큐베이션 사이클이 큼) 문제점이 있다. 수백 사이클을 진행한 후, 스토리지노드 산화막의 표면에 루테늄이 모두 덮힌 다음에는 정상적인 속도로(∼0.8Å/사이클) 증착이 이루어진다. In such a high aspect ratio contact, a step coverage of 90% or more should be secured, and a metal having almost no impurities should be deposited in the film. In order to satisfy this condition, a metal to be used as a storage node is formed on the storage node oxide layer using the atomic layer deposition (ALD) method, which rarely deposits during the initial hundreds of cycles (large incubation cycle). There is this. After several hundred cycles, all ruthenium is covered on the surface of the storage node oxide layer, and then deposition is performed at a normal rate (˜0.8 μs / cycle).
이러한 문제점은, 고종횡비의 스토리지노드 바텀 부위에 소스가 도달할 확률이 작고, 따라서 스토리지노드 바텀 부위는 실질적으로 루테늄으로 덮히는 시간이 길어지게 되어, 결과적으로는 원하는 스텝 커버리지를 얻을 수 없다는 문제점을 야기한다.The problem is that the source is less likely to reach the high aspect ratio storage node bottom portion, and thus the storage node bottom portion is substantially covered with ruthenium, and thus, the desired step coverage cannot be achieved. Cause.
이러한 인큐베이션 사이클(Incubation Cycle)이 긴 문제는 루테늄 등의 메탈의 ALD 공정에 플라즈마 도입 등을 통해 개선 가능성이 있으나, 플라즈마 도입에 따른 ALD 사이클 시간이 증가하게 되어 스루풋(Thruput)이 떨어지는 문제를 야기한다.The long incubation cycle (Incubation Cycle) problem can be improved through the introduction of plasma in the metal ALD process, such as ruthenium, but the ALD cycle time is increased according to the plasma introduction, causing a problem of low throughput .
또한, 스토리지노드 산화막 상에 증착된 루테늄이 접착 특성이 열악하기 때문에 후속 공정에서 필링(Peeling) 현상이 일어나서 소자 제작에 있어 많은 디펙트를 발생시킬 수 있다.In addition, since ruthenium deposited on the storage node oxide film has poor adhesive properties, peeling may occur in a subsequent process, thereby generating a large number of defects in device fabrication.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드 형성시 스텝커버리지를 향상시키는데 적합한 캐패시터 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and an object thereof is to provide a method for manufacturing a capacitor suitable for improving step coverage in forming a storage node.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 캐패시터는, 반도체 기판 상부에 형성된 스토리지노드콘택플러그, 상기 스토리지노드콘택플러그 상에 형성된 실린더형 스토리지노드, 상기 스토리지노드콘택플러그와 상기 스토리지노드 사이에 삽입되고, 상기 스토리지노드의 바텀부 측벽을 감싸는 씨드층, 및 상기 스토리지노 드 상에 형성된 유전막 및 플레이트 전극를 포함한다.A capacitor of the present invention for achieving the above object is, a storage node contact plug formed on the semiconductor substrate, a cylindrical storage node formed on the storage node contact plug, inserted between the storage node contact plug and the storage node. And a seed layer surrounding a bottom sidewall of the storage node, and a dielectric film and a plate electrode formed on the storage node.
또한, 본 발명의 캐패시터 제조 방법은 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택플러그 상부에서 상기 스토리지노드콘택플러그 표면을 개방시키는 홀을 제공하는 식각정지막과 절연막을 적층 형성하는 단계, 상기 홀의 내부 표면에 접촉하고, 씨드층과 상기 씨드층 상의 스토리지노드를 동시에 형성하는 단계, 상기 절연막을 제거하는 단계, 상기 스토리지노드 상에 유전막을 형성하는 단계, 및 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함한다.In addition, the capacitor manufacturing method of the present invention comprises the steps of forming a storage node contact plug on the semiconductor substrate, the etch stop layer and the insulating film for providing a hole for opening the storage node contact plug surface on the storage node contact plug on the stack formed Contacting an inner surface of the hole, simultaneously forming a seed layer and a storage node on the seed layer, removing the insulating film, forming a dielectric film on the storage node, and a plate on the dielectric film. Forming an electrode.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
도 2는 본 발명의 일실시예에 따른 캐패시터의 구조를 도시한 도면이다.2 is a view showing the structure of a capacitor according to an embodiment of the present invention.
도 2에 도시된 바와 같이, 반도체 기판(21) 상에 층간절연막(22)이 형성되고, 층간절연막(22)을 관통하는 스토리지노드콘택플러그(23)가 반도체 기판(21)의 일부와 콘택된다.As shown in FIG. 2, an
그리고, 층간절연막(22) 상부에 스토리지노드콘택플러그(23)와 스토리지노드(27a)와 사이에 삽입되고, 스토리지노드(27a)의 바텀부 측벽을 감싸는 씨드층(26a)이 형성된다. 스토리지노드(27a)의 하부를 지지하는 식각정지막(24)이 층간절연막(22) 상에 형성되어 있다.A
계속해서, 스토리지노드(27a) 상에 유전막(28)과 플레이트 전극(29)이 형성된다.Subsequently, the dielectric film 28 and the plate electrode 29 are formed on the
도 2에서 씨드층(26a)은 티타늄막(Ti), 탄탈륨막(Ta), 니오븀막(Nb), 바나듐막(V), 지르코늄막(Zr) 및 하프늄막(Hf)으로 이루어진 그룹에서 선택된 어느 한 물질을 사용하며, 100∼500℃ 의 온도분위기에서 1∼100Å의 두께로 형성한다.In FIG. 2, the
계속해서, 스토리지노드(27a)는 루테늄(Ru), 백금(Pt), 이리듐(Ir)과 같은 물질을 사용하며, 150∼500℃의 온도 분위기에서 10∼100Å의 두께로 형성된다.Subsequently, the
이와 같이, 스토리지노드콘택플러그(23)와 스토리지노드(27a)와 사이에 삽입되고, 스토리지노드(27a)의 바텀부 측벽을 감싸는 씨드층(26a)을 형성하므로써, 인큐베이션 타임이 감소하여 증착 시간이 줄어들고 균일한 스토리지노드(27a)를 형성하므로써, 스텝 커버리지 특성이 향상된다.As such, by forming the
또한, 실린더형 스토리지노드(27a)를 형성하기 위한 스토리지노드 산화막의 풀딥아웃 공정시 습식 케미컬의 침투를 방지하며, 스토리지노드(27a)와 스토리지노드 산화막간의 접착 특성을 향상시키며, 습식 케미컬의 침투를 방지하는 역할을 한다. 이하, 제조 방법에서 자세히 설명하기로 한다.In addition, during the pull-out process of the storage node oxide layer for forming the
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.
도 3a에 도시된 바와 같이, 반도체 기판(21) 상부에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체 기판(21)의 일부와 연결되는 스토리지노드콘택플러그(23)를 형성한다. 이 때, 도시되지 않았지만, 스토리지노드콘택플러그 (23) 형성 이전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.As shown in FIG. 3A, after forming the interlayer
한편, 스토리지노드콘택플러그(23)는 폴리실리콘플러그 또는 텅스텐플러그를 사용는데, 폴리실리콘플러그를 사용할 때는 플러그를 에치 백(Etch Back) 할 때, 일정 깊이로 리세스 시키고, 오믹 콘택을 형성하기 위한 티타늄실리사이드막을 형성한다.On the other hand, the storage
다음으로, 스토리지노드콘택플러그(23) 상부에 식각정지막(24)과 스토리지노드 산화막(25)을 적층 형성한다. 여기서, 스토리지노드 산화막(25)은 실린더 구조의 스토리지노드가 형성될 홀을 제공하기 위한 산화막이고, 식각정지막(24)은 스토리지노드 산화막(25) 식각시 하부 구조물이 식각되는 것을 방지하기 위한 식각 베리어막이다.Next, an
이어서, 스토리지노드 산화막(25)과 식각정지막(24)을 차례로 식각하여 스토리지노드콘택플러그(23) 상부를 개방시키는 스토리지노드홀(H)을 형성한다. Subsequently, the storage
도 3b에 도시된 바와 같이, 스토리지노드홀(H)을 포함하는 스토리지노드 산화막(25)의 표면을 따라 씨드층(26)을 형성한다. As shown in FIG. 3B, the
씨드층(26)은 화학기상증착(CVD), 원자층증착(ALD), 사이클릭 화학기상증착, 플라즈마처리를 포함하는 원자층증착(PECVD), 또는 화학기상증착(CVD)과 원자층증착(ALD)을 혼합한 방법을 사용하여 형성한다.The
상기와 같은 방법을 사용하여 씨드층(26)을 형성한다. 씨드층(26)은 티타늄막(Ti), 탄탈륨막(Ta), 니오븀막(Nb), 바나듐막(V), 지르코늄막(Zr) 및 하프늄막 (Hf)으로 이루어진 그룹에서 선택된 어느 한 물질을 사용하며, 100∼500℃ 의 온도분위기에서 1∼100Å의 두께로 형성한다.The
씨드층(26)을 형성하므로써, 후속 스토리지노드 형성 공정에서 인큐베이션 타임 없이 즉, 스토리지노드가 형성될 하부 구조 상의 표면을 씨드층으로 증착하여, 씨드층 상에 스토리지노드가 형성되므로, 스토리지노드콘택플러그(23)와 스토리지노드 산화막(25) 상에 균일한 두께의 스토리지노드를 형성할 수 있으므로, 스루풋의 감소없이 스텝 커버리지가 우수한 스토리지노드를 얻을 수 있는 효과가 있다.By forming the
이러한, 씨드층(26)은 콘케이브(Concave)형 캐패시터를 형성하는 경우 후속 캐패시터 공정에서 스토리지노드의 필링을 방지할 수 있는 접착층(Adhesion Layer)의 역할을 하며, 실린더(Cylinder)형 캐패시터를 형성하는 경우 스토리지노드 분리 공정 후 스토리지노드 산화막을 제거하는 공정에서 습식 케미컬에 침투에 의한 스토리지노드콘택플러그(23)의 디펙트를 방지할 수 있다. When the
도 3c에 도시된 바와 같이, 씨드층(26) 상에 스토리지노드용 물질막(27)을 증착한다. As shown in FIG. 3C, a
이 때, 스토리지노드용 물질막(27)은 ALD 또는 ALD과 CVD를 혼합한 방법을 사용할 수 있다.In this case, the storage
더 자세히 알아보면, 일반적인 ALD는 소스 가스 주입-퍼지-반응 가스 주입-퍼지를 한 사이클로 하여 소정 횟수 반복하여 진행된다.In more detail, a typical ALD is repeated a predetermined number of times with one cycle of source gas injection-purge-reaction gas injection-purge.
이어서, ALD와 CVD를 혼합한 방법은, 먼저 소스 가스와 반응 가스를 동시에 주입하여 CVD 반응을 짧은 시간 동안 진행하고, 퍼지를 실시한 후 반응 가스만 플로우 시키는 단계에서 어닐링을 진행한다. 반응 가스만 플로우 시키는 단계에서 추가적으로 플라즈마를 사용할 수 있다.Subsequently, in the method in which ALD and CVD are mixed, first, the source gas and the reaction gas are injected at the same time to perform the CVD reaction for a short time, and after purging, the annealing is performed in the step of flowing only the reaction gas. Plasma may be additionally used in the step of flowing only the reaction gas.
플라즈마처리(Plasma Treatment)를 진행할 때, 반응 가스로 O2, NH3, N2O, N2H4, Me2NH2, H2의 가스를 단독 또는 혼합하여 사용하며, 이 때 플라즈마파워는 10∼1500Ｗ를 갖고, 150∼500℃의 온도분위기에서 진행한다.When plasma treatment is performed, gases of O 2 , NH 3 , N 2 O, N 2 H 4 , Me 2 NH 2 and H 2 are used alone or as a mixture, and the plasma power is It has 10-1500 Pa, and it advances in the temperature atmosphere of 150-500 degreeC.
또한, ALD에서 퍼지 시간을 0으로 줄인 방법으로, 각 스텝의 끝단에서 CVD가 일어날 수 있고, 사이클 시간이 짧아지므로써, 증착 속도 향상을 기대할 수 있다.In addition, by reducing the purge time to zero in the ALD, CVD may occur at the end of each step, and the cycle time is shortened, thereby improving the deposition rate.
한편, 상기와 같은 방법을 사용하여 스토리지노드 물질막(27)을 형성한다. 스토리지노드 물질막(27)은 루테늄(Ru), 백금(Pt), 이리듐(Ir)과 같은 물질을 사용하며, 150∼500℃ 의 온도분위기에서 10∼100Å의 두께로 형성한다.Meanwhile, the storage
도 3d에 도시된 바와 같이, 스토리지노드홀(H)의 내부에만 실린더형 스토리지노드(27a)를 형성하는 스토리지노드 분리(Storage Node Isolation) 공정을 진행한다. 이 때, 스토리지노드(27a)의 외벽과 바닥에 씨드층(26a)이 잔류한다. 즉, 스토리지노드홀(H)의 바닥 및 측벽에 씨드층(26a)이 잔류한다.As shown in FIG. 3D, a storage node isolation process of forming the
상기 스토리지노드 분리 공정은, 스토리지노드홀(H)을 제외한 스토리지노드 산화막(25) 표면 상에 형성된 씨드층(26)과 스토리지노드 물질막(27)을 화학적·기계적 연마(Chemical Mechanical Polishing; CMP) 또는 에치 백으로 제거하여, 실린더형 스토리지노드를 형성하는 것이다. 여기서, CMP 또는 에치 백 공정시에 연마재 나 식각된 입자 등의 불순물이 실린더형 스토리지노드(27a) 내부에 부착되는 등의 우려가 있으므로, 스텝 커버리지 특성이 좋은 포토레지스트로 스토리지노드홀(H)의 내부를 모두 채운 후에, 스토리지노드 산화막(25)이 드러나는 타겟으로 연마 또는 에치백을 수행하고, 포토레지스트를 애싱(Ashing)하여 제거하는 것이 좋다.The storage node separation process may include chemical mechanical polishing (CMP) of the
도 3e에 도시된 바와 같이, 스토리지노드 산화막(25)을 선택적으로 풀딥아웃(Full Dip Out)하여 스토리지노드(27a)의 내벽 및 외벽을 모두 드러낸다. As shown in FIG. 3E, the storage
이 때, 풀딥아웃 공정은 주로 불산(HF) 용액을 이용하여 진행하는데, 산화막으로 형성한 스토리지노드 산화막(25)이 불산 용액에 의해 식각되며, 씨드층(26a)도 불산용액에 의해 동시에 제거된다. 풀딥아웃 진행 후 잔류하는 씨드층(26a)을 제거하기 위해, 습식 딥 공정을 추가로 진행할 수 있다.At this time, the pull-out process is mainly performed by using a hydrofluoric acid (HF) solution, the storage
한편, 스토리지노드 산화막(25) 하부의 식각정지막(24)은 산화막의 습식 식각시 선택비를 갖는 실리콘 질화막으로 형성했기 때문에 식각되지 않는다.Meanwhile, the
풀딥아웃 공정을 실시한 후, 스토리지노드 산화막(25) 및 씨드층(26a)이 제거된다. 이때, 스토리지노드홀(H) 내부에 일부 씨드층(26a)이 잔류하는데, 스토리지노드콘택플러그(23) 상부와 식각정지막(24)의 측면에 동시에 콘택되는 형태로 잔류하게 되어, 스토리지노드(27a)와 스토리지노드콘택플러그(23)간의 접착을 향상시키고, 식각정지(24)막의 높이 만큼 잔류하여 풀딥아웃 공정시 습식 케미컬에 침투에 의한 스토리지노드콘택플러그(23)의 디펙트를 방지할 수 있다.After the pull-out process is performed, the storage
도 3f에 도시된 바와 같이, 스토리지노드(27a) 상에 유전막(28)과 플레이트 전극(29)을 차례로 형성한다. As shown in FIG. 3F, the dielectric layer 28 and the plate electrode 29 are sequentially formed on the
유전막(28)은 HfO2, Al2O3, ZrO2, La2O3, Ta2O5, TiO2, BST(BaSrTiO3), SrTiO3, PZT, BLT, SPT 및 Bi2Ti2O7 으로 이루어진 그룹에서 선택된 어느한 물질을 단독막 또는 복층막으로 사용할 수 있으며, 복층막은 HfO2/Al2O3, HfO2/Al2O3/HfO2와 같은 구조로 사용한다. The dielectric film 28 includes HfO 2 , Al 2 O 3 , ZrO 2 , La 2 O 3 , Ta 2 O 5 , TiO 2 , BST (BaSrTiO 3 ), SrTiO 3 , PZT, BLT, SPT and Bi 2 Ti 2 O 7 Any material selected from the group consisting of can be used as a single film or a multilayer film, the multilayer film is used in the same structure as HfO 2 / Al 2 O 3 , HfO 2 / Al 2 O 3 / HfO 2 .
또한, 유전막은 혼합막(예컨대, Hf와 Al을 동시에 포함하는 HfxAlyOz 를 사용한다.In addition, the dielectric film uses a mixed film (eg, Hf x Al y O z simultaneously containing Hf and Al).
상기와 같은 혼합막은 스퍼터링법, CVD, ALD로 형성하며, 복합체 구조를 갖는 유전물질의 경우 ALD 사이클을 [(Hf/N2/O3/N2)m(Al/N2/O3/N2)n]으로 하고, m,n < 10으로 한다.Such a mixed film is formed by sputtering, CVD, or ALD, and in the case of a dielectric material having a composite structure, the ALD cycle is [(Hf / N 2 / O 3 / N 2 ) m (Al / N 2 / O 3 / N 2 ) n] and m, n <10.
또한, 혼합막은 플라즈마를 사용한 PECVD를 사용하고, ALD 사이클 중에서 O3 스텝에서 O2를 공급하며 플라즈마를 사용하는 스텝으로 대체한다.In addition, the mixed film uses PECVD using a plasma, and is replaced with a step using a plasma while supplying O 2 in an O 3 step during an ALD cycle.
이어서, 유전막 증착 후 산소, 오존, 산소 플라즈마를 사용하여 200∼500℃의 온도분위기에서 후처리 공정(Post Treatment)을 실시한다.After the deposition of the dielectric film, post treatment is performed in a temperature atmosphere of 200 to 500 ° C. using oxygen, ozone, and oxygen plasma.
계속해서, 유전막(28) 상에 플레이트 전극(29)으로 스토리지노드로 사용한 메탈과 동일 물질 또는 비소(As), 인(P)을 도핑하여 전도성을 갖는 도핑된 실리콘막 또는 티타늄막과 같은 전도성 박막을 사용한다.Subsequently, a conductive thin film such as a doped silicon film or a titanium film which is conductive by doping the same material as the metal used as the storage node or the arsenic (As) and the phosphorus (P) on the dielectric film 28 as the plate electrode 29. Use
상술한 바와 같이, 루테늄과 같은 메탈을 ALD로 증착하는 스토리지노드 형성 단계에서, 루테늄은 산화막 상에서 인큐베이션 사이클이 큰데, 씨드층을 적용하므로써, 산화막 상의 루테늄 소스의 흡착 특성을 제거할 수 있으므로, 스토리지노드의 스텝 커버리지 특성을 향상시켜 균일한 두께로 형성할 수 있으며, 스토리지노드와 스토리지노드 산화막의 접착 특성을 강화하여 스토리지노드 산화막 제거 공정에서 필링 현상 및 습식 케미컬에 의한 디펙트를 방지할 수 있다.As described above, in the storage node forming step of depositing a metal such as ruthenium with ALD, the ruthenium has a large incubation cycle on the oxide film. It is possible to form a uniform thickness by improving the step coverage characteristic of the storage node, and to enhance the adhesion characteristics of the storage node and the storage node oxide film to prevent the phenomenon of peeling phenomenon and the wet chemical during the storage node oxide film removal process.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 60㎚ 급 이하의 디자인 룰을 갖는 DRAM 캐패시터 제작시, 스토리지노드의 스텝 커버리지를 향상시키기 위한 방법으로, 스토리지노드 바텀부 하부에 티타늄막을 미리 증착하여 후속 ALD 또는 PEALD 공정에서 스텝 커버리지를 개선하여 균일한 두께의 스토리지노드를 형성하므로써, 소자의 스루풋 및 동작 특성을 향상시킬 수 있다.The present invention described above is a method for improving step coverage of a storage node when fabricating a DRAM capacitor having a design rule of 60 nm or less, and preliminarily depositing a titanium film under the storage node bottom part to cover step coverage in a subsequent ALD or PEALD process. As a result, the throughput and operation characteristics of the device can be improved by forming a storage node having a uniform thickness.
또한, 스토리노드의 접착 특성을 개선함으로써, 후속 캐패시터 형성 공정에서 디펙트 방지를 방지하여 캐패시터를 안정적으로 제작할 수 있으며, 이에 따라 수율 향상과 원가절감효과가 기대된다.In addition, by improving the adhesion characteristics of the story node, it is possible to stably manufacture the capacitor by preventing defects in the subsequent capacitor formation process, thereby improving yield and cost reduction effect.
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| WO2010107878A2 (en) * | 2009-03-17 | 2010-09-23 | Advanced Technology Materials, Inc. | Method and composition for depositing ruthenium with assistive metal species |
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| KR20110131287A (en) * | 2009-03-17 | 2011-12-06 | 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 | Method and composition for depositing ruthenium with assistive metal species |
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