KR20100016990A - 태양전지 및 이의 제조방법 - Google Patents
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Abstract
태양전지 및 이의 제조방법에 있어서, 반도체패턴, 하부전극, 및 상부전극을 패터닝할 때, 영역별로 서로 다른 두께를 갖는 제 1 마스크패턴, 제 1 마스크패턴을 에치백하여 형성된 제 2 마스크패턴, 및 제 2 마스크패턴을 에치백하여 형성된 제 3 마스크패턴을 식각마스크로 이용한다. 본 발명의 실시예에서는 제 1 마스크패턴은 몰드를 이용한 임프린트법을 이용하여 용이하게 제조될 수 있다.
Description
본원 발명은 태양전지 및 이의 제조방법에 관한 것으로, 보다 상세하게는 광전효율이 향상된 태양전지 및 상기한 태양전지를 용이하게 제조할 수 있는 태양전지의 제조방법에 관한 것이다.
태양전지는 광에너지를 전기에너지로 변환하는 소자로, 태양전지는 제 1 전극, 제 2 전극, 및 상기 제 1 및 제 2 전극들 사이에 개재되는 반도체층을 구비한다. 상기 반도체층은 P형 반도체 및 N형 반도체가 접합된 구조로 이루어지거나, P형 반도체, N형 반도체 및 상기 P형 및 N형 반도체층들 사이에 개재되는 진성 반도체가 상호 접합된 구조로 이루어진다. 상기 반도체층은 광의 에너지를 흡수하여 광전작용(photoelectric effect)를 일으켜 자유전자를 발생시켜 전류를 발생시킨다.
한편, 기판 위에 서로 직렬로 전기적으로 연결되는 다수의 태양전지들을 형성할 때, 상기 다수의 태양전지들을 서로 직렬로 전기적으로 연결하기 위하여 상기 기판 위에 소오스막들을 형성한 후, 상기 소오스막들을 패터닝하여 반도체층, 상기 제 1 및 제 2 전극들을 형성한다. 상기 소오스막들을 레이저를 이용하여 패터닝하 는 경우에, 서로 인접한 두 셀들 간에 전기적으로 단락되거나, 반도체층이 손상되어 태양전지의 광전효율이 저하된다.
본 발명의 목적은 신뢰성이 향상된 태양전지를 제공하는 데 있다.
본 발명의 다른 목적은 상기한 태양전지를 용이하게 제조하는 제조방법을 제공하는 데 있다.
상기한 일 목적을 달성하기 위해서 본 발명에 따른 태양전지는 다수의 셀영역들과 서로 인접한 두 개의 셀영역들 사이에 셀분리영역을 갖는 기판, 상기 셀영역들 각각에서 상기 기판 위에 구비되는 하부전극, 상기 하부전극 상에 구비되고, 상기 셀분리영역에서 상기 하부전극이 제거된 영역을 커버하는 반도체층, 및 상기 반도체층 상에 구비되는 상부전극을 포함한다.
상기한 다른 목적을 달성하기 위해서 본 발명에 따른 태양전지의 제조방법은 다음과 같다. 다수의 셀영역들과 서로 인접한 두 개의 셀영역들 사이에 셀분리영역을 갖는 기판을 준비하고, 상기 기판 위에 제 1 도전층을 형성하고, 상기 제 1 도전층 위에 반도체층을 형성하고, 상기 셀분리영역에 대응하여 적어도 하나의 제 1 개구부가 형성된 제 1 마스크패턴을 상기 반도체층 상부에 형성한다.
상기 제 1 마스크패턴을 형성한 후에, 상기 제 1 마스크패턴을 이용하여 상기 반도체층을 패터닝하여 예비 반도체패턴을 형성하고, 상기 제 1 마스크패턴을 이용하여 상기 셀분리영역에서 상기 제 1 도전층을 제거하여 상기 셀영역들 각각에 하부전극을 형성하고, 상기 제 1 마스크패턴을 식각하여 제 2 개구부가 형성된 제 2 마스크패턴을 형성한다.
상기 제 2 마스크패턴을 형성한 후에, 상기 제 2 마스크패턴을 이용하여 상기 예비반도체패턴을 패터닝하여 반도체패턴을 형성하고, 상기 제 2 개구부의 위치에 대응하여 상기 하부전극을 외부로 노출시키고, 상기 반도체패턴 상에 형성되어 상기 노출된 하부전극과 전기적으로 연결되는 상부전극을 형성한다.
영역별로 서로 다른 두께를 갖는 제 1 마스크패턴, 제 1 마스크패턴을 에치백하여 형성된 제 2 마스크패턴, 및 제 2 마스크패턴을 에치백하여 형성된 제 3 마스크패턴을 순차적으로 식각마스크로 이용하는 식각공정에 의해 태양전지의 반도체패턴, 하부전극, 및 상부전극을 용이하게 패터닝할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 상기한 본 발명의 목적, 특징 및 효과는 첨부된 도면과 관련된 실시예들을 통해서 용이하게 이해될 것이다. 다만 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 하기 실시예와 함께 제시된 도면은 명확한 설명을 위해서 다소 간략화되거나 과장된 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 광전소자의 평면도이고, 도 2a는 도 1의 I-I'을 따라 절취한 부분을 나타낸 단면도이다.
상기 광전소자(500)는 다수의 셀영역들을 갖는 기판(100) 및 상기 셀영역들에 일대일 대응하여 구비되는 다수의 셀들을 가지나, 상기 셀들 각각의 구조는 동일하다. 따라서, 도 1에서는 제 1 셀영역(C1) 및 제 2 셀영역(C2)에 서로 직렬로 전기적으로 연결되는 셀들만이 도시되고, 나머지 셀들의 도시는 생략된다.
도 1 및 도 2a를 참조하면, 광전소자(500)는 제 1 셀영역(C1), 제 2 셀영역(C2), 및 서로 인접한 두 개의 셀영역들 사이에 셀분리영역(SA)을 갖는다. 상기 제 1 셀영역(A1)은 평면상에서 제 1 영역(B1) 및 제 3 영역(B3)이 교차하는 영역으로 정의되고, 상기 제 2 셀영역(A2)은 평면상에서 상기 제 2 영역(B2) 및 제 3 영역(B3)이 교차하는 영역으로 정의된다.
상기 제 1 셀영역(C1) 및 상기 제 2 셀영역(C2) 각각에서 제 1 하부전극(120a) 및 제 2 하부전극(120b)이 기판(100) 상에 구비된다. 상기 제 1 하부전극(120a) 및 제 2 하부전극(120b) 위에 반도체패턴(160)이 구비되고, 상기 반도체패턴(160) 위에는 제 1 내지 제 3 상부전극들(201,205,208)이 구비된다.
상기 제 1 및 제 2 하부전극들(120a,120b)은, 인듐틴옥사이드 및 인듐징크옥사이드와 같은, 투명한 도전막으로 이루어지고, 평면상에서 상기 제 1 및 제 2 하부전극들(120a,120b)은 상기 셀분리영역(SA)을 사이에 두고 서로 이격된다. 상기 제 1 및 제 2 하부전극들(120a,120b)이 상기 셀분리영역(SA)을 사이에 두고 서로 이격되는 이유는 상기 셀분리영역(SA)에서 반도체패턴(160)의 하부에 언더컷(undercut) 작용에 의해 형성된 언더컷부(UC)가 형성되기 때문이다. 이에 대한 보다 상세한 설명은, 도 5a 내지 도 5c들을 이용하여 보다 상세히 설명된다.
상기 반도체패턴(160)은 외부 광의 에너지를 이용하여 광전작용을 일으킨다. 상기 반도체패턴(160)은 상기 제 1 및 제 2 하부전극들(120a,120b)과 접촉하는 N형반도체패턴(130), 상기 상부전극(200)과 접촉하는 P형반도체패턴(150), 및 상기 N형반도체패턴(130) 및 상기 P형반도체패턴(150) 사이에 개재되는 진성반도체패턴(140)을 포함한다.
상기 N형반도체패턴(130)은, 인으로 도핑된 실리콘과 같은, 정공(hole)의 밀도보다 전자의 밀도가 큰 반도체물질을 포함하고, 상기 P형반도체패턴(150)은, 붕소로 도핑된 실리콘과 같은, 전자의 밀도보다 정공의 밀도가 큰 반도체물질을 포함한다. 또한, 상기 진성반도체패턴(140)은 전자와 정공의 개수가 거의 비슷한 결정질 실리콘 또는 비결정질 실리콘과 같은, 반도체물질을 포함한다.
한편 제 1 콘택홀(CH1) 및 제 2 콘택홀(CH2)에서 상기 반도체패턴(160)이 제거되고, 그 결과 상기 제 1 콘택홀들(CH1)에서 제 1 상부전극(201)은 제 1 하부전극(120a)과 전기적으로 연결되고, 상기 제 2 콘택홀들(CH2)에서 제 2 상부전극(205)은 제 2 하부전극(120b)과 전기적으로 연결된다. 또한, 도 1 및 도 2a에서는 도시되지 않았지만, 상기 제 3 상부전극(208)은 상기 제 2 하부전극(121)과 인 접한 다른 하부전극과 전기적으로 연결된다.
상기 제 1 내지 제 3 상부전극들(201,205,208)은 평면상에서 서로 이격된다. 보다 상세하게는, 상기 제 1 상부전극(201) 및 상기 제 2 상부전극(205)은 제 1 개구부(H1)를 사이에 두고 상호 이격되고, 상기 제 2 상부전극(205) 및 상기 제 3 상부전극(208)은 제 2 개구부(H2)를 사이에 두고 상호 이격된다.
상기 셀분리영역(SA)에는 다수의 식각홀들(EH)이 형성된다. 평면상에서 서로 인접한 두 개의 식각홀들은 제 1 방향(D1) 또는 상기 제 1 방향(D1)과 수직인 제 2 방향(D2)으로 배열된다. 상기 식각홀들(EH) 각각에서 상기 반도체패턴(160)은 제거되고, 상기 식각홀들(EH) 주변의 상기 반도체패턴(160)의 하부에 상기 언더컷부(UC)가 형성된다. 상기 식각홀들(EH)의 갯수는 상기 언더컷부(UC)를 형성하는 식각공정의 조건 및 상기 제 1 및 제 2 셀영역들(C1,C2)의 크기에 따라 변경될 수 있다.
도 2b는 도 1의 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도이다.
도 2b를 참조하면, 식각홀(EH)에서 반도체패턴(160)이 제거되어 상기 식각홀(EH)에 제 1 상부전극(201)이 채워진다. 또한, 앞서 상술한 바와 같이, 셀분리영역(SA)에서 상기 반도체패턴(160)의 하부에 언더컷부(UC)가 형성되어 상기 셀분리영역(SA)에서 상기 제 1 상부전극(201)은 제 1 하부전극(120a)과 단락되지 않는다.
도 3은 본 발명의 다른 실시예에 따른 광전소자의 단면도이다. 본 발명의 일 실시예에 따른 광전소자(도 2a의 500) 및 본 발명의 다른 실시예에 따른 광전소자(도 3의 501)를 비교했을 때, 반도체패턴들(도 2a의 160, 도 3의 165)의 구조만 서로 상이하다. 따라서, 도 3을 설명함에 있어서, 본 발명의 일 실시예의 설명에서 설명된 동일한 구성요소들에 대해서는 도면부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 3을 참조하면, 반도체패턴(165)은 P형반도체패턴(155), 진성반도체패턴(145), 및 N형반도체패턴(135)으로 이루어진다. 상기 반도체패턴(165)은 제 1 및 제 2 콘택홀들(CH1,CH2)에서 제거되고, 상기 반도체패턴(165)은 제 1 개구부(H1) 및 제 2 개구부(H2)에서도 제거될 수 있다. 상기 반도체패턴(165)이 상기 제 1 및 제 2 개구부들(H1,H2)에서 제거되는 경우에는, 기판(100)의 상부에 상기 반도체패턴(165)의 소오스가 되는 반도체층(미도시)을 형성하고, 상기 반도체층 상에 상기 제 1 내지 제 3 상부전극들(201,205,208)의 소오스층이 되는 도전층을 형성한 후에, 상기 반도체층 및 상기 소오스층은 하나의 식각공정을 이용하여 동시에 패터닝된다.
도 4a 내지 도 8a들은 도 1에 도시된 광전소자의 제조공정을 나타내는 평면도들이고, 도 4b 내지 도 8b들은 각각 도 4a 내지 도 8a의 I-I'을 따라 절취한 부분을 나타낸 단면도들이고, 도 4c 내지 도 8c들은 각각 도 4a 내지 도 8a의 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도들이다. 도 4a 내지 도 8c들을 설명함에 있어서, 앞서 도 1, 도 2a, 및 도 2b를 참조하여 설명된 구성요소들에 대해서는 도면부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 4a, 도 4b, 및 도 4c를 참조하면, 제 1 및 제 2 셀영역들(C1,C2)을 갖는 기판(100) 상에 제 1 도전층(121)을 형성하고, 상기 제 1 도전층(121) 상에 예비 N 형반도체층(131), 예비 진성반도체층(141), 및 예비 P형반도체층(151)으로 이루어지는 예비 반도체층(161)을 형성한다.
상기 예비 반도체층(161)을 상기 제 1 도전층(121) 상에 형성한 후, 상기 예비 반도체층(161) 상에 식각보조층(171)을 형성한다. 상기 식각보조층(171)을 형성한 후에, 상기 식각보조층(171) 상에 제 1 마스크패턴(181)을 형성한다. 셀분리영역(SA) 내에서 상기 제 1 마스크패턴(181)에는 서로 이격되는 다수의 식각홀들(EH)이 형성되어 상기 식각홀들(EH)을 통해 기판(100)이 외부로 노출된다.
상기 제 1 마스크패턴(181)은 영역별로 서로 다른 두께를 갖는다. 보다 상세하게는, 상기 제 1 마스크패턴(181)은 제 1 및 제 2 콘택홀들(도 2a의 CH1,CH2)의 위치에 대응하여 제 1 두께(T1)를 갖고, 상기 제 1 마스크패턴(181)은 제 1 개구부(도 2a의 H1) 및 제 2 개구부(도 2A의 H2)의 위치에 대응하여 상기 제 1 두께(H1) 보다 큰 제 3 두께(H3)를 갖는다. 또한, 제 1 및 제 2 콘택홀들이 형성되는 위치를 제외한 제 1 내지 제 3 상부전극들(도 1의 201,205,208)이 형성되는 위치에 대응하여 상기 제 1 두께(T1) 보다 크고 상기 제 3 두께(T3) 보다 작은 제 2 두께(T2)를 갖는다. 본 발명의 일 실시예에서는, 편의상 상기 제 2 두께(T1)는 상기 제 1 두께(T1)의 두 배로 정의하고, 상기 제 3 두께(T3)는 상기 제 1 두께(T1)의 새 배로 정의한다.
한편, 상기 제 1 마스크패턴(181)은 몰드를 이용한 임프린트 방법을 이용하여 형성될 수 있다. 상기 제 1 마스크패턴(181)의 제조방법을 보다 상세하게 설명하기 위하여 도 10 및 도 11을 참조한다.
도 10 및 도 11은 도 4b에 도시된 제 1 감광막 패턴의 제조방법을 나타내는 단면도들이다.
도 10 및 도 11을 참조하면, 기판(100) 위에 제 1 도전층(121), 예비 반도체층(161), 식각보조층(171)을 순차적으로 형성하고, 상기 식각보조층(171) 상에 감광막(182)을 형성한다. 상기 식각보조층(171) 상에 상기 감광막(182)을 형성한 후에, 몰드(250)로 상기 감광막(182)을 압착하여 상기 감광막(182)의 표면에 제 1 마스크패턴(181)의 표면 형상과 대응하는 요철 형상을 형성한다.
상기 몰드(250)를 이용하여 상기 감광막(182)을 압착한 후에, 광(300)을 상기 감광막(182) 측으로 조사하여 상기 감광막(182)을 경화한다. 그 결과, 상기 몰드(182)의 표면 형상과 대응하는 제 1 마스크패턴(181)이 완성된다.
도 5a, 도 5b, 및 도 5c를 참조하면, 식각홀들(EH)이 형성된 제 1 마스크패턴(181)을 이용하여 식각보조층(도 4b의 171), 예비 반도체층(도 4b의 161), 및 제 1 도전층(도 4b의 121)에 대해 순차적으로 식각공정을 진행하여 제 1 식각보조패턴(174), 제 1 예비반도체패턴(162), 제 1 하부전극(120a), 및 제 2 하부전극(120b)을 형성한다. 그 결과, 상기 식각공정에 의해 상기 제 1 식각보조패턴(174) 및 상기 예비반도체패턴(162) 각각에는 상기 식각홀들(EH)의 위치 및 형상과 대응하는 개구부들이 형성된다.
상기 식각공정을 진행할 때, 상기 제 1 도전층에 상기 식각홀들(EH)의 위치 및 형상과 대응하는 개구부들이 형성되는 것 외에, 상기 식각홀들(EH)에 인접한 상기 제 1 도전층이 더 식각되어 상기 예비반도체패턴(162)의 하부에 언더컷부(UC)가 형성된다. 상기 식각공정의 식각시간이 증가할수록, 평면상에서 상기 언더컷부(UC)는 상기 식각홀들(EH) 각각으로부터 멀어지는 방향으로 점차적으로 형성된다. 상기 식각공정의 식각시간이 소정 시간 이상이 되면, 서로 인접한 두 개의 식각홀들 각각으로부터 형성되는 언더컷부들은 하나로 합쳐진다. 그 결과, 도 5a에서 보여지는 것과 같이, 상기 언더컷부(UC)는 셀분리영역(SA)에 대응하여 일체로 형성되어 평면상에서 제 1 하부전극(120a) 및 제 2 하부전극(120b)은 서로 이격된 형상을 갖게된다.
도 6a, 도 6b, 및 도 6c를 참조하면, 제 1 마스크패턴(도 5b의 181)을 전체적으로 제 1 두께(T1) 만큼 제거하여 제 2 마스크패턴(182)을 형성한다. 도 5b를 다시 참조하면, 상기 제 1 마스크패턴을 제 1 두께(T1)만큼 제거하여 상기 제 2 마스크패턴(182)을 형성하면, 제 1 및 제 2 콘택홀들(CH1,CH2)에서 상기 제 2 마스크패턴(182)이 개구되고, 제 1 및 제 2 개구부들(도 2b의 H1,H2)에서 상기 제 2 마스크패턴(182)은 제 2 두께(T2)를 갖는다.
상기 제 2 마스크패턴(182)을 형성한 후에, 상기 제 2 마스크패턴(182)을 이용하여 제 1 식각보조패턴(도 5b의 174) 및 상기 예비반도체패턴(도 5b의 162)을 순차적으로 다시 식각하여 제 2 식각보조패턴(172) 및 반도체패턴(160)을 형성한다. 그 결과, 상기 제 1 콘택홀(CH1)을 통해 제 1 하부전극(120a)이 외부로 노출되고, 상기 제 2 콘택홀(CH2)을 통해 제 2 하부전극(120b)이 외부로 노출된다.
도 7a, 도 7b, 및 도 7c를 참조하면, 제 2 마스크패턴(도 6b의 182)을 전체적으로 제 1 두께(T1) 만큼 제거하여 제 3 마스크패턴(183)을 형성한다. 도 6b를 다시 참조하면, 상기 제 2 마스크패턴을 제 1 두께(T1)만큼 제거하여 상기 제 3 마스크패턴(183)을 형성하면, 상기 제 3 마스크패턴(183)은 제 1 내지 제 3 상부전극들(도 2b의 201,205,208)이 형성되지 않는 영역에 대응하여 제 1 두께(T1)를 갖는다.
상기 제 3 마스크패턴(183)을 형성한 후에, 상기 제 3 마스크패턴(183)을 이용하여 제 2 식각보조패턴(도 6b의 172)을 식각하여 제 3 식각보조패턴(173)을 형성한다. 한편, 상기 제 3 마스크패턴(183)을 이용하여 상기 제 2 식각보조패턴을 식각할 때, 상기 제 3 마스크패턴(183)의 하부에 언더컷(175)이 발생하도록 상기 제 3 식각보조패턴(173)을 식각한다.
도 8a, 도 8b, 및 도 8c를 참조하면, 기판(100)의 상부에 전체적으로 제 2 도전층(210)을 형성한다. 그 결과, 상기 제 2 도전층(210)은 부분적으로 제 3 마스크패턴(183) 위에 형성되고, 제 1 및 제 2 콘택홀들(CH1,CH2)에서 상기 제 2 도전층(210)은 제 1 하부전극(120a) 및 제 2 하부전극(120b) 상에 형성되어 상기 제 1 및 제 2 하부전극들(120a,120b)과 전기적으로 연결된다.
한편, 상기 제 2 도전층(210)은 식각홀들(EH)에 각각 채워지도록 형성되지만, 상기 식각홀들(EH) 주변으로 언더컷부(UC)가 형성되므로 상기 식각홀들(EH)에 채워진 상기 제 2 도전층(210)은 제 1 하부전극(120a) 또는 제 2 하부전극(120b)과 단락되지 않는다.
도 9는 도 8b에서 나타난 광전소자의 제조단계 이후의 제조단계를 나타내는 도면이다.
도 9를 참조하면, 상부 면에 제 2 도전층(210)이 형성된 제 3 마스크패턴(183)을 제거하여 상호 간에 이격되는 제 1 내지 제 3 상부전극들(201,205,208)이 형성된다. 도 7b 및 도 8b에서 나타낸바와 같이, 상기 제 3 마스크 패턴(183)의 하부에는 언더컷(도 7b의 175)이 형성되므로 상기 제 3 마스크패턴(183)은 리프트오프(lift-off)법을 이용하여 용이하게 제거될 수 있다.
상기 제 1 내지 제 3 상부전극들(201,205,208)을 형성한 후에, 제 3 식각보조패턴(173)을 제거하여 태양전지(도 1의 500)를 완성한다. 상기 제 3 식각보조패턴(173)은 일반적인 포토리소그래피법을 이용하여 제거될 수도 있고, 상기 제 3 식각보조패턴(173)은 상기 제 3 식각보조패턴(173) 만을 선택적으로 식각하는 식각물질을 이용하여 식각될 수도 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 광전소자의 평면도이다.
도 2a는 도 1의 I-I'을 따라 절취한 부분을 나타낸 단면도이다.
도 2b는 도 1의 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 광전소자의 단면도이다.
도 4a 내지 도 8a들은 도 1에 도시된 광전소자의 제조공정을 나타내는 평면도들이다.
도 4b 내지 도 8b들은 각각 도 4a 내지 도 8a의 I-I'을 따라 절취한 부분을 나타낸 단면도들이다.
도 4c 내지 도 8c들은 각각 도 4a 내지 도 8a의 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도들이다.
도 9는 도 8b에서 나타난 광전소자의 제조단계 이후의 제조단계를 나타내는 도면이다.
도 10 및 도 11은 도 4b에 도시된 제 1 감광막 패턴의 제조방법을 나타내는 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
100 -- 베이스기판 120a -- 제 1 하부전극
160 -- 반도체패턴 181 -- 제 1 감광막패턴
182 -- 제 2 감광막 패턴 183 -- 제 3 감광막패턴
201 -- 제 1 상부전극 250 -- 몰드
500 -- 광전소자 EH -- 식각홀
UC -- 언더컷부 SA -- 셀분리영역
C1 -- 제 1 셀영역 C2 -- 제 2 셀영역
Claims (15)
- 다수의 셀영역들과 서로 인접한 두 개의 셀영역들 사이에 셀분리영역을 갖는 기판을 준비하는 단계;상기 기판 위에 제 1 도전층을 형성하는 단계;상기 제 1 도전층 위에 반도체층을 형성하는 단계;상기 셀분리영역에 대응하여 적어도 하나의 제 1 개구부가 형성된 제 1 마스크패턴을 상기 반도체층 상부에 형성하는 단계;상기 제 1 마스크패턴을 이용하여 상기 반도체층을 패터닝하여 예비 반도체패턴을 형성하고, 상기 제 1 마스크패턴을 이용하여 상기 셀분리영역에서 상기 제 1 도전층을 제거하여 상기 셀영역들 각각에 하부전극을 형성하는 단계;상기 제 1 마스크패턴을 식각하여 제 2 개구부가 형성된 제 2 마스크패턴을 형성하는 단계;상기 제 2 마스크패턴을 이용하여 상기 예비반도체패턴을 패터닝하여 반도체패턴을 형성하고, 상기 제 2 개구부의 위치에 대응하여 상기 하부전극을 외부로 노출시키는 단계; 및상기 반도체패턴 상에 형성되어 상기 노출된 하부전극과 전기적으로 연결되는 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 태양전지의 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전층 위에 반도체층을 형성하는 단계는,상기 제 1 도전층 상에 N형 반도체층을 형성하는 단계;상기 N형 반도체층 상에 진성반도체층을 형성하는 단계; 및상기 진성반도체층 상에 P형반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 태양전지의 제조방법.
- 제 1 항에 있어서, 상기 제 1 마스크패턴은 제 1 영역에 대응하여 제 1 두께를 갖고, 상기 제 1 마스크패턴은 제 2 영역에 대응하여 상기 제 1 두께보다 큰 제 2 두께를 갖고, 상기 제 1 마스크패턴은 제 3 영역에 대응하여 상기 제 2 두께보다 큰 제 3 두께를 갖고, 상기 제 1 영역은 상기 상부전극이 상기 하부전극 상에 형성되어 상기 하부전극과 전기적으로 연결되는 영역에 대응하고, 상기 제 2 영역은 상기 상부전극이 상기 반도체패턴 상에 형성되는 영역에 대응하고, 상기 제 3 영역은 상기 상부전극이 제거되는 영역에 대응하는 것을 특징으로 하는 태양전지의 제조방법.
- 제 3 항에 있어서,상기 반도체층 및 상기 제 1 마스크패턴 사이에 식각보조층을 형성하는 단계;상기 제 1 마스크패턴을 이용하여 상기 식각보조층을 식각하여 제 1 예비 식각보조패턴을 형성하는 단계;상기 제 2 마스크패턴을 이용하여 상기 제 1 예비 식각보조패턴을 식각하여 제 2 예비 식각보조패턴을 형성하는 단계; 및상기 제 2 마스크패턴을 식각하여 상기 제 3 영역을 커버하는 제 3 마스크패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 태양전지의 제조방법.
- 제 4 항에 있어서, 상기 상부전극을 형성하는 단계는,상기 제 3 마스크패턴을 형성한 후에, 상기 기판의 전면에 대응하여 제 2 도전층을 형성하는 단계; 및상기 제 3 마스크패턴을 제거하는 단계를 포함하고,상기 제 1 영역에서 상기 제 2 도전층은 상기 하부전극 상에 형성되어 상기 하부전극과 전기적으로 연결되고, 상기 제 2 영역에서 상기 제 2 도전층은 상기 반도체패턴 상에 형성되고, 상기 제 3 영역에서 상기 제 2 도전층은 상기 제 3 마스크패턴 상에 형성되는 것을 특징으로 하는 태양전지의 제조방법.
- 제 3 항에 있어서, 상기 제 1 마스크패턴을 형성하는 단계는,상기 제 1 도전층 위에 열 또는 광에 의해 경화되는 절연막을 형성하는 단계;상기 절연막을 몰드로 압착하는 단계; 및상기 압착된 절연막을 열 또는 광을 이용하여 경화하는 단계를 포함하는 것을 특징으로 하는 태양전지의 제조방법.
- 제 1 항에 있어서, 상기 하부전극은 상기 제 1 개구부 주변에서 상기 예비반도체패턴의 하부에 위치하는 상기 제 1 도전층에 언더컷이 발생되어 형성되는 것을 특징으로 하는 태양전지의 제조방법.
- 제 3 항에 있어서, 상기 반도체패턴은 상기 제 3 영역에 대응하여 제거되는 것을 특징으로 하는 태양전지의 제조방법.
- 제 1 항에 있어서, 상기 반도체패턴은 상기 하부전극을 통해 입사되는 광의 에너지를 이용하여 광전작용을 일으키는 것을 특징으로 하는 태양전지의 제조방법.
- 다수의 셀영역들과 서로 인접한 두 개의 셀영역들 사이에 셀분리영역을 갖는 기판;상기 셀영역들 각각에서 상기 기판 위에 구비되는 하부전극;상기 하부전극 상에 구비되고, 상기 셀분리영역에서 상기 하부전극이 제거되어 정의되는 공간을 유지하는 반도체층; 및상기 반도체층 상에 구비되는 상부전극을 포함하는 것을 특징으로 하는 태양전지.
- 제 10 항에 있어서, 상기 반도체패턴은,상기 하부전극 상에 구비되는 N형 반도체패턴;상기 N형 반도체패턴 상에 구비되는 진성반도체패턴; 및상기 진성반도체패턴 상에 구비되는 P형반도체패턴을 포함하는 것을 특징으로 하는 태양전지.
- 제 10 항에 있어서, 평면상에서 상기 상부전극은 서로 인접한 두 개의 셀영역들과 중첩하는 것을 특징으로 하는 태양전지.
- 제 12 항에 있어서, 상기 셀영역들 각각에서 상기 반도체패턴이 부분적으로 제거되는 콘택홀이 형성되고, 상기 상부전극은 상기 콘택홀을 통하여 인접한 셀영역에 대응하여 구비되는 상기 하부전극과 전기적으로 연결되는 것을 특징으로 하는 태양전지.
- 제 10 항에 있어서, 상기 반도체패턴에는 상기 상부전극이 제거된 영역에 대응하여 개구부가 형성되는 것을 특징으로 하는 태양전지.
- 제 10 항에 있어서, 상기 반도체패턴은 상기 하부전극을 통해 입사되는 광의 에너지를 이용하여 광전작용을 일으키는 것을 특징으로 하는 태양전지.
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