KR20100013973A - Method for forming pattern of a semiconductor device - Google Patents

Method for forming pattern of a semiconductor device Download PDF

Info

Publication number
KR20100013973A
KR20100013973A KR1020080075737A KR20080075737A KR20100013973A KR 20100013973 A KR20100013973 A KR 20100013973A KR 1020080075737 A KR1020080075737 A KR 1020080075737A KR 20080075737 A KR20080075737 A KR 20080075737A KR 20100013973 A KR20100013973 A KR 20100013973A
Authority
KR
South Korea
Prior art keywords
pattern
hard mask
forming
layer
capping
Prior art date
Application number
KR1020080075737A
Other languages
Korean (ko)
Other versions
KR101053990B1 (en
Inventor
이병기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080075737A priority Critical patent/KR101053990B1/en
Publication of KR20100013973A publication Critical patent/KR20100013973A/en
Application granted granted Critical
Publication of KR101053990B1 publication Critical patent/KR101053990B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

PURPOSE: A pattern formation method of a semiconductor device is provided to stably form the pattern of a double line width by forming a capping pattern with wider width than a photoresist pattern in the upper part of a hard mask film. CONSTITUTION: An etching target film and a hard mask film(109) are laminated on a semiconductor substrate(101). Capping patterns(111a) are formed on the hard mask film. Subsidiary hard mask patterns(115a) with a narrower width than the width of the capping pattern on the hard mask film where the capping patterns are formed are formed. A first hard mask pattern is formed in the lower part of the capping pattern by using the subsidiary hard mask patterns and the capping patterns as an etch barrier. A second hard mask pattern is formed in the lower part of the subsidiary hard mask pattern which is not overlapped with the capping pattern. A first pattern is formed at the lower part of the first hard mask pattern by etching the etch target film using the first and the second hard mask pattern as an etching barrier. The second pattern with a width which is narrower than the width of the first pattern is formed at the lower part of the second hard mask pattern.

Description

반도체 소자의 패턴 형성방법{Method for forming pattern of a semiconductor device}Method for forming pattern of a semiconductor device

본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로서, 특히 넓은 폭의 패턴 사이에 다수의 좁은 폭의 패턴을 형성할 때, 넓은 폭의 패턴에 인접한 좁은 폭의 패턴을 안정적으로 형성할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a pattern of a semiconductor device. In particular, when a plurality of narrow width patterns are formed between a wide width pattern, a semiconductor device capable of stably forming a narrow pattern adjacent to the wide width pattern can be stably formed. It relates to a pattern forming method of.

반도체 소자는 데이터를 저장하는 다수의 메모리 셀들을 포함한다. 낸드 플래시 메모리 소자의 경우 다수의 메모리 셀들은 직렬로 연결되며, 직렬로 연결된 다수의 메모리 셀 양측에는 셀렉트 트랜지스터가 연결된다. 셀렉트 트랜지스터는 소스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터를 포함한다. 이와 같이 플래시 메모리 소자는 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀이 연결된 스트링 구조가 반복되는 형태로 형성된다. 스트링 구조는 서로 평행하게 배열되며, 평행하게 배열된 스트링 구조의 메모 리 셀들 및 셀렉트 트랜지스터들은 게이트 라인으로 연결된다.The semiconductor device includes a plurality of memory cells that store data. In the case of a NAND flash memory device, a plurality of memory cells are connected in series, and select transistors are connected to both sides of the plurality of memory cells connected in series. The select transistor includes a source select transistor and a drain select transistor. As described above, the flash memory device is formed in such a manner that a string structure in which a plurality of memory cells connected in series between the source select transistor and the drain select transistor is connected is repeated. The string structure is arranged in parallel to each other, the memory cells and the select transistors of the string structure arranged in parallel are connected to the gate line.

보다 상세히 하면, 낸드 플래시 메모리 소자의 게이트 패턴은 반도체 기판상에 게이트 절연막을 사이에 두고 적층된 플로팅 게이트용 도전막, 유전체막 및 콘트롤 게이트용 도전막을 포함한다. 이러한 게이트 패턴 중 이웃하는 스트링 구조의 메모리 셀들의 콘트롤 게이트용 도전막이 연결되어 워드 라인이 되며, 이웃하는 스트링 구조에 형성된 셀렉트 트랜지스터의 콘트롤 게이트용 도전막이 연결되어 셀렉트 라인이 된다. In more detail, the gate pattern of the NAND flash memory device includes a floating gate conductive film, a dielectric film, and a control gate conductive film stacked on a semiconductor substrate with a gate insulating film interposed therebetween. Among the gate patterns, the control gate conductive films of the memory cells of the neighboring string structures are connected to form a word line, and the control gate conductive films of the select transistors formed in the neighboring string structures are connected to form a select line.

플래시 메모리 소자의 경우, 일반적으로 두 개의 셀렉트 라인 사이에 다수의 워드 라인(예를 들어, 32개)이 형성된다. 일반적으로 셀렉트 라인에서 요구되는 전기적 특성과 워드 라인에서 요구되는 전기적 특성의 차이로 인하여 셀렉트 라인의 폭은 워드 라인의 폭보다 넓게 형성된다.In the case of a flash memory device, a plurality of word lines (for example, 32) are generally formed between two select lines. In general, the width of the select line is wider than the width of the word line due to the difference between the electrical characteristics required in the select line and the electrical characteristics required in the word line.

상술한 셀렉트 라인 및 워드 라인은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴의 형태에 따라 형성된다. 이에 따라 포토레지스트 패턴은 셀렉트 라인을 패터닝하기 위한 제1 포토레지스트 패턴 및 워드 라인을 패터닝하기 위한 제2 포토레지스트 패턴을 포함하며, 제1 포토레지스트패턴의 폭은 제2 포토레지스트 패턴의 폭보다 넓게 형성된다. 스트링 구조를 고려했을 때, 두 개의 제1 포토레지스트 패턴 사이에는 제1 포토레지스트 패턴보다 좁은 폭으로 형성된 다수의 제2 포토레지스트 패턴으로 형성된다. 이러한 포토레지스트 패턴은 노광 공정을 실시하여 노광 마스크의 차광 패턴을 포토레지스트막에 전사한 후 포토레지스트막을 현상하는 일련의 공정을 통해 형성된다. 노광 공정 진행시 제2 포토레지스트 패턴 을 형성시키기 위한 차광 패턴을 투과한 빛과 제1 포토레지스트 패턴을 형성시키기 위한 차광 패턴을 투과한 빛의 회절 간섭 현상으로 인해 제1 포토레지스트 패턴에 인접한 제2 포토레지스트 패턴의 임계 폭을 확보하기 어렵다. 이러한 제1 및 제2 포토레지스트 패턴을 이용하여 셀렉트 라인 및 워드 라인을 패터닝하기 위한 식각 공정을 실시하면, 셀렉트 라인에 인접한 워드 라인이 원하는 폭으로 식각되지 못하는 문제가 발생한다. 결과적으로 종래의 기술을 이용하여 게이트 라인들을 형성하면 셀렉트 라인에 인접한 워드 라인을 안정적으로 형성하기 어려운 문제가 있다. The above-described select line and word line are formed according to the shape of the photoresist pattern formed through the photolithography process. Accordingly, the photoresist pattern includes a first photoresist pattern for patterning the select line and a second photoresist pattern for patterning the word line, wherein the width of the first photoresist pattern is wider than that of the second photoresist pattern. Is formed. In consideration of the string structure, a plurality of second photoresist patterns having a narrower width than the first photoresist pattern is formed between the two first photoresist patterns. The photoresist pattern is formed through a series of processes in which an exposure process is performed to transfer the light shielding pattern of the exposure mask to the photoresist film and then the photoresist film is developed. Second adjoining the first photoresist pattern due to the diffraction interference phenomenon of the light passing through the light shielding pattern for forming the second photoresist pattern and the light passing through the light shielding pattern for forming the first photoresist pattern during the exposure process. It is difficult to secure the critical width of the photoresist pattern. When the etching process for patterning the select line and the word line is performed using the first and second photoresist patterns, a problem occurs in that word lines adjacent to the select line are not etched to a desired width. As a result, when the gate lines are formed using a conventional technique, it is difficult to stably form a word line adjacent to the select line.

본 발명은 넓은 폭의 패턴 사이에 다수의 좁은 폭의 패턴을 형성할 때, 넓은 폭의 패턴에 인접한 좁은 폭의 패턴을 안정적으로 형성할 수 있는 반도체 소자의 패턴 형성방법을 제공한다.The present invention provides a method of forming a pattern of a semiconductor device capable of stably forming a narrow pattern adjacent to the wide pattern when a plurality of narrow patterns are formed between the wide patterns.

본 발명에 따른 반도체 소자의 패턴 형성방법 반도체 기판상에 식각 대상막 및 하드 마스크막을 적층하는 단계, 하드 마스크막 상에 캡핑 패턴들을 형성하는 단계, 캡핑 패턴들이 형성된 하드 마스크막 상에 캡핑 패턴보다 좁은 폭의 보조 하드 마스크 패턴들을 형성하는 단계, 보조 하드 마스크 패턴들 및 캡핑 패턴들을 식각 베리어로 사용하여 하드 마스크막을 식각하여 캡핑 패턴의 하부에 제1 하드 마스크 패턴을 형성하고, 캡핑 패턴과 비중첩된 보조 하드 마스크 패턴의 하부에 제2 하드 마스크 패턴을 형성하는 단계, 및 제1 및 제2 하드 마스크 패턴을 식각 베리어로 사용하여 식각 대상막을 식각하여 제1 하드 마스크 패턴 하부에 제1 패턴을 형성하고, 제2 하드 마스크 패턴 하부에 상기 제1 패턴보다 좁은 폭의 제2 패턴을 형성하는 단계를 포함한다.A method of forming a pattern of a semiconductor device according to the present invention comprises the steps of: laminating an etch target layer and a hard mask layer on a semiconductor substrate, forming capping patterns on a hard mask layer, and narrower than a capping pattern on a hard mask layer on which capping patterns are formed. Forming the auxiliary hard mask patterns having a width; using the auxiliary hard mask patterns and the capping patterns as an etching barrier, the hard mask layer is etched to form a first hard mask pattern under the capping pattern, and is not overlapped with the capping pattern. Forming a second hard mask pattern under the auxiliary hard mask pattern, and etching the etching target layer using the first and second hard mask patterns as an etching barrier to form a first pattern under the first hard mask pattern; And forming a second pattern having a narrower width than the first pattern under the second hard mask pattern. .

캡핑 패턴의 상부에는 적어도 2개 이상의 보조 하드 마스크 패턴들이 형성된다.At least two auxiliary hard mask patterns are formed on the capping pattern.

캡핑 패턴과 비중첩된 보조 하드 마스크 패턴들 사이의 간격은 캡핑 패턴과 중첩된 보조 하드 마스크 패턴들 사이의 간격과 동일한 것이 바람직하다.The spacing between the capping pattern and the non-overlapping auxiliary hard mask patterns is preferably the same as the spacing between the capping pattern and the overlapping auxiliary hard mask patterns.

제2 하드 마스크 패턴은 2개의 제1 하드 마스크 패턴의 사이에서 다수개 형성된다.A plurality of second hard mask patterns are formed between two first hard mask patterns.

캡핑 패턴들을 형성하는 단계는 하드 마스크막 상에 폴리 실리콘막을 형성하는 단계, 폴리 실리콘막상에 제1 포토레지스트 패턴을 형성하는 단계, 제1 포토레지스트 패턴 하부에 폴리 실리콘막이 남아 캡핑 패턴이 되도록 폴리 실리콘막을 식각하는 단계를 포함한다.The forming of the capping patterns may include forming a polysilicon layer on the hard mask layer, forming a first photoresist pattern on the polysilicon layer, and leaving a polysilicon layer under the first photoresist pattern to form a capping pattern. Etching the membrane.

폴리 실리콘막은 100Å 내지 300Å의 두께로 형성하는 것이 바람직하다.The polysilicon film is preferably formed to a thickness of 100 kPa to 300 kPa.

하드 마스크막은 산화막으로 형성하는 것이 바람직하다.The hard mask film is preferably formed of an oxide film.

폴리 실리콘막을 식각하는 단계는 HBr가스 및 O2가스의 혼합가스를 이용하여 실시한다.The etching of the polysilicon film is performed using a mixed gas of HBr gas and O 2 gas.

제1 및 제2 하드 마스크 패턴을 형성하는 단계 이후, 폴리 실리콘막으로 형성된 보조 하드 마스크 패턴을 CHF3가스, CH2F3가스, 및 CF4가스의 혼합가스를 이용하여 제거하는 단계를 더 포함한다.After forming the first and second hard mask patterns, further removing the auxiliary hard mask patterns formed of the polysilicon layer using a mixed gas of CHF 3 gas, CH 2 F 3 gas, and CF 4 gas. do.

보조 하드 마스크 패턴들을 형성하는 단계는 캡핑 패턴이 형성된 하드 마스크막 상에 보조 하드 마스크막을 형성하는 단계, 보조 하드 마스크막 상에 제2 포토레지스트 패턴을 형성하는 단계, 제2 포토레지스트 패턴 하부에 보조 하드 마스크막이 남아 보조 하드 마스크 패턴이 되도록 보조 하드 마스크막을 식각하는 단계를 포함한다.The forming of the auxiliary hard mask patterns may include forming an auxiliary hard mask layer on the hard mask layer on which the capping pattern is formed, forming a second photoresist pattern on the auxiliary hard mask layer, and forming an auxiliary under the second photoresist pattern. Etching the auxiliary hard mask film so that the hard mask film remains and becomes the auxiliary hard mask pattern.

보조 하드 마스크막을 형성하기 전, 캡핑 패턴이 형성된 하드 마스크막 상에 버퍼 산화막을 형성하는 단계를 더 포함한다.Before forming the auxiliary hard mask layer, the method may further include forming a buffer oxide layer on the hard mask layer on which the capping pattern is formed.

보조 하드 마스크막을 형성하는 단계 이 후, 보조 하드 마스크막 상에 SiON을 이용하여 보호막을 형성하는 단계를 더 포함한다.After forming the auxiliary hard mask layer, the method further includes forming a protective film on the auxiliary hard mask layer using SiON.

제1 및 제2 하드 마스크 패턴을 형성하는 단계 이 후, 보조 하드 마스크 패턴을 제거하는 단계, 및 캡핑 패턴을 제거하는 단계를 더 포함한다.After forming the first and second hard mask patterns, the method may further include removing the auxiliary hard mask pattern, and removing the capping pattern.

보조 하드 마스크 패턴은 O2 플라즈마를 이용하여 제거한다.The auxiliary hard mask pattern is removed using an O 2 plasma.

보조 하드 마스크 패턴은 포토레지스트 및 아몰포스 카본 중 적어도 어느 하나를 포함한다.The auxiliary hard mask pattern includes at least one of photoresist and amorphous carbon.

식각 대상막은 게이트 절연막, 플로팅 게이트막, 유전체막 및 콘트롤 게이트막이 적층되어 형성된다.The etching target layer is formed by stacking a gate insulating layer, a floating gate layer, a dielectric layer, and a control gate layer.

제1 패턴은 콘트롤 게이트 막이 식각되어 형성된 셀렉트 라인, 유전체막이 식각되어 형성된 유전체 패턴, 및 플로팅 게이트막이 식각되어 형성된 도전 패턴을 포함한다.The first pattern includes a select line formed by etching the control gate layer, a dielectric pattern formed by etching the dielectric layer, and a conductive pattern formed by etching the floating gate layer.

제2 패턴은 콘트롤 게이트 막이 식각되어 형성된 워드 라인, 유전체막이 식각되어 형성된 유전체 패턴, 및 플로팅 게이트막이 식각되어 형성된 도전 패턴을 포함한다.The second pattern includes a word line formed by etching the control gate layer, a dielectric pattern formed by etching the dielectric layer, and a conductive pattern formed by etching the floating gate layer.

본 발명은 동일한 폭의 포토레지스트 패턴을 형성함으로써 서로 다른 폭의 포토레지스트 패턴 형성시 간섭 현상에 의해 포토레지스트 패턴이 비정상적으로 형성되는 현상을 개선한다. 또한 본 발명은 포토레지스트 패턴보다 넓은 폭의 패턴이 형성되어야 하는 영역의 하드 마스크막 상부에 포토레지스트 패턴보다 넓은 폭으로 형성되는 캡핑 패턴을 형성한다. 이에 따라 본 발명은 포토레지스트 패턴의 폭 및 캡핑 패턴의 폭을 따르는 이중 선폭의 패턴을 안정적으로 형성할 수 있게 된다. The present invention improves a phenomenon in which photoresist patterns are abnormally formed by an interference phenomenon when forming photoresist patterns having different widths by forming photoresist patterns having the same width. In addition, the present invention forms a capping pattern formed in a wider width than the photoresist pattern on the hard mask layer in the area where a wider pattern than the photoresist pattern should be formed. Accordingly, the present invention can stably form a double line width pattern along the width of the photoresist pattern and the width of the capping pattern.

또한 본 발명은 간섭 현상을 개선할 수 있으므로 간섭 현상의 영향을 줄이기 위해 넓은 폭의 패턴과 좁은 폭의 패턴간의 간격을 넓게 형성하지 않아도 되므로 반도체 소자를 더욱 고집적화시킬 수 있다.In addition, since the present invention can improve the interference phenomenon, it is not necessary to form a wide space between the wide pattern and the narrow pattern in order to reduce the influence of the interference phenomenon, it is possible to further increase the integration of the semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 게이트 라인 형성방법을 나타내는 단면도들이다. 이하에서는 플래시 메모리 소자의 게이트 라인 형성방법을 예로 들어 설명한다.1A through 1G are cross-sectional views illustrating a method of forming a gate line of a semiconductor device in accordance with an embodiment of the present invention. Hereinafter, a method of forming a gate line of a flash memory device will be described.

도 1a를 참조하면, 소자 분리 영역에 소자 분리막(미도시)이 형성되고 활성 영역상에는 게이트 절연막(102) 및 플로팅 게이트용 제1 도전막(103)이 적층된 반도체 기판(101)이 제공된다. 이러한 반도체 기판(101) 상에 유전체막(105), 콘트롤 게이트용 제2 도전막(107), 하드 마스크막(109), 및 캡핑막(111)을 적층한다. 이 후, 캡핑막(111) 상에는 제1 포토레지스트 패턴(115)을 형성한다.Referring to FIG. 1A, a semiconductor substrate 101 in which an isolation layer (not shown) is formed in an isolation region and a gate insulating layer 102 and a floating conductive first conductive layer 103 is stacked on an active region. The dielectric film 105, the second conductive film 107 for the control gate, the hard mask film 109, and the capping film 111 are stacked on the semiconductor substrate 101. Thereafter, the first photoresist pattern 115 is formed on the capping film 111.

소자 분리막은 반도체 기판(101)을 식각하여 형성된 트렌치 내부를 채우도록 형성되어 활성 영역을 구획한다. 제1 도전막(103)은 폴리 실리콘을 이용하여 형성하며, 언도프트(undoped) 폴리 실리콘 및 도프트(doped) 폴리 실리콘의 이중 구조로 형성될 수 있다. 유전체막(105)은 질화막/산화막/질화막이 적층된 구조로 형성할 수 있다. 제2 도전막(107)은 폴리 실리콘으로 형성할 수 있다. 하드 마스크막(109) 및 캡핑막(111)은 서로 다른 선택비를 가지는 물질로 형성되는 것이 바람직하다. 예를 들어, 하드 마스크막(109)은 산화막으로 형성하는 것이 바람직하고, 캡핑막(111)은 폴리 실리콘으로 형성하는 것이 바람직하다. 또한 셀렉트 라인이 형성될 영역에서 제1 도전막(103) 및 제2 도전막(107)이 전기적으로 연결될 수 있도록 게이트 라인이 형성될 영역의 유전체막(105)에는 제1 도전막(103)을 노출시키는 콘택홀(106)이 형성된다.The device isolation layer is formed to fill the trench formed by etching the semiconductor substrate 101 to partition the active region. The first conductive layer 103 may be formed using polysilicon, and may be formed of a double structure of undoped polysilicon and doped polysilicon. The dielectric film 105 may have a structure in which a nitride film, an oxide film, and a nitride film are stacked. The second conductive film 107 may be formed of polysilicon. The hard mask layer 109 and the capping layer 111 may be formed of a material having different selectivity. For example, the hard mask film 109 is preferably formed of an oxide film, and the capping film 111 is preferably formed of polysilicon. In addition, the first conductive layer 103 may be formed in the dielectric layer 105 in the region where the gate line is to be formed so that the first conductive layer 103 and the second conductive layer 107 may be electrically connected in the region where the select line is to be formed. A contact hole 106 for exposing is formed.

상술한 캡핑막(111)은 후속 공정에서 패터닝되어 하드 마스크막(109)을 식각할 때 셀렉트 라인이 형성될 영역의 하드 마스크막(109)이 식각되는 것을 방지한다. 셀렉트 라인이 형성될 영역의 하드 마스크막(109)이 식각되는 것을 방지하기 위해 캡핑막(111)은 100Å이상의 두께로 형성되는 것이 바람직하고, 후속 공정에서 형성되는 캡핑 패턴에 의해 단차가 증가하여 공정의 안정성이 저하되지 않도록 300 Å이하의 두께로 형성되는 것이 바람직하다.The capping layer 111 described above is patterned in a subsequent process to prevent the hard mask layer 109 of the region where the select line is to be etched when the hard mask layer 109 is etched. In order to prevent the hard mask layer 109 of the region where the select line is to be formed, the capping layer 111 may be formed to a thickness of 100 μs or more, and the step may be increased by a capping pattern formed in a subsequent process. It is preferable that it is formed in the thickness of 300 kPa or less so that the stability of may not fall.

도 1b를 참조하면, 도 1a에 도시된 제1 포토레지스트 패턴(115)을 식각 베리어로 사용하여 캡핑막을 식각함으로써 제1 포토레지스트 패턴(115) 하부에 캡핑 패턴(111a)이 형성된다. 캡핑 패턴(111a) 형성 후, 제1 포토레지스트 패턴(115)은 제거된다.Referring to FIG. 1B, a capping pattern 111a is formed under the first photoresist pattern 115 by etching the capping layer using the first photoresist pattern 115 illustrated in FIG. 1A as an etching barrier. After the capping pattern 111a is formed, the first photoresist pattern 115 is removed.

캡핑 패턴(111a)을 형성하기 위한 식각 공정은 하드 마스크막(109)의 손실을 최소화할 수 있도록 하드 마스크막(109)에 비해 캡핑막을 빠르게 식각하는 식각 물질을 이용하여 진행되는 것이 바람직하다. 예를 들어, 캡핑 패턴(111a)을 형성하기 위한 식각 공정은 HBr가스 및 O2가스의 혼합 가스를 이용하여 실시되는 것이 바람직하다.The etching process for forming the capping pattern 111a may be performed by using an etching material which etches the capping layer faster than the hard mask layer 109 so as to minimize the loss of the hard mask layer 109. For example, the etching process for forming the capping pattern 111a is preferably performed using a mixed gas of HBr gas and O 2 gas.

도 1c를 참조하면, 캡핑 패턴(111a)이 형성된 하드 마스크막(109) 상에 보조 하드 마스크막(115)을 형성한 후, 보조 하드 마스크막(115) 상에 제2 포토레지스트 패턴(119)을 형성한다. 캡핑 패턴(111a)을 보호하기 위해 보조 하드 마스크막(115)을 형성하기 전 캡핑 패턴(111a)이 형성된 하드 마스크막(109) 상에 버퍼 산화막(113)을 형성할 수 있다. 또한 보조 하드 마스크막(115)을 보호하기 위해 제2 포토레지스트 패턴(119)을 형성하기 전, 보조 하드 마스크막(115) 상에 SiON 보호막(117)을 더 형성할 수 있다. 보호막(117) 상에는 제2 포토레지스트 패턴(119)을 형성하는 노광 공정 진행시 광원의 산란을 방지하기 위한 반사 방지막(미도시)을 더 형성할 수 있다.Referring to FIG. 1C, after the auxiliary hard mask layer 115 is formed on the hard mask layer 109 on which the capping pattern 111a is formed, the second photoresist pattern 119 is formed on the auxiliary hard mask layer 115. To form. Before the auxiliary hard mask layer 115 is formed to protect the capping pattern 111a, the buffer oxide layer 113 may be formed on the hard mask layer 109 on which the capping pattern 111a is formed. In addition, before the second photoresist pattern 119 is formed to protect the auxiliary hard mask layer 115, a SiON passivation layer 117 may be further formed on the auxiliary hard mask layer 115. An anti-reflection film (not shown) may be further formed on the passivation layer 117 to prevent scattering of the light source during the exposure process of forming the second photoresist pattern 119.

보조 하드 마스크막(115)은 애싱이 가능한(ashable) 물질로 형성하는 것이 바람직하며, 캡핑 패턴(111a)에 의한 단차를 완화시킬 수 있도록 유동성이 있는 물질로 형성하는 것이 바람직하다. 예를 들어 보조 하드 마스크막(115)은 포토레지스트 물질 또는 비정질 카본(amorphous carbon)으로 형성할 수 있다.The auxiliary hard mask layer 115 is preferably formed of an ashable material, and preferably, the auxiliary hard mask layer 115 is formed of a material having fluidity so as to alleviate the step caused by the capping pattern 111a. For example, the auxiliary hard mask layer 115 may be formed of a photoresist material or amorphous carbon.

제2 포토레지스트 패턴(119)은 노광 공정 진행시 광의 간섭 현상을 개선하기 위해 형성된 것이다. 간섭 현상을 개선하기 위해 제2 포토레지스트 패턴(119)은 워드 라인이 형성될 영역 및 셀렉트 라인이 형성될 영역에서 동일한 폭 및 동일한 간격으로 형성되는 것이 바람직하다. 이에 따라 셀렉트 라인이 형성될 영역을 정의하는 캡핑 패턴(111a) 상부에는 2개 이상의 제2 포토레지스트 패턴(119)이 중첩된다. 반도체 소자의 디자인 룰에 따라 다양하지만 셀렉트 라인 사이에 32개의 워드 라인이 형성되는 경우, 캡핑 패턴(111a) 상부에는 2개 내지 4개의 제2 포토레지스트 패턴(119)이 중첩된다. 이와 같이 워드 라인이 형성될 영역 및 셀렉트 라인이 형성될 영역에서 동일한 폭 및 동일한 간격으로 제2 포토레지스트 패턴(119)을 형성하면, 회절 간섭 현상이 발생하는 영역을 줄일 수 있다. 또한, 회절 간섭 현상이 발생하더라도, 회절 간섭은 주로 스트링 구조 최외각(즉, 셀렉트 라인이 형성될 영역)에서 발생하므로 셀렉트 라인이 형성될 영역에 형성된 제2 포토레지스트 패턴(119)의 최외각 1 내지 2 라인의 폭만 불균일하게 형성된다. 본 발명에서 셀렉트 라인은 캡핑 패턴(111a)에 의해 그 형성 영역이 정의되며, 셀렉트 라인이 형성될 영역에 형성된 제2 포토레지스트 패턴(119)은 셀렉트 라인의 형성 폭에 영향을 주지 않는 더미 패턴이므로 불균일하게 형성되어도 무관하다.The second photoresist pattern 119 is formed to improve interference of light during the exposure process. In order to improve the interference phenomenon, the second photoresist pattern 119 is preferably formed at the same width and at the same interval in the region where the word line is to be formed and the region where the select line is to be formed. Accordingly, two or more second photoresist patterns 119 are overlapped on the capping pattern 111a defining the region where the select line is to be formed. When 32 word lines are formed between the select lines but vary according to the design rule of the semiconductor device, two to four second photoresist patterns 119 are overlapped on the capping pattern 111a. As such, when the second photoresist pattern 119 is formed in the same width and the same interval in the region where the word line is to be formed and the region where the select line is to be formed, the region where the diffraction interference phenomenon occurs may be reduced. In addition, even if a diffraction interference phenomenon occurs, the diffraction interference mainly occurs in the outermost part of the string structure (that is, the region where the select line is to be formed), so that the outermost part 1 of the second photoresist pattern 119 formed in the region where the select line is to be formed. Only non-uniform widths of 2 lines are formed. In the present invention, the formation region is defined by the capping pattern 111a, and the second photoresist pattern 119 formed in the region where the select line is to be formed is a dummy pattern that does not affect the formation width of the select line. It may be unevenly formed.

도 1d를 참조하면, 도 1c의 제2 포토레지스트 패턴(119)을 식각 베리어로 사용하여 보조 하드 마스크막을 식각함으로써 제2 포토레지스트 패턴(119) 하부에 보조 하드 마스크 패턴(115a)이 형성된다. 보조 하드 마스크 패턴(115a) 형성 후 제2 포토레지스트 패턴(119)은 제거될 수 있다.Referring to FIG. 1D, the auxiliary hard mask pattern 115a is formed under the second photoresist pattern 119 by etching the auxiliary hard mask layer using the second photoresist pattern 119 of FIG. 1C as an etching barrier. After forming the auxiliary hard mask pattern 115a, the second photoresist pattern 119 may be removed.

도 1e를 참조하면, 보조 하드 마스크 패턴(115a) 및 캡핑 패턴(111a)을 식각 베리어로 사용하여 도 1d의 버퍼 산화막(113) 및 하드 마스크막(109)을 식각하여 버퍼 패턴(113a), 제1 및 제2 하드 마스크 패턴(109a 및 109b)을 형성한다.Referring to FIG. 1E, the buffer oxide layer 113 and the hard mask layer 109 of FIG. 1D are etched using the auxiliary hard mask pattern 115a and the capping pattern 111a as an etching barrier to form the buffer pattern 113a and the first mask. First and second hard mask patterns 109a and 109b are formed.

제1 하드 마스크 패턴(109a)은 캡핑 패턴(111a) 하부에 형성된다. 캡핑 패턴(111a)은 보조 하드 마스크 패턴(115a)의 폭에 따라 도 1d의 하드 마스크막(109)이 식각되는 것을 방지한다. 제2 하드 마스크 패턴(109b)은 캡핑 패턴(109b)이 비중첩된 영역에서 보조 하드 마스크 패턴(115a) 하부에 형성된다. 이에 따라 제1 하드 마스크 패턴(109a)은 캡핑 패턴(111a)의 폭에 따라 그 폭이 결정되고, 제2 하드 마스크 패턴(109b)은 보조 하드 마스크 패턴(115a)의 폭에 따라 그 폭이 결정된다. 결과적으로 제1 하드 마스크 패턴(109a)의 폭은 제2 하드 마스크 패턴(109b)의 폭보다 넓게 형성될 수 있다. 여기서 제1 하드 마스크 패턴(109a)은 셀렉트 라인이 형성될 영역을 정의하고 제2 하드 마스크 패턴(109b)은 워드 라인이 형성될 영역을 정의한다. 또한, 제1 하드 마스크 패턴(109a) 사이에는 다수의 제2 하드 마스크 패턴(109b)(예를 들어, 32개)이 형성된다.The first hard mask pattern 109a is formed under the capping pattern 111a. The capping pattern 111a prevents the hard mask layer 109 of FIG. 1D from being etched according to the width of the auxiliary hard mask pattern 115a. The second hard mask pattern 109b is formed under the auxiliary hard mask pattern 115a in a region where the capping pattern 109b is not overlapped. Accordingly, the width of the first hard mask pattern 109a is determined according to the width of the capping pattern 111a, and the width of the second hard mask pattern 109b is determined according to the width of the auxiliary hard mask pattern 115a. do. As a result, the width of the first hard mask pattern 109a may be wider than the width of the second hard mask pattern 109b. Here, the first hard mask pattern 109a defines a region where a select line is to be formed and the second hard mask pattern 109b defines a region where a word line is to be formed. In addition, a plurality of second hard mask patterns 109b (for example, 32) are formed between the first hard mask patterns 109a.

도 1f를 참조하면, 도 1e에 도시된 보조 하드 마스크 패턴(115a)을 제거한다. 예를 들어 보조 하드 마스크 패턴(115a)이 포토레지스트막 또는 비정질 카본 으로 형성된 경우, 보조 하드 마스크 패턴(115a)은 O2 플라즈마를 이용하여 제거할 수 있다.Referring to FIG. 1F, the auxiliary hard mask pattern 115a illustrated in FIG. 1E is removed. For example, when the auxiliary hard mask pattern 115a is formed of a photoresist film or amorphous carbon, the auxiliary hard mask pattern 115a may be removed using an O 2 plasma.

도 1g를 참조하면, 제1 및 제2 하드 마스크 패턴(109a 및 109b)을 식각 베리어로 사용하여 제2 도전막, 유전체막, 및 제1 도전막을 식각한다. 이에 따라 셀렉트 라인(107a) 및 워드 라인(107b)을 형성하고, 그 하부에 유전체 패턴(105a, 105b) 및 제1 도전 패턴(103a,103b)을 형성한다. 보다 상세히 하면, 제1 하드 마스크 패턴(109a)의 하부에는 셀렉트 라인(107a), 유전체 패턴(105a), 및 제1 도전패턴(103a)이 적층된 제1 패턴(A)이 형성된다. 또한 제2 하드 마스크 패턴(109b)의 하부에는 워드 라인(107b), 유전체 패턴(105b), 및 제1 도전패턴(103b)이 적층된 제2 패턴(B)이 형성된다. 제1 하드 마스크 패턴(109a)의 폭이 제2 하드 마스크 패턴(109b)의 폭보다 넓으므로 제1 패턴(A)의 폭은 제2 패턴(B)의 폭보다 넓게 형성될 수 있다. 도 1f에 도시된 버퍼 패턴(113a) 및 캡핑 패턴(111a)은 셀렉트 라인(107a), 워드 라인(107b), 유전체 패턴(105a,105b) 및 제1 도전 패턴(103a,105b)을 형성하기 위한 식각 공정 중 제거되거나 별도의 식각 공정을 통해 제거될 수 있다. Referring to FIG. 1G, the second conductive film, the dielectric film, and the first conductive film are etched using the first and second hard mask patterns 109a and 109b as etching barriers. Accordingly, select lines 107a and word lines 107b are formed, and dielectric patterns 105a and 105b and first conductive patterns 103a and 103b are formed under the lines. In more detail, a first pattern A including a select line 107a, a dielectric pattern 105a, and a first conductive pattern 103a is formed below the first hard mask pattern 109a. In addition, a second pattern B including a word line 107b, a dielectric pattern 105b, and a first conductive pattern 103b is formed below the second hard mask pattern 109b. Since the width of the first hard mask pattern 109a is wider than the width of the second hard mask pattern 109b, the width of the first pattern A may be wider than the width of the second pattern B. The buffer pattern 113a and the capping pattern 111a illustrated in FIG. 1F are used to form the select line 107a, the word line 107b, the dielectric patterns 105a and 105b, and the first conductive patterns 103a and 105b. It may be removed during the etching process or may be removed through a separate etching process.

상기와 같이 본 발명은 동일한 폭의 포토레지스트 패턴을 형성함으로써 서로 다른 폭의 포토레지스트 패턴 형성시 간섭 현상에 의해 포토레지스트 패턴이 비정상적으로 형성되는 현상을 개선한다. 또한 본 발명은 포토레지스트 패턴보다 넓은 폭의 패턴이 형성되어야 하는 영역의 하드 마스크막 상부에 포토레지스트 패턴 보다 넓은 폭으로 형성되는 캡핑 패턴을 형성한다. 이에 따라 본 발명은 포토레지스트 패턴의 폭 및 캡핑 패턴의 폭을 따르는 이중 선폭의 패턴을 안정적으로 형성할 수 있게 된다.As described above, the present invention improves the phenomenon in which the photoresist pattern is abnormally formed by the interference phenomenon when the photoresist patterns having the different widths are formed by forming the photoresist patterns having the same width. In addition, the present invention forms a capping pattern formed in a wider width than the photoresist pattern on the hard mask film in the region where a wider pattern than the photoresist pattern should be formed. Accordingly, the present invention can stably form a double line width pattern along the width of the photoresist pattern and the width of the capping pattern.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 패턴 형성방법을 나타내는 단면도들.1A to 1G are cross-sectional views illustrating a method of forming a pattern of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 102 : 게이트 절연막101 semiconductor substrate 102 gate insulating film

103 : 제1 도전막 105 : 유전체막103: first conductive film 105: dielectric film

107 : 제2 도전막 111 : 하드 마스크막107: Second conductive film 111: Hard mask film

113 : 캡핑막 115, 119 : 포토레지스트 패턴113: capping film 115, 119: photoresist pattern

117 : 보조 하드 마스크막 A : 제1 패턴117: auxiliary hard mask film A: the first pattern

B : 제2 패턴B: second pattern

Claims (18)

반도체 기판상에 식각 대상막 및 하드 마스크막을 적층하는 단계;Stacking an etch target layer and a hard mask layer on a semiconductor substrate; 상기 하드 마스크막 상에 캡핑 패턴들을 형성하는 단계;Forming capping patterns on the hard mask layer; 상기 캡핑 패턴들이 형성된 상기 하드 마스크막 상에 상기 캡핑 패턴보다 좁은 폭의 보조 하드 마스크 패턴들을 형성하는 단계;Forming auxiliary hard mask patterns having a narrower width than the capping pattern on the hard mask layer on which the capping patterns are formed; 상기 보조 하드 마스크 패턴들 및 상기 캡핑 패턴들을 식각 베리어로 사용하여 상기 하드 마스크막을 식각하여 상기 캡핑 패턴의 하부에 제1 하드 마스크 패턴을 형성하고, 상기 캡핑 패턴과 비중첩된 상기 보조 하드 마스크 패턴의 하부에 제2 하드 마스크 패턴을 형성하는 단계; 및The hard mask layer is etched using the auxiliary hard mask patterns and the capping patterns as an etch barrier to form a first hard mask pattern under the capping pattern, and to overlap the capping pattern with the auxiliary hard mask pattern. Forming a second hard mask pattern on the bottom; And 상기 제1 및 제2 하드 마스크 패턴을 식각 베리어로 사용하여 상기 식각 대상막을 식각하여 상기 제1 하드 마스크 패턴 하부에 제1 패턴을 형성하고, 상기 제2 하드 마스크 패턴 하부에 상기 제1 패턴보다 좁은 폭의 제2 패턴을 형성하는 반도체 소자의 패턴 형성방법.The etching target layer is etched using the first and second hard mask patterns as an etch barrier to form a first pattern under the first hard mask pattern, and is narrower than the first pattern under the second hard mask pattern. The pattern formation method of the semiconductor element which forms the 2nd pattern of width. 제 1 항에 있어서,The method of claim 1, 상기 캡핑 패턴의 상부에는 적어도 2개 이상의 상기 보조 하드 마스크 패턴들이 형성되는 반도체 소자의 패턴 형성방법.At least two auxiliary hard mask patterns are formed on the capping pattern. 제 1 항에 있어서,The method of claim 1, 상기 캡핑 패턴과 비중첩된 상기 보조 하드 마스크 패턴들 사이의 간격은The gap between the capping pattern and the non-overlapping auxiliary hard mask patterns is 상기 캡핑 패턴과 중첩된 상기 보조 하드 마스크 패턴들 사이의 간격과 동일한 반도체 소자의 패턴 형성방법.The pattern forming method of a semiconductor device having the same spacing between the auxiliary hard mask patterns overlapping the capping pattern. 제 1 항에 있어서,The method of claim 1, 상기 제2 하드 마스크 패턴은 2개의 상기 제1 하드 마스크 패턴의 사이에서 다수개로 형성되는 반도체 소자의 패턴 형성방법.And a plurality of second hard mask patterns are formed between two first hard mask patterns. 제 1 항에 있어서,The method of claim 1, 상기 캡핑 패턴들을 형성하는 단계는Forming the capping patterns is 상기 하드 마스크막 상에 폴리 실리콘막을 형성하는 단계;Forming a polysilicon film on the hard mask film; 상기 폴리 실리콘막상에 제1 포토레지스트 패턴을 형성하는 단계;Forming a first photoresist pattern on the polysilicon film; 상기 제1 포토레지스트 패턴 하부에 상기 폴리 실리콘막이 남아 상기 캡핑 패턴이 되도록 상기 폴리 실리콘막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법.And etching the polysilicon layer so that the polysilicon layer remains under the first photoresist pattern to form the capping pattern. 제 5 항에 있어서,The method of claim 5, wherein 상기 폴리 실리콘막은 100Å 내지 300Å의 두께로 형성하는 반도체 소자의 패턴 형성방법.The polysilicon film is a pattern forming method of a semiconductor device to form a thickness of 100 ~ 300Å. 제 5 항에 있어서,The method of claim 5, wherein 상기 하드 마스크막은 산화막으로 형성하는 반도체 소자의 패턴 형성방법.And the hard mask film is formed of an oxide film. 제 7 항에 있어서,The method of claim 7, wherein 상기 폴리 실리콘막을 식각하는 단계는 HBr가스 및 O2가스의 혼합가스를 이용하여 실시하는 반도체 소자의 패턴 형성방법.The etching of the polysilicon layer is performed using a mixed gas of HBr gas and O 2 gas pattern forming method of a semiconductor device. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 하드 마스크 패턴을 형성하는 단계 이후,After the forming of the first and second hard mask patterns, 상기 폴리 실리콘막으로 형성된 상기 보조 하드 마스크 패턴을 CHF3가스, CH2F3가스, 및 CF4가스의 혼합가스를 이용하여 제거하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.And removing the auxiliary hard mask pattern formed of the polysilicon layer using a mixed gas of CHF 3 gas, CH 2 F 3 gas, and CF 4 gas. 제 1 항에 있어서,The method of claim 1, 상기 보조 하드 마스크 패턴들을 형성하는 단계는Forming the auxiliary hard mask patterns 상기 캡핑 패턴이 형성된 상기 하드 마스크막 상에 보조 하드 마스크막을 형성하는 단계;Forming an auxiliary hard mask layer on the hard mask layer on which the capping pattern is formed; 상기 보조 하드 마스크막 상에 제2 포토레지스트 패턴을 형성하는 단계;Forming a second photoresist pattern on the auxiliary hard mask layer; 상기 제2 포토레지스트 패턴 하부에 상기 보조 하드 마스크막이 남아 상기 보조 하드 마스크 패턴이 되도록 상기 보조 하드 마스크막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법.And etching the auxiliary hard mask layer so that the auxiliary hard mask layer remains under the second photoresist pattern to form the auxiliary hard mask pattern. 제 10 항에 있어서,The method of claim 10, 상기 보조 하드 마스크막을 형성하기 전,Before forming the auxiliary hard mask layer, 상기 캡핑 패턴이 형성된 상기 하드 마스크막 상에 버퍼 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.And forming a buffer oxide film on the hard mask film on which the capping pattern is formed. 제 10 항에 있어서,The method of claim 10, 상기 보조 하드 마스크막을 형성하는 단계 이 후, After the forming of the auxiliary hard mask layer, 상기 보조 하드 마스크막 상에 SiON을 이용하여 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.And forming a protective film on the auxiliary hard mask layer using SiON. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 하드 마스크 패턴을 형성하는 단계 이 후, After forming the first and second hard mask patterns, 상기 보조 하드 마스크 패턴을 제거하는 단계; 및Removing the auxiliary hard mask pattern; And 상기 캡핑 패턴을 제거하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.The pattern forming method of a semiconductor device further comprising the step of removing the capping pattern. 제 13 항에 있어서,The method of claim 13, 상기 보조 하드 마스크 패턴은 O2 플라즈마를 이용하여 제거하는 반도체 소자의 패턴 형성방법.And the auxiliary hard mask pattern is removed using an O 2 plasma. 제 14 항에 있어서,The method of claim 14, 상기 보조 하드 마스크 패턴은 포토레지스트 및 아몰포스 카본 중 적어도 어느 하나를 포함하는 반도체 소자의 패턴 형성방법.The auxiliary hard mask pattern may include at least one of photoresist and amorphous carbon. 제 1 항에 있어서,The method of claim 1, 상기 식각 대상막은 게이트 절연막, 플로팅 게이트막, 유전체막 및 콘트롤 게이트막이 적층되어 형성된 반도체 소자의 패턴 형성방법.The etching target layer is a pattern forming method of a semiconductor device formed by laminating a gate insulating film, a floating gate film, a dielectric film and a control gate film. 제 16 항에 있어서,The method of claim 16, 상기 제1 패턴은The first pattern is 상기 콘트롤 게이트 막이 식각되어 형성된 셀렉트 라인;A select line formed by etching the control gate layer; 상기 유전체막이 식각되어 형성된 유전체 패턴; 및A dielectric pattern formed by etching the dielectric film; And 상기 플로팅 게이트막이 식각되어 형성된 도전 패턴을 포함하는 반도체 소자의 패턴 형성방법. And a conductive pattern formed by etching the floating gate layer. 제 16 항에 있어서,The method of claim 16, 상기 제2 패턴은The second pattern is 상기 콘트롤 게이트 막이 식각되어 형성된 워드 라인;A word line formed by etching the control gate layer; 상기 유전체막이 식각되어 형성된 유전체 패턴; 및A dielectric pattern formed by etching the dielectric film; And 상기 플로팅 게이트막이 식각되어 형성된 도전 패턴을 포함하는 반도체 소자의 패턴 형성방법.And a conductive pattern formed by etching the floating gate layer.
KR1020080075737A 2008-08-01 2008-08-01 Pattern formation method of semiconductor device KR101053990B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080075737A KR101053990B1 (en) 2008-08-01 2008-08-01 Pattern formation method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080075737A KR101053990B1 (en) 2008-08-01 2008-08-01 Pattern formation method of semiconductor device

Publications (2)

Publication Number Publication Date
KR20100013973A true KR20100013973A (en) 2010-02-10
KR101053990B1 KR101053990B1 (en) 2011-08-04

Family

ID=42087894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080075737A KR101053990B1 (en) 2008-08-01 2008-08-01 Pattern formation method of semiconductor device

Country Status (1)

Country Link
KR (1) KR101053990B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864096A (en) * 2019-11-26 2021-05-28 长鑫存储技术有限公司 Semiconductor structure and forming method thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505407B1 (en) * 1999-06-29 2005-08-05 주식회사 하이닉스반도체 Method of etching hard mask layer in semiconductor device
KR100672173B1 (en) * 2005-06-21 2007-01-19 주식회사 하이닉스반도체 Method of forming a hard mask pattern in semiconductordevice

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864096A (en) * 2019-11-26 2021-05-28 长鑫存储技术有限公司 Semiconductor structure and forming method thereof
CN112864096B (en) * 2019-11-26 2022-11-18 长鑫存储技术有限公司 Semiconductor structure and forming method thereof

Also Published As

Publication number Publication date
KR101053990B1 (en) 2011-08-04

Similar Documents

Publication Publication Date Title
KR101093241B1 (en) Method of manufacturing patterns for a semiconductor device
KR101085630B1 (en) Method of manufacturing patterns in a semiconductor device
US20110318931A1 (en) Method of Forming a Micro-Pattern for Semiconductor Devices
KR20090131173A (en) Method of forming fine patterns of semiconductor device
KR100953049B1 (en) Flash memory device and manufacturing method thereof
KR20090072240A (en) Method of forming patterns in semiconductor device
KR100965011B1 (en) Method of forming a micro pattern in a semiconductor device
KR101094486B1 (en) Method of manufacturing patterns for a semiconductor device
KR20170123377A (en) Method for forming patterns of a semiconductor device
KR20140020151A (en) Method of manufacturing patterns in a semiconductor device
KR101053990B1 (en) Pattern formation method of semiconductor device
US7381652B2 (en) Method of manufacturing flash memory device
KR101166613B1 (en) non-volatile memory device and manufacturing method thereof
US10317798B2 (en) Method of forming pattern of semiconductor device
KR20100076317A (en) Method for forming pattern of a semiconductor device
KR100723769B1 (en) Method of manufacturing in flash memory device
KR100744659B1 (en) Method for fabricating the same of semiconductor device in bit line pattern
CN118280956A (en) Semiconductor structure and forming method thereof
KR20120064841A (en) Method for manufcaturing the semiconductor device
KR100939407B1 (en) Flash memory device and manufacturing method thereof
KR20080030250A (en) Flash memory device
KR20080060344A (en) Method for forming a pattern in semiconductor device
KR20090052511A (en) Method of forming a bit line in semiconductor device
KR20100039565A (en) Method for manufacturing of semiconductor device
KR20080064309A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee