KR20100013591A - Power gating circuit and method - Google Patents

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Abstract

PURPOSE: A circuit and a method for a power gating circuit are provided to reduce a bounce noise due to capacitive load or conductive line of a logic circuit by increasing the current supplied to a logic circuit according to the termination of a meta-stable state. CONSTITUTION: A power gating circuit includes a slip transistor(610), a logic circuit(620), a comparator(630), and a current controller(640). The comparator applies the meta stable signal or bi-stable signal by comparing a virtual power voltage with a reference voltage. The reference voltage has a larger value than the sum of threshold voltages of transistors included in the logic circuit. The current controller suppresses the increase of the current applied to the slip transistor by maintaining a gate voltage of the slip transistor similar to the virtual power voltage. The current controller increases the current applied to the slip transistor by reducing a gate voltage of the slip transistor according to the bi-stable signal.

Description

파워게이팅 회로 및 방법{Power gating circuit and method}Power gating circuit and method

본 발명은 반도체 집적 회로 디자인에 관한 것으로서, 특히 슬립 트랜지스터를 이용한 파워게이팅 회로 및 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor integrated circuit design, and more particularly, to a power gating circuit and method using a sleep transistor.

CMOS 디지털 회로는 전력 소모를 줄이기 위하여 전원전압(supply voltage, VDD)을 낮추는 것이 필요한데, 전원 전압을 낮추면 회로 성능의 저하를 가져온다. 이러한 회로 성능의 저하를 피하기 위하여 전원전압(VDD)과 문턱 전압(threshold voltage, Vth)을 함께 낮추는 것이 필요하다. 그런데 이 문턱 전압(Vth)을 낮추면, 낮춘 만큼 서브쓰레숄드 누설전류(subthershold leakage current)가 지수적으로 증가하는 문제가 발생한다. 이때, 서브쓰레숄드 누설전류는 게이트 소스간 전압(VGS)이 문턱 전압(Vth)보다 낮을 때, 소스와 드레인 사이에 흐르는 전류를 말하며, 이하 누설 전류라 칭하기로 한다. In CMOS digital circuits, it is necessary to lower the supply voltage (VDD) in order to reduce power consumption. Lowering the supply voltage causes a decrease in circuit performance. In order to avoid such degradation of circuit performance, it is necessary to lower the power supply voltage VDD and the threshold voltage V th together. However, when the threshold voltage V th is lowered, the sub-threshold leakage current increases exponentially as the voltage is lowered. In this case, the subthreshold leakage current refers to a current flowing between the source and the drain when the gate-source voltage V GS is lower than the threshold voltage V th , and will be referred to as a leakage current hereinafter.

이러한 누설 전류는 전력 소모를 증가시키는 문제가 있으므로, 누설 전류를 줄이기 위하여 파워게이팅(power gating) 기술을 사용한다. 파워게이팅 기술은 슬립 트랜지스터를 논리 회로에 연결하고, 액티브 모드에서는 슬립 트랜지스터를 온(on)시켜 논리 회로가 정상 동작하도록 하고, 슬립 모드에서는 슬립 트랜지스터를 오프(off)시켜 논리 회로에 전원 공급을 차단하는 회로 기술을 말한다.Since such leakage current has a problem of increasing power consumption, a power gating technique is used to reduce leakage current. Power gating technology connects the sleep transistor to the logic circuit, turns on the sleep transistor in active mode to allow the logic circuit to operate normally, and turns off the sleep transistor in the sleep mode to shut off power supply to the logic circuit. Says circuit technology.

본 발명이 이루고자 하는 기술적 과제는 슬립 트랜지스터를 활성화하는 과정에서 나타나는 메타스테이블 상태가 종료될 때까지 논리회로에 공급되는 전류의 증가를 막음으로써 논리회로 내 게이트들의 전압 변화에 의해 발생되는 바운스 노이즈를 줄이는 파워게이팅 회로를 제공한 데 있다.The technical problem to be achieved by the present invention is to prevent the increase in the current supplied to the logic circuit until the metastable state appears in the process of activating the sleep transistor to eliminate the bounce noise generated by the voltage change of the gates in the logic circuit. To reduce the power gating circuit is to provide.

상기 기술적 과제를 이루기 위한 본 발명에 따른 파워게이팅 회로는 논리회로; 및 상기 논리회로에 대한 전류 공급을 제어하는 전류 제어부를 구비하며, 상기 전류 제어부는 상기 논리회로의 상태가 메타스테이블 상태(meta-stable state)이면, 상기 논리회로에 대한 전류 공급을 일정하게 유지시킨다.Power gating circuit according to the present invention for achieving the above technical problem is a logic circuit; And a current controller for controlling a current supply to the logic circuit, wherein the current controller maintains a constant current supply to the logic circuit when the state of the logic circuit is a meta-stable state. Let's do it.

상기 기술적 과제를 이루기 위한 본 발명에 따른 파워게이팅 방법은 논리회로의 상태를 검출하는 단계; 및 상기 검출된 논리회로의 상태가 메타스테이블 상태(meta-stable state)이면, 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 단계를 구비한다.According to an aspect of the present invention, there is provided a power gating method comprising: detecting a state of a logic circuit; And if the detected state of the logic circuit is a meta-stable state, maintaining a constant current supply to the logic circuit.

상술한 바와 같이, 본 발명에 따른 파워게이팅 회로에 의하면 메타스테이블 상태가 종료될 때까지 논리회로에 공급되는 전류의 증가를 막음으로써 논리회로 내 게이트들의 전압 변화에 의해 발생되는 바운스 노이즈를 줄이는 효과가 있다.As described above, according to the power gating circuit according to the present invention, the effect of reducing the bounce noise caused by the voltage change of the gates in the logic circuit is prevented by increasing the current supplied to the logic circuit until the metastable state is terminated. There is.

또한 본 발명에 따른 파워게이팅 회로에 의하면 메타스테이블 상태가 종료되 면 논리회로에 공급되는 전류를 증가시킴으로써 논리회로의 용량성 부하나 도선 등에 의하여 발생하는 바운스 노이즈를 줄이는 효과가 있다.In addition, according to the power gating circuit according to the present invention, when the metastable state is terminated, the current supplied to the logic circuit is increased, thereby reducing the bounce noise generated by the capacitive load or the lead of the logic circuit.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 및 도 1b는 파워게이팅 회로의 일 예를 도시한 도면이다. 도 1a는 접지(ground:GND)와 가상접지(virtual ground:VGND)를 연결하는 NMOS 슬립 트랜지스터(NMOS sleep transistor:110)를 구비하는 파워게이팅 회로를 나타내는 도면이고, 도 1b는 전원(VDD)과 가상전원(VVDD)를 연결하는 PMOS 슬립 트랜지스터(PMOS sleep transistor:130)를 구비하는 파워게이팅 회로를 나타내는 도면이다.1A and 1B illustrate an example of a power gating circuit. FIG. 1A is a diagram illustrating a power gating circuit including an NMOS sleep transistor 110 connecting a ground (GND) and a virtual ground (VGND), and FIG. 1B is a power supply VDD. FIG. 7 is a diagram illustrating a power gating circuit including a PMOS sleep transistor 130 connecting a virtual power supply VVDD.

먼저 도 1a를 참조하면, 액티브 모드(active mode)에서 NMOS 슬립 트랜지스터는 선형 영역(linear region)에 있으므로, 가상 접지(VGND, 노드 G) 전압은 접지(GND) 전압에 가까운 값을 가진다. 한편, 슬립 모드(sleep mode)에서 NMOS 슬립 트랜지스터(110)는 턴 오프(turn off)되므로, 가상 접지(VGND, 노드 G) 전압은 전원(VDD) 전압에 가까운 값을 가진다. 이 경우, 누설 전류는 높은 문턱 전압을 가지는 NMOS 슬립 트랜지스터(110)에 의해 제한된다.Referring first to FIG. 1A, since the NMOS sleep transistor is in a linear region in the active mode, the virtual ground (VGND, node G) voltage has a value close to the ground (GND) voltage. Meanwhile, since the NMOS sleep transistor 110 is turned off in the sleep mode, the virtual ground (VGND) node G has a value close to the power supply VDD voltage. In this case, the leakage current is limited by the NMOS sleep transistor 110 having a high threshold voltage.

그런데 슬립 모드에서 액티브 모드로 전환되는 동안 즉, NMOS 슬립 트랜지스터(110)가 턴 온(turn on)되는 때에 가상 접지(VGND, 노드 G) 전압은 전원(VDD) 전압에서 접지(GND) 전압으로 급격히 떨어지게 되므로, 논리 회로(120) 내부의 용량성 부하(capacitive load)와 가상 접지(VGND, 노드 G)에 축적되어 있던 전하들이 한꺼번에 NMOS 슬립 트랜지스터(110)를 통해 방출된다. 이를 통해, 슬립 모드에서 액티브 모드로 전환되는 동안에 많은 양의 전류가 흐른다.However, during the transition from the sleep mode to the active mode, that is, when the NMOS sleep transistor 110 is turned on, the virtual ground (VGND, node G) voltage rapidly increases from the power supply (VDD) voltage to the ground (GND) voltage. Since they fall, the charges accumulated in the capacitive load and the virtual ground (VGND, node G) inside the logic circuit 120 are simultaneously released through the NMOS sleep transistor 110. This allows a large amount of current to flow during the transition from the sleep mode to the active mode.

마찬가지로 도 1b를 참조하면, 액티브 모드에서 PMOS 슬립 트랜지스터(130)는 선형 영역(linear region)에 있으므로, 가상전원(VVDD, 노드 P) 전압은 전원(VDD) 전압에 가까운 값을 가진다. 한편, 슬립 모드에서 PMOS 슬립 트랜지스터(130)는 턴 오프(turn off)되므로, 가상 전원(VVDD, 노드 P) 전압은 접지(GND) 전압에 가까운 값을 가진다. 이 경우, 누설 전류는 높은 문턱 전압을 가지는 PMOS 슬립 트랜지스터(130)에 의해 제한된다.Likewise, referring to FIG. 1B, since the PMOS sleep transistor 130 is in a linear region in the active mode, the virtual power supply voltage VVDD and the node P have a value close to the power supply voltage VDD. On the other hand, since the PMOS sleep transistor 130 is turned off in the sleep mode, the virtual power supply (VVDD, node P) voltage has a value close to the ground (GND) voltage. In this case, the leakage current is limited by the PMOS sleep transistor 130 having a high threshold voltage.

그런데 슬립 모드에서 액티브 모드로 전환되는 동안, 즉 PMOS 슬립 트랜지스터(130)가 턴 온(turn on)되는 때에 가상 전원(VVDD, 노드 P) 전압은 접지(GND) 전압에서 전원(VDD) 전압으로 급격히 증가하게 되므로, PMOS 슬립 트랜지스터(130)를 통해 논리회로(140) 내부의 용량성 부하(capacitive load)와 가상 전원(VVDD, 노드P)에 전하들이 한꺼번에 충전된다. 이를 통해, 슬립 모드에서 액티브 모드로 전환되는 동안에 많은 양의 전류가 흐른다.However, during the transition from the sleep mode to the active mode, that is, when the PMOS sleep transistor 130 is turned on, the virtual power supply (VVDD, node P) voltage suddenly changes from the ground (GND) voltage to the power supply (VDD) voltage. Since the PMOS sleep transistor 130 increases, charges are simultaneously charged to the capacitive load and the virtual power supplies VVDD and the node P through the PMOS sleep transistor 130. This allows a large amount of current to flow during the transition from the sleep mode to the active mode.

이러한 전류의 급격한 증가는 전원 분배 네트워크(power distribution network)에 기생하는 인던턱스 성분에 의해 바운스 노이즈(bounce noise)를 일으킨다. 이러한 바운스 노이즈는 정상적으로 작동하고 있는 다른 논리 회로들(미도시)의 다른 부분들의 성능이나 기능에 나쁜 영향을 준다. 이러한 바운스 노이즈를 줄이기 위해, 도 2 및 도 3에 도시된 파워게이팅 회로를 사용할 수 있다.This rapid increase in current causes bounce noise due to inductance components parasitic in the power distribution network. This bounce noise adversely affects the performance or function of other parts of other logic circuits (not shown) that are operating normally. To reduce this bounce noise, the power gating circuit shown in FIGS. 2 and 3 can be used.

도 2는 전류의 급격한 변화가 없는 파워게이팅 회로의 일 예를 도시한 도면이다. 도 2에 도시된 파워게이팅 회로는 PMOS 슬립 트랜지스터(210), 논리회로(220), 전류 제어부(230)를 구비한다.2 is a diagram illustrating an example of a power gating circuit without a sudden change in current. The power gating circuit shown in FIG. 2 includes a PMOS sleep transistor 210, a logic circuit 220, and a current controller 230.

도 2를 참조하면, 파워게이팅 회로는 슬립 모드에서 액티브 모드로 전환되는 동안, 전류 제어부(230)가 PMOS 슬립 트랜지스터(210)의 게이트 전압을 천천히 감소시킴으로써 PMOS 슬립 트랜지스터(210)에 흐르는 전류를 천천히 증가시킨다. 가상 전원(VVDD) 전압이 접지(GND) 전압에서 곧바로 전원(VDD) 전압으로 증가하는 것이 아니라, 천천히 전원(VDD) 전압 수준으로 증가하므로, PMOS 슬립 트랜지스터(210)를 통해 가상 전원(VVDD)이나 논리회로(220) 내부의 용량성 부하에 천천히 전하들이 충전될 수 있도록 하여, 전류의 급격한 변화를 막는다.Referring to FIG. 2, while the power gating circuit is switched from the sleep mode to the active mode, the current controller 230 slowly decreases the gate voltage of the PMOS sleep transistor 210 to slowly reduce the current flowing through the PMOS sleep transistor 210. Increase. Since the virtual power supply (VVDD) voltage does not increase directly from the ground (GND) voltage to the power supply (VDD) voltage, but rather slowly increases to the power supply (VDD) voltage level, the virtual power supply (VVDD) or the Charges are slowly charged to the capacitive load inside the logic circuit 220 to prevent sudden changes in current.

도 3은 전류의 급격한 변화가 없는 파워게이팅 회로의 다른 일 예를 도시한 것이다. 도 3을 참조하면, 전원(VDD)과 가상전원(VVDD) 사이에 N 개의 슬립 트랜지스터들(310_1, 310_2,…,310_N)을 배치하고, 스위칭 회로(320)를 N 개의 슬립 트랜지스터들(310_1, 310_2,…,310_N)에 연결한다. 그리고 스위칭 회로(320)가 슬립 트랜지스터들(310_1, 310_2,…,310_N)을 순차적으로 턴 온(turn on)시키게 한다. 스위칭 회로(320)는 제 1 지연부(320_1), 제 2 지연부(320_2),…, 제 N-1 지연부(320_N-1) 등으로 구성되어 있으며, 슬립 트랜지스터들(310_2, 310_2,…,310_N)을 시간차를 두고 하나씩 턴 온(turn on)시킨다. 이때에도 모드 전환시 가상 전원(VVDD) 전압을 접지(GND) 전압에서 단계적으로 전원(VDD) 전압 수준으로 증가시킴으로써 전류의 급격한 변화를 막는다.3 shows another example of a power gating circuit without a sudden change in current. Referring to FIG. 3, N sleep transistors 310_1, 310_2,..., 310_N are disposed between the power supply VDD and the virtual power supply VVDD, and the switching circuit 320 is connected to the N sleep transistors 310_1, respectively. 310_2, ..., 310_N). The switching circuit 320 sequentially turns on the sleep transistors 310_1, 310_2,..., 310_N. The switching circuit 320 may include the first delay unit 320_1, the second delay unit 320_2,. And the N-th delay unit 320_N-1 and the like, and turn on the sleep transistors 310_2, 310_2,..., 310_N one by one with a time difference. At this time, the virtual power supply (VVDD) voltage is gradually increased from the ground (GND) voltage to the power supply (VDD) voltage level in order to prevent a sudden change in current.

도 2에 도시된 파워게이팅 회로는 하나의 슬립 트랜지스터를 천천히 턴 온 시키는 방법을 사용하고, 도 3에 도시된 파워게이팅 회로는 병렬로 연결된 복수의 슬립 트랜지스터들을 하나씩 차례로 턴 온 시키는 방법을 사용하는데, 이들은 모두 슬립 트랜지스터 또는 슬립 트랜지스터들 전체에 흐르는 전류를 천천히 증가시킴으로써 전류의 급격한 변화를 막는 방법이다. 그런데 이러한 방법만으로는 슬립 모드에서 액티브 모드로 전환시 발생하는 전류의 급격한 변화를 충분히 막을 수는 없는 문제가 있으며, 이러한 문제를 도 4를 참조하여 설명하기로 한다.The power gating circuit shown in FIG. 2 uses a method of slowly turning on one sleep transistor, and the power gating circuit shown in FIG. 3 uses a method of turning on a plurality of sleep transistors connected in parallel one by one. These are all methods of preventing a sudden change in current by slowly increasing the current flowing through the sleep transistor or the sleep transistors. However, such a method alone does not sufficiently prevent a sudden change in current generated when switching from the sleep mode to the active mode, and this problem will be described with reference to FIG. 4.

도 4는 4개의 인버터들을 가진 논리회로(420)와 PMOS 슬립 트랜지스터(410)로 구성된 파워게이팅 회로의 일 예를 도시한 도면이다.4 is a diagram illustrating an example of a power gating circuit including a logic circuit 420 having four inverters and a PMOS sleep transistor 410.

먼저, 슬립 모드에서 PMOS 슬립 트랜지스터(410)는 오프 되므로, 가상전원(VVDD) 전압은 접지(GND) 전압에 가까운 값을 가지며, 그 결과 A, B, C 및 D 값은 모두 접지(GND) 전압에 가까운 값을 가지게 된다.First, since the PMOS sleep transistor 410 is turned off in the sleep mode, the virtual power supply (VVDD) voltage has a value close to the ground (GND) voltage, and as a result, the A, B, C, and D values are all ground (GND) voltages. It will have a value close to.

그러다가 가상전원(VVDD) 전압의 값이 점점 증가함으로 인해 인버터들(422, 424, 426, 428)의 PMOS트랜지스터의 게이트-소스간 전압(VGS)이 증가하여 문턱전압(Vth) 보다 커지면, PMOS 트랜지스터는 온(on) 상태가 되어 A, B, C 및 D 값은 점점 증가한다.When the gate-source voltage V GS of the PMOS transistors of the inverters 422, 424, 426, 428 increases due to the increase in the value of the virtual power supply voltage VVDD, and becomes larger than the threshold voltage V th , The PMOS transistors are turned on so that the values of A, B, C and D gradually increase.

그런데 A, B, C 및 D 값이 점점 증가함으로 인해 인버터들(422, 424, 426, 428)의 NMOS 트랜지스터의 게이트-소스간 전압(VGS)이 증가하여 문턱전압(Vth)에 도 달하면, NMOS 트랜지스터도 온(on) 상태가 되어 A, B, C 및 D 값은 메타스테이블 상태(meta-stable state)가 된다. 메타스테이블 상태란 말은 인버터를 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터가 동시에 온(on) 상태에 있으므로, 논리회로(420)가 불안정한 상태에 있음을 의미한다.However, as the values of A, B, C, and D gradually increase, the gate-source voltage V GS of the NMOS transistors of the inverters 422, 424, 426, 428 increases to reach the threshold voltage V th . The NMOS transistors are also turned on so that the A, B, C and D values are in a meta-stable state. The metastable state means that the logic circuit 420 is in an unstable state because the PMOS transistor and the NMOS transistor constituting the inverter are in an on state at the same time.

메타스테이블 상태는 회로가 안정된 값을 가질 때까지 계속되며, 만일 맨 왼쪽에 위치한 첫 번째 인버터(422)의 입력이 0 이라고 가정하면, A, B, C 및 D 값이 각각 1, 0, 1, 0 이 되는 바이스테이블 상태(bi-stable state)에 도달할 때까지 메타스테이블 상태가 유지된다. 그런데 메타스테이블 상태에서 바이스테이블 상태로 도달하는 과정에서 인버터들(422, 424, 426, 428)은 충전하고 있던 전하들이 일시적으로 방출되어 접지(GND)로 배출되며, 이는 전류의 급격한 변화가 발생한다는 것을 의미한다. 그리고 논리회로(420)가 인버터 4개로 구성되는 것이 아니라 복잡한 로직을 가지고 있다면, 메타스테이블 상태에서 바이스테이블 상태에 도달하는 과정 중에 더 큰 전류의 변화를 일으키게 된다.The metastable state continues until the circuit has a stable value, assuming that the input of the leftmost first inverter 422 is zero, the values A, B, C and D are 1, 0, 1 respectively. The metastable state is maintained until a bi-stable state of zero is reached. However, the inverters 422, 424, 426, and 428 are temporarily discharged to the ground GND in the process of reaching the metastable state from the metastable state, which causes a sudden change in current. I mean. In addition, if the logic circuit 420 is not composed of four inverters but has complicated logic, a larger current change may occur during the process of reaching the vise table state from the metastable state.

이와 같이 논리회로(420)는 슬립 상태에서 메타스테이블 상태와 바이스테이블 상태를 거쳐 액티브 상태에 도달하며, 이러한 과정에서 전류의 급격한 변화를 막기 위해서는, 논리회로(420)가 메타스테이블 상태에 있으면 논리회로(420)에 공급되는 전류의 증가를 억제하고, 메타스테이블 상태가 종료되어 바이스테이블 상태가 되면 논리회로(420)에 공급되는 전류를 증가시키는 것이 필요하다.As described above, the logic circuit 420 reaches the active state through the metastable state and the visetable state in the sleep state. In order to prevent the sudden change of current in this process, the logic circuit 420 is in the metastable state. It is necessary to suppress the increase of the current supplied to the logic circuit 420 and to increase the current supplied to the logic circuit 420 when the metastable state is terminated and becomes the vice table state.

도 5는 본 발명의 일 실시예에 따른 파워게이팅 방법을 흐름도로 도시한 것 이다.5 is a flowchart illustrating a power gating method according to an embodiment of the present invention.

도 5를 참조하면, 510 단계에서 파워게이팅 회로에 턴온(TURN_ON) 신호가 입력되면, 논리회로는 곧바로 메타스테이블 상태에 진입한다.Referring to FIG. 5, when the turn-on signal is input to the power gating circuit in step 510, the logic circuit immediately enters the metastable state.

520 단계에서 파워게이팅 회로는 논리회로의 상태가 메타스테이블 상태인지를 검출한다. 이때, 파워게이팅 회로는 논리회로에 인가되는 전압으로부터 논리회로가 메타스테이블 상태에 있는지를 검출할 수 있다.In step 520, the power gating circuit detects whether the state of the logic circuit is a metastable state. In this case, the power gating circuit may detect whether the logic circuit is in a metastable state from a voltage applied to the logic circuit.

530 단계에서 파워게이팅 회로는 논리회로의 상태가 메타스테이블 상태이면, 논리회로에 공급되는 전류의 증가를 억제한다. 일 예로서, 도 2에 도시된 파워게이팅 회로의 경우, 논리회로에 전류를 공급하는 슬립 트랜지스터의 게이트 전압을 일정하게 유지시킴으로써 전류의 증가를 억제한다. 다른 일 예로서, 도 3에 도시된 파워게이팅 회로의 경우, 논리회로에 전류를 공급하는 복수의 슬립트랜지스터들의 스위칭 동작을 제어함으로써 전류의 증가를 억제한다. 또 다른 일 예로서, 슬립 트랜지스터가 오프(OFF)된 상태에서 논리회로에 전류를 공급하는 다른 경로를 통하여 일정한 전류를 공급함으로써 논리회로에 작은 일정한 전류를 공급한다.In operation 530, when the state of the logic circuit is a metastable state, the power gating circuit suppresses an increase in the current supplied to the logic circuit. As an example, in the case of the power gating circuit shown in FIG. 2, the increase in current is suppressed by keeping the gate voltage of the sleep transistor supplying current to the logic circuit constant. As another example, in the case of the power gating circuit shown in FIG. 3, an increase in current is suppressed by controlling switching operations of a plurality of slip transistors supplying current to a logic circuit. As another example, a small constant current is supplied to the logic circuit by supplying a constant current through another path for supplying current to the logic circuit while the sleep transistor is turned off.

540 단계에서 파워게이팅 회로는 530 단계에서의 검사 결과 논리회로의 상태가 메타스테이블 상태가 아니라 바이스테이블 상태이면, 논리회로에 공급되는 전류를 증가시킨다.In operation 540, the power gating circuit increases the current supplied to the logic circuit when the logic circuit state is not a metastable state but a visetable state in operation 530.

도 6은 본 발명의 일 실시예에 따른 파워게이팅 회로를 도시한 도면이다. 도 6을 참조하면, 본 실시예에 따른 파워게이팅 회로(630)는 슬립 트랜지스터(610), 논리회로(620), 비교기(630) 및 전류제어부(640)를 포함하며, 도 2에 도시된 파워게이팅 회로에 비교기(630)가 더 부과된 회로이다.6 illustrates a power gating circuit according to an embodiment of the present invention. Referring to FIG. 6, the power gating circuit 630 according to the present embodiment includes a sleep transistor 610, a logic circuit 620, a comparator 630, and a current controller 640, and the power shown in FIG. 2. The comparator 630 is further imposed on the gating circuit.

비교기(630)는 가상 전원(VVDD) 전압과 기준 전압을 비교하여 가상 전원(VVDD) 전압이 기준 전압보다 작으면, 메타스테이블 신호를 전류 제어부(640)에 인가한다. 이때, 일 예로서 기준 전압은 논리회로(620)에 포함된 트랜지스터들의 문턱 전압들의 합보다는 조금 큰 값을 가질 수 있으며, 문턱 전압들의 합의 1배 내지 1.5배 중 어느 하나의 값을 가질 수 있다. 전류 제어부(640)는 메타스테이블 신호를 입력받으면, 슬립 트랜지스터(610)의 게이트 전압을 가상 전원(VVDD) 전압에 가깝게 유지시킴으로써 슬립 트랜지스터(610)에 흐르는 전류의 증가를 억제한다. 이때, 메타스테이블 신호는 논리회로(620)의 상태가 메타스테이블 상태에 있음을 알리는 신호를 말한다.The comparator 630 compares the virtual power supply voltage VVDD and the reference voltage and applies the metastable signal to the current controller 640 when the virtual power supply voltage VVDD is smaller than the reference voltage. In this case, as an example, the reference voltage may have a value slightly larger than the sum of the threshold voltages of the transistors included in the logic circuit 620, and may have any one value of 1 to 1.5 times the sum of the threshold voltages. When the current controller 640 receives the metastable signal, the current controller 640 maintains the gate voltage of the sleep transistor 610 close to the virtual power supply voltage VVDD to suppress an increase in the current flowing through the sleep transistor 610. At this time, the metastable signal refers to a signal indicating that the state of the logic circuit 620 is in the metastable state.

반면, 가상 전원(VVDD) 전압을 기준 전압과 비교하여 가상 전원(VVDD) 전압이 기준 전압보다 크면, 비교기(630)는 바이스테이블 신호를 전류 제어부(640)에 인가한다. 전류 제어부(640)는 바이스테이블 신호를 입력받으면, 슬립 트랜지스터(610)의 게이트 전압을 감소시킴으로써 슬립 트랜지스터(610)에 흐르는 전류를 증가시킨다. 이때, 바이스테이블 신호는 논리회로(620)가 바이스테이블 상태에 있음을 알리는 신호를 말한다.On the other hand, when the virtual power supply voltage VVDD is greater than the reference voltage by comparing the virtual power supply voltage VVDD with a reference voltage, the comparator 630 applies a visetable signal to the current controller 640. When the current controller 640 receives the vise table signal, the current controller 640 increases the current flowing through the sleep transistor 610 by decreasing the gate voltage of the sleep transistor 610. At this time, the vise table signal refers to a signal indicating that the logic circuit 620 is in the vise table state.

이러한 도 6에 도시된 파워게이팅 회로의 동작은 다음과 같다.The operation of the power gating circuit shown in FIG. 6 is as follows.

턴온(TURN_ON) 신호가 High 이면, 슬립 트랜지스터(610)는 오프(OFF)이므로, 가상 전원(VVDD) 전압은 접지(GND) 전압에 가까운 값을 가진다.When the turn-on signal is high, the sleep transistor 610 is off, so the virtual power supply voltage VVDD has a value close to the ground voltage GND.

턴온(TURN_ON) 신호가 High에서 Low로 되면, 가상 전원(VVDD) 전압이 증가하기 시작한다. 하지만 가상 전원(VVDD) 전압이 아직 기준 전압보다 작으므로, 비교기(630)는 메타스테이블 신호를 전류 제어부(640)에 인가한다. 전류 제어부(640)는 메타스테이블 신호가 인가되면, 슬립 트랜지스터(610)의 게이트 전압을 가상 전원(VVDD) 전압에 가깝게 유지시킴으로써 슬립 트랜지스터(610)에 흐르는 전류의 증가를 억제한다.When the TURN_ON signal goes from high to low, the virtual power supply (VVDD) voltage begins to increase. However, since the virtual power supply voltage VVDD is still smaller than the reference voltage, the comparator 630 applies the metastable signal to the current controller 640. When the metastable signal is applied, the current controller 640 maintains the gate voltage of the sleep transistor 610 close to the virtual power supply voltage VVDD to suppress an increase in the current flowing through the sleep transistor 610.

턴온(TURN_ON) 신호가 Low인 상태에서 가상 전원(VVDD) 전압이 점점 증가하여 기준 전압을 넘어서면, 비교기(630)는 바이스테이블 신호를 전류 제어부(640)에 인가한다. 전류 제어부(640)는 바이스테이블 신호가 인가되면, 슬립 트랜지스터(610)의 게이트 전압을 감소시킴으로써 슬립 트랜지스터(610)에 흐르는 전류를 증가시킨다.When the virtual power supply voltage VVDD gradually increases and exceeds the reference voltage while the turn on signal is low, the comparator 630 applies a visetable signal to the current controller 640. When the vice-table signal is applied, the current controller 640 increases the current flowing through the sleep transistor 610 by decreasing the gate voltage of the sleep transistor 610.

도 7은 도 6에 도시된 파워게이팅 회로의 전류 제어부(640)의 구성의 일 예를 설명하기 위한 도면이다. 도 7을 참조하면, 전류 제어부(640)는 논리합 연산기(711), 배타적 논리합 연산기(712), 부정 연산기(713, 715), 부정논리곱 연산기(714), 논리곱 연산기(716), 제 1 PMOS 트랜지스터(721), 제 2 PMOS 트랜지스터(722), 제 3 PMOS 트랜지스터(724), 제 4 PMOS 트랜지스터(725), 제 1 NMOS 트랜지스터(726) 및 제 2 NMOS 트랜지스터(723)를 구비한다.7 is a view for explaining an example of the configuration of the current control unit 640 of the power gating circuit shown in FIG. Referring to FIG. 7, the current controller 640 includes an OR operation 711, an exclusive OR operation 712, an negation operator 713, 715, an AND logic operator 714, an AND operation 716, and a first operation operator. A PMOS transistor 721, a second PMOS transistor 722, a third PMOS transistor 724, a fourth PMOS transistor 725, a first NMOS transistor 726, and a second NMOS transistor 723 are provided.

턴온(TRUN_ON) 신호가 High 이면, 제 4 PMOS 트랜지스터(725)가 온(ON) 상태에 있으므로, 슬립 트랜지스터(610)의 게이트 전압은 거의 전원(VDD) 전압에 가깝 게 되어 슬립 트랜지스터(610)는 오프(OFF) 상태에 있으며, 논리회로(620)에는 전류가 공급되지 않는다.When the TRUN_ON signal is high, since the fourth PMOS transistor 725 is in an ON state, the gate voltage of the sleep transistor 610 is almost close to the power supply VDD voltage, and thus the sleep transistor 610 is closed. In the OFF state, no current is supplied to the logic circuit 620.

턴온(TURN_ON) 신호가 High 에서 Low 로 되면, 제 4 PMOS 트랜지스터(725)는 오프(OFF)되고 제 1 PMOS 트랜지스터(721)가 온(ON)되어, 슬립 트랜지스터(610)의 게이트 전압은 전원(VDD) 전압보다는 다소 떨어진 상태에서 유지된다. 이때, 전압의 감소 정도는 제 2 PMOS 트랜지스터(722)와 제 2 NMOS 트랜지스터(723)의 채널길이(L)에 대한 채널폭(W)의 비에 의해 결정된다. 슬립 트랜지스터(610)의 게이트 전압은 전원(VDD) 전압보다는 조금 낮으므로, 슬립 트랜지스터(610)를 통해 논리회로(620)에 작은 전류가 흐르게 된다. 이것은 논리회로(620)가 메타스테이블 상태에 있는 동안 지속된다.When the turn on signal TURN_ON goes from high to low, the fourth PMOS transistor 725 is turned off and the first PMOS transistor 721 is turned on, so that the gate voltage of the sleep transistor 610 is turned on. VDD) is kept slightly below the voltage. At this time, the degree of reduction of the voltage is determined by the ratio of the channel width W to the channel length L of the second PMOS transistor 722 and the second NMOS transistor 723. Since the gate voltage of the sleep transistor 610 is slightly lower than the power supply voltage VDD, a small current flows to the logic circuit 620 through the sleep transistor 610. This continues while logic 620 is in a metastable state.

턴온(TURN_ON) 신호가 Low 상태에서 비교기(630)로부터 논리합 연산기(711)에 Low 신호가 인가되면, 제 1 PMOS 트랜지스터(721)는 오프(OFF)되고 제 1 NMOS 트랜지스터(726)는 온(ON)되어, 슬립 트랜지스터(610)의 게이트 전압은 접지(GND) 전압으로 떨어지게 된다. 따라서 슬립 트랜지스터(610)는 온(ON)상태가 되어 논리회로(620)에 공급되는 전류가 증가한다.When the low signal is applied from the comparator 630 to the logical sum operator 711 while the turn on signal is low, the first PMOS transistor 721 is turned off and the first NMOS transistor 726 is turned on. As a result, the gate voltage of the sleep transistor 610 falls to the ground (GND) voltage. Accordingly, the sleep transistor 610 is turned on and the current supplied to the logic circuit 620 increases.

도 8은 본 발명의 다른 일 실시예에 따른 파워게이팅 회로를 도시한 도면으로, 도 3에 도시된 파워게이팅 회로에 비교기(830)와 논리합 연산기(840)를 더 부가한 파워게이팅 회로이다. 도 8에 따른 파워게이팅 회로는 도 3에 도시된 파워게이팅 회로의 가상전원(VVDD)이 비교기(830)와 연결되어 있고, 제 1 지연부(820_1) 와 제 2 지연부(820_2) 사이에 논리합 연산기(840)가 삽입되어 있다.8 is a diagram illustrating a power gating circuit according to another exemplary embodiment of the present invention, in which a comparator 830 and a logical sum operator 840 are further added to the power gating circuit shown in FIG. 3. In the power gating circuit of FIG. 8, the virtual power supply VVDD of the power gating circuit illustrated in FIG. 3 is connected to the comparator 830, and is logically coupled between the first delay unit 820_1 and the second delay unit 820_2. The calculator 840 is inserted.

비교기(830)는 가상 전원(VVDD)의 전압이 기준 전압보다 작으면 High 신호를 논리합 연산기(840)에 인가하고, 반대로 기준 전압보다 크면 Low 신호를 논리합 연산기(840)에 인가한다.The comparator 830 applies a high signal to the logical sum operator 840 when the voltage of the virtual power supply VVDD is less than the reference voltage, and applies a low signal to the logical sum operator 840 when the voltage of the virtual power supply VVDD is less than the reference voltage.

먼저 턴온(TURN_ON) 신호가 High 이면, 슬립 트랜지스터들(810_1, 810_2,…,810_N)은 오프(OFF)되어 있으므로, 가상 전원(VVDD)의 전압은 접지(GND) 전압에 가까운 값을 가진다.First, when the TURN_ON signal is high, since the sleep transistors 810_1, 810_2,..., 810_N are turned off, the voltage of the virtual power supply VVDD has a value close to the ground GND voltage.

턴온(TURN_ON) 신호가 High에서 Low 로 되면, 제 1 슬립 트랜지스터(810_1)는 온(ON)되고, 제 1 지연부(820_1)에 의해 시간이 지연된 후 논리합 연산기(840)의 한쪽 단자에 Low 신호가 인가된다. 그리고 논리합 연산기(840)의 나머지 한쪽 단자에 Low 신호가 인가될 때까지, 논리합 연산기(840)는 High 신호를 출력함으로써 제 2 슬립 트랜지스터(810_2), …, 제 N 슬립 트랜지스터(810_N) 등을 계속 오프(OFF) 상태로 유지시킨다. 그러다가 비교기(830)로부터 Low 신호가 입력되면, 논리합 연산기(840)는 Low 신호를 제 2 슬립 트랜지스터(810_2)에 인가함으로써, 제 2 슬립 트랜지스터(810_2)를 온(ON)시키고, 차례로 제 N 슬립 트랜지스터(810_N)까지 온(ON)시킨다.When the turn on signal TURN_ON goes from high to low, the first sleep transistor 810_1 is turned on, and after the time is delayed by the first delay unit 820_1, a low signal is applied to one terminal of the logical sum operator 840. Is applied. The logical sum operator 840 outputs the high signal until the low signal is applied to the other terminal of the logical sum operator 840. The Nth sleep transistor 810_N and the like are kept in an OFF state. Then, when the Low signal is input from the comparator 830, the OR operation 840 applies the Low signal to the second sleep transistor 810_2, thereby turning on the second sleep transistor 810_2, and in turn, the Nth sleep. The transistor 810_N is turned ON.

도 9는 본 발명의 또 다른 일 실시예에 따른 파워게이팅 회로의 구성을 블록도로 도시한 도면이다. 도 9를 참조하면, 본 실시예에 따른 파워게이팅 회로는 논리회로(910), 전류제어부(950) 및 슬립 트랜지스터(980)를 포함하며, 전류제어 부(950)는 상태검출회로(960), 전류제어회로(970)를 포함한다.9 is a block diagram illustrating a configuration of a power gating circuit according to another exemplary embodiment of the present invention. 9, the power gating circuit according to the present embodiment includes a logic circuit 910, a current controller 950, and a sleep transistor 980, and the current controller 950 includes a state detection circuit 960, And a current control circuit 970.

상태검출회로(960)는 논리회로(910)에 인가되는 가상 전원(VVDD) 전압을 기초로 하여 논리회로의 상태를 검출한다. 이때, 검출되는 논리회로의 상태는 메타스테이블 상태, 바이스테이블 상태 및 액티브 상태 중 어느 하나이다.The state detection circuit 960 detects a state of the logic circuit based on the virtual power supply voltage VVDD applied to the logic circuit 910. At this time, the detected state of the logic circuit is any one of a metastable state, a visetable state, and an active state.

전류제어회로(970)는 검출된 논리회로(910)의 상태가 메타스테이블 상태이거나 바이스테이블 상태이면, 논리회로(910)에 전류를 공급한다. 특히, 전류제어회로(970)는 논리회로(910)의 상태가 메타스테이블 상태(meta-stable state)이면 논리회로(910)에 일정한 전류를 공급하고, 논리회로(910)의 상태가 바이스테이블 상태(bi-stable state)이면 논리회로(910)에 시간에 따라 단계적으로 증가하는 전류를 공급한다.The current control circuit 970 supplies a current to the logic circuit 910 when the detected state of the logic circuit 910 is a metastable state or a vise table state. In particular, the current control circuit 970 supplies a constant current to the logic circuit 910 when the state of the logic circuit 910 is a meta-stable state, and the state of the logic circuit 910 is a vise table. In the bi-stable state, the logic circuit 910 is supplied with a current that increases in stages with time.

슬립 트랜지스터(980)는 검출된 논리회로(910)의 상태가 메타스테이블 상태이거나 바이스테이블 상태이면, 논리회로에 전류를 공급하지 않는다. 반면, 검출된 논리회로(910)의 상태가 액티브 상태인 경우에, 슬립 트랜지스터(980)는 논리회로(910)에 전류를 공급한다.The sleep transistor 980 does not supply current to the logic circuit when the detected state of the logic circuit 910 is a metastable state or a visetable state. On the other hand, when the detected logic circuit 910 is in an active state, the sleep transistor 980 supplies current to the logic circuit 910.

도 10은 도 9에 도시된 전류제어부(950)의 일 예를 도시한 도면이다. 도 10을 참조하면, 상태검출회로(960)는 제 1 비교기(1010) 제 2 비교기(1015) 및 검출부(1020)를 포함하고, 전류제어회로(1070)는 제 2 내지 제 4 트랜지스터들(M2, M3, M4)과 커패시터(C)를 포함한다.FIG. 10 is a diagram illustrating an example of the current controller 950 shown in FIG. 9. Referring to FIG. 10, the state detection circuit 960 includes a first comparator 1010, a second comparator 1015, and a detector 1020, and the current control circuit 1070 includes second to fourth transistors M2. , M3, M4) and a capacitor (C).

도 11은 도 10에 도시된 상태검출회로(960)가 생성하여 전류제어회로(970)에 제공하는 신호들의 일 예를 도시한 도면이다.FIG. 11 is a diagram illustrating an example of signals generated by the state detection circuit 960 illustrated in FIG. 10 and provided to the current control circuit 970.

제 1 비교기(1010)는 가상전원(VVDD) 전압과 제 1 기준 전압을 비교하여, 가상전원(VVDD) 전압이 제 1 기준 전압보다 큰지 여부를 FSM부(1020)에 알린다. 제 1 기준 전압은 논리회로(910)의 상태가 메타스테이블 상태에 있는지를 감지하는데 기준이 되는 전압으로, 일 예로서 제 1 기준 전압은 0.62V 로 설정될 수 있으며, 이는 PMOS 트랜지스터의 문턱 전압과 NMOS 트랜지스터의 문턱 전압의 합인 0.55V 에 약간의 마진을 둔 값이다.The first comparator 1010 compares the virtual power supply voltage VVDD and the first reference voltage to inform the FSM unit 1020 whether the virtual power supply voltage VVDD is greater than the first reference voltage. The first reference voltage is a reference voltage for detecting whether the state of the logic circuit 910 is in the metastable state. For example, the first reference voltage may be set to 0.62V, which is a threshold voltage of the PMOS transistor. A small margin is set at 0.55V, which is the sum of the threshold voltages of the NMOS transistors.

제 2 비교기(1015)는 가상전원(VVDD) 전압과 제 2 기준 전압을 비교하여, 가상전원(VVDD) 전압이 제 2 기준 전압보다 큰지 여부를 FSM부(1020)에 알린다. 제 2 기준 전압은 논리회로(910)의 상태가 액티브 상태에 있는지를 감지하는데 기준이 되는 전압으로, 바이스테이블 상태에서 가상전원(VVDD) 전압이 올라갈 수 있는 최대 전압을 말하며, 일 예로서 0.95 V 로 설정될 수 있다.The second comparator 1015 compares the virtual power supply voltage VVDD and the second reference voltage to inform the FSM unit 1020 whether the virtual power supply voltage VVDD is greater than the second reference voltage. The second reference voltage is a reference voltage for detecting whether the state of the logic circuit 910 is in an active state. The second reference voltage refers to a maximum voltage at which the virtual power supply (VVDD) voltage can rise in the vise table state. It can be set to.

검출부(1020)는 두 개의 비교기들(1010,1015)로 알려진 가상전원(VVDD) 전압의 범위에 기초하여, 논리회로(910)의 상태를 감지하고, 감지된 논리회로(910)의 상태에 따라 도 11에 도시된 바와 같은 제어신호를 생성한다.The detector 1020 detects a state of the logic circuit 910 based on a range of virtual power supply voltages VVDD known as the two comparators 1010 and 1015, and according to the detected state of the logic circuit 910. A control signal as shown in FIG. 11 is generated.

검출부(1020)는 제 1 비교기(1010)로부터 가상전원(VVDD) 전압이 제 1 기준 전압보다 작다는 것이 알려지면, 논리회로(910)가 메타스테이블 상태(metastable state)에 있음을 감지하고, 도 11에 도시된 바와 같이 약간 낮은 바이어스(BIAS) 신호를 생성하고, 낮은 스위치(SWITCH) 신호와 웨이크업(WAKEUP) 신호를 생성한다.If it is known from the first comparator 1010 that the virtual power supply voltage VVDD is smaller than the first reference voltage, the detector 1020 detects that the logic circuit 910 is in a metastable state. As shown in FIG. 11, a slightly low bias signal is generated, and a low switch signal and a wakeup signal are generated.

검출부(1020)는 제 1 비교기(1010)로부터 가상전원(VVDD) 전압이 제 1 기준 전압보다 크다는 것이 알려지고 제 2 비교기(1015)로부터 가상전원(VVDD) 전압이 제 2 기준 전압보다 작다는 것이 알려지면, 논리회로(910)가 바이스테이블 상태(bi-stable state)에 있음을 감지하고, 더 낮은 바이어스(BIAS) 신호와 서로 중복되지 않은 펄스들인 스위치(SWITCH) 신호와 웨이크업(WAKEUP) 신호를 생성한다.The detector 1020 is known from the first comparator 1010 that the voltage of the virtual power supply (VVDD) is greater than the first reference voltage and that the voltage of the virtual power supply (VVDD) from the second comparator 1015 is smaller than the second reference voltage. If known, the logic circuit 910 detects that it is in a bi-stable state, and has a lower bias signal and a switch and wakeup signal, which are pulses that do not overlap each other. Create

검출부(1020)는 제 2 비교기(1015)로부터 가상전원(VVDD) 전압이 제 2 기준 전압보다 크다는 것이 알려지면, 논리회로(910)가 액티브 상태(active state)에 있음을 감지하고, 낮은 파워(POWER) 신호를 생성한다.The detector 1020 detects that the logic circuit 910 is in an active state when it is known from the second comparator 1015 that the virtual power supply voltage VVDD is greater than the second reference voltage. POWER) signal.

제 4 트랜지스터(M4)는 바이어스(BIAS) 신호에 따라 동작하며, 논리회로(910)가 메타스테이블 상태에 있는 동안 논리회로(910)에 작은 전류만이 공급되게 하는 기능을 수행한다.The fourth transistor M4 operates according to a bias signal, and performs a function of supplying only a small current to the logic circuit 910 while the logic circuit 910 is in a metastable state.

제 2 트랜지스터(M2) 및 제 3 트랜지스터(M3)는 스위치(SWITCH) 신호와 웨이크업(WAKEUP) 신호에 따라 동작하며, 논리회로(910)가 바이스테이블 상태에 있는 동안 교대로 온 오프를 반복하면서 논리회로(910)에 흐르는 전류를 단계적으로 증가시키는 기능을 수행한다.The second transistor M2 and the third transistor M3 operate according to a switch signal and a wakeup signal, and alternately repeat on and off while the logic circuit 910 is in a vice table state. The step of increasing the current flowing through the logic circuit 910 is performed.

상세하게는, 제 2 트랜지스터(M2)에는 스위치(SWITCH) 신호에 따라 온 오프를 반복하고, 제 3 트랜지스터(M3)는 웨이크업(WAKEUP) 신호에 따로 온 오프를 반복한다. 제 3 트랜지스터(M2)가 온 되면 커패시터(C)에 전하가 충전되고, 그 후 제 3 트랜지스터(M3)가 오프되고 제 2 트랜지스터(M2)가 온 되면, 커패시터(C)로부터 가상전원(VVDD) 노드로 전하가 공급되면서 가상전원(VVDD) 전압을 상승시킨다. 이러한 과정 즉, 제 3 트랜지스터(M3)와 제 2 트랜지스터(M2)을 번갈아 가며 온 오프 시키는 과정을 반복하면서 가상전원(VVDD) 전압을 단계적으로 전원(VDD) 전압의 수준으로 상승시킨다.In detail, the second transistor M2 repeats on and off according to the switch signal, and the third transistor M3 repeats on and off separately according to the wakeup signal. When the third transistor M2 is turned on, the charge is charged to the capacitor C. Then, when the third transistor M3 is turned off and the second transistor M2 is turned on, the virtual power supply VVDD from the capacitor C is turned on. As the charge is supplied to the node, the voltage of the virtual power supply (VVDD) is increased. This process, that is, the process of repeatedly turning on and off the third transistor M3 and the second transistor M2 while increasing the virtual power supply voltage VVDD to the level of the power supply voltage VDD step by step.

슬립 트랜지스터(M1)는 파워(POWER) 신호에 따라 동작하며, 논리회로(910)가 액티브 상태에 도달하면 논리회로(910)에 전류를 공급한다.The sleep transistor M1 operates according to a power signal, and supplies a current to the logic circuit 910 when the logic circuit 910 reaches an active state.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far I looked at the center of the preferred embodiment for the present invention. Those skilled in the art will appreciate that the present invention can be implemented in a modified form without departing from the essential features of the present invention. Therefore, the disclosed embodiments should be considered in descriptive sense only and not for purposes of limitation. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the scope will be construed as being included in the present invention.

도 1a 및 도 1b는 파워게이팅 회로의 일 예를 도시한 도면이다.1A and 1B illustrate an example of a power gating circuit.

도 2는 전류의 급격한 변화가 없는 파워게이팅 회로의 일 예를 도시한 도면이다.2 is a diagram illustrating an example of a power gating circuit without a sudden change in current.

도 3은 전류의 급격한 변화가 없는 파워게이팅 회로의 다른 일 예를 도시한 도면이다.3 is a diagram illustrating another example of a power gating circuit without a sudden change in current.

도 4는 PMOS 슬립 트랜지스터와 4개의 인버터들을 가진 논리회로로 구성된 파워게이팅 회로의 일 예를 도시한 도면이다.4 is a diagram illustrating an example of a power gating circuit including a PMOS sleep transistor and a logic circuit having four inverters.

도 5는 본 발명의 일 실시예에 따른 파워게이팅 방법을 흐름도로 도시한 것이다.5 is a flowchart illustrating a power gating method according to an embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 파워게이팅 회로를 도시한 도면이다.6 illustrates a power gating circuit according to an embodiment of the present invention.

도 7은 도 6에 도시된 파워게이팅 회로의 전류 제어부(640)의 구성의 일 예를 설명하기 위한 도면이다.7 is a view for explaining an example of the configuration of the current control unit 640 of the power gating circuit shown in FIG.

도 8은 본 발명의 다른 일 실시예에 따른 파워게이팅 회로를 도시한 도면이다. 8 is a diagram illustrating a power gating circuit according to another exemplary embodiment of the present invention.

도 9는 본 발명의 또 다른 일 실시예에 따른 파워게이팅 회로의 구성을 블록도로 도시한 도면이다.9 is a block diagram illustrating a configuration of a power gating circuit according to another exemplary embodiment of the present invention.

도 10은 도 9에 도시된 전류제어부(950)의 일 예를 도시한 도면이다.FIG. 10 is a diagram illustrating an example of the current controller 950 shown in FIG. 9.

도 11은 도 9에 도시된 상태검출회로(960)가 생성하여 전류제어회로(970)에 제공하는 신호들의 일 예를 도시한 도면이다.FIG. 11 is a diagram illustrating an example of signals generated by the state detection circuit 960 illustrated in FIG. 9 and provided to the current control circuit 970.

Claims (15)

논리회로; 및Logic circuits; And 상기 논리회로에 대한 전류 공급을 제어하는 전류 제어부를 구비하며,A current controller for controlling a current supply to the logic circuit, 상기 전류 제어부는 상기 논리회로의 상태가 메타스테이블 상태(meta-stable state)이면, 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 파워게이팅 회로.And the current control unit maintains a constant current supply to the logic circuit when the state of the logic circuit is a meta-stable state. 제 1 항에 있어서,The method of claim 1, 상기 전류 제어부는 상기 논리회로의 상태가 바이스테이블 상태(bi-stable state)이면, 상기 논리회로에 대한 전류 공급을 증가시키는 파워게이팅 회로.And the current control unit increases the current supply to the logic circuit if the state of the logic circuit is a bi-stable state. 제 1 항에 있어서, 상기 전류 제어부는The method of claim 1, wherein the current control unit 상기 논리회로에 인가되는 전압을 기초로, 상기 논리회로의 상태를 검출하는 상태검출회로; 및A state detection circuit that detects a state of the logic circuit based on a voltage applied to the logic circuit; And 상기 검출된 논리회로의 상태가 메타스테이블 상태이면 상기 논리회로에 대한 전류 공급을 일정하게 유지시키고, 상기 결정된 논리회로의 상태가 바이스테이블 상태이면 상기 논리회로에 대한 전류 공급을 증가시키는 전류제어회로를 구비하는 파워게이팅 회로.A current control circuit which maintains a constant current supply to the logic circuit if the detected logic circuit state is a metastable state, and increases a current supply to the logic circuit when the determined logic circuit state is a vice table state. Power gating circuit comprising a. 제 3 항에 있어서, 상기 상태검출회로는The method of claim 3, wherein the state detection circuit 상기 논리회로에 인가되는 전압의 범위를 검출하는 복수의 비교기;A plurality of comparators for detecting a range of voltages applied to the logic circuit; 상기 검출된 전압 범위에 기초하여, 상기 논리회로의 상태를 검출하는 검출부를 구비하는 파워게이팅 회로.And a detector for detecting a state of the logic circuit based on the detected voltage range. 제 3 항에 있어서, 상기 검출된 논리회로의 상태는The method of claim 3, wherein the detected state of the logic circuit 메타스테이블 상태(meta-stable state), 바이스테이블 상태(bi-stable state), 액티브 상태(active state) 중 어느 하나인 파워게이팅 회로.A power gating circuit, which is any one of a meta-stable state, a bi-stable state, and an active state. 제 1 항에 있어서, 상기 전류 제어부는The method of claim 1, wherein the current control unit 상기 논리회로의 상태가 메타스테이블 상태이면, 상기 논리회로에 전류를 공급하는 슬립 트랜지스터(sleep transistor)의 게이트 전압을 일정하게 유지시킴으로써 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 파워게이팅 회로.And when the state of the logic circuit is a metastable state, maintaining a constant current supply to the logic circuit by maintaining a constant gate voltage of a sleep transistor supplying current to the logic circuit. 제 1 항에 있어서, 상기 전류 제어부는The method of claim 1, wherein the current control unit 상기 논리회로의 상태가 메타스테이블 상태이면, 상기 논리회로에 전류를 공급하는 복수의 슬립트랜지스터들의 스위칭 동작의 시간 지연을 제어함으로써 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 파워게이팅 회로.And when the state of the logic circuit is a metastable state, controlling a time delay of switching operations of a plurality of sleep transistors supplying current to the logic circuit, thereby maintaining a constant current supply to the logic circuit. 제 1 항에 있어서, 상기 전류 제어부는The method of claim 1, wherein the current control unit 상기 논리회로의 상태가 메타스테이블 상태이면, 슬립 트랜지스터가 아닌 상기 논리회로에 전류를 공급하는 다른 경로를 통하여 전류를 공급함으로써 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 파워게이팅 회로.And if the state of the logic circuit is a metastable state, maintaining a constant current supply to the logic circuit by supplying current through another path for supplying current to the logic circuit rather than a sleep transistor. 논리회로의 상태를 검출하는 단계;Detecting a state of a logic circuit; 상기 검출된 논리회로의 상태가 메타스테이블 상태(meta-stable state)이면, 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 단계를 구비하는 파워게이팅 방법.If the state of the detected logic circuit is a meta-stable state, maintaining a constant current supply to the logic circuit. 제 9 항에 있어서,The method of claim 9, 상기 검출된 논리회로의 상태가 바이스테이블 상태(bi-stable state)이면, 상기 논리회로에 대한 전류 공급을 증가시키는 파워게이팅 방법.If the detected state of the logic circuit is a bi-stable state, increasing the current supply to the logic circuit. 제 9 항에 있어서, 상기 논리회로의 상태를 검출하는 단계는10. The method of claim 9, wherein detecting the state of the logic circuit 상기 논리회로에 인가되는 전압을 기초로, 상기 논리회로의 상태를 검출하는 파워게이팅 방법.And detecting a state of the logic circuit based on a voltage applied to the logic circuit. 제 9 항에 있어서, 상기 검출된 논리회로의 상태는10. The method of claim 9, wherein the detected state of the logic circuit is 메타스테이블 상태(meta-stable state), 바이스테이블 상태(bi-stable state), 액티브 상태(active state) 중 어느 하나인 파워게이팅 방법.The power gating method of any one of a meta-stable state, a bi-stable state, and an active state. 제 9 항에 있어서, 상기 전류 공급을 일정하게 유지시키는 단계는10. The method of claim 9, wherein maintaining the current supply constant 상기 논리회로의 상태가 메타스테이블 상태이면, 상기 논리회로에 전류를 공급하는 슬립 트랜지스터(sleep transistor)의 게이트 전압을 일정하게 유지시킴으로써 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 파워게이팅 방법.And when the logic circuit state is a metastable state, maintaining a constant current supply to the logic circuit by maintaining a constant gate voltage of a sleep transistor supplying current to the logic circuit. 제 9 항에 있어서, 상기 전류 공급을 일정하게 유지시키는 단계는10. The method of claim 9, wherein maintaining the current supply constant 상기 논리회로의 상태가 메타스테이블 상태이면, 상기 논리회로에 전류를 공급하는 복수의 슬립트랜지스터들의 스위칭 동작의 시간 지연을 제어함으로써 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 파워게이팅 방법.And if the state of the logic circuit is a metastable state, controlling the time delay of switching operations of a plurality of sleep transistors supplying current to the logic circuit to maintain a constant current supply to the logic circuit. 제 9 항에 있어서, 상기 전류 공급을 일정하게 유지시키는 단계는10. The method of claim 9, wherein maintaining the current supply constant 상기 논리회로의 상태가 메타스테이블 상태이면, 슬립 트랜지스터가 아닌 상기 논리회로에 전류를 공급하는 다른 경로를 통하여 전류를 공급함으로써 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 파워게이팅 방법.And if the state of the logic circuit is a metastable state, supplying current through another path for supplying current to the logic circuit rather than a sleep transistor to maintain a constant current supply to the logic circuit.
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