KR20100013567A - Non-volatile memory device and the method for fabricating the same - Google Patents

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Abstract

PURPOSE: A non-volatile memory device and a method for fabricating the same are provided to increase a contact area of a control gate electrode by growing an epitaxial silicon layer and forming a protruded action region. CONSTITUTION: A hard mask film is formed on a semiconductor substrate(200). A contact hole is formed in a hard mask film passing through the semiconductor substrate. An epitaxial silicon layer is formed to be extended to top of the hard mask film while forming a contact plug for filling a contact hole. The hard mask film is removed. A control gage electrode includes a tunneling layer on the exposed surface of an epitaxial silicon layer, silicon layer, contact plug, and semiconductor.

Description

불휘발성 메모리소자 및 그 형성방법{Non-volatile memory device and the method for fabricating the same}Non-volatile memory device and the method for forming the same {Non-volatile memory device and the method for fabricating the same}

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 불휘발성 메모리소자 및 그 형성방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly, to a nonvolatile memory device and a method of forming the same.

불휘발성 메모리 소자(Non-volatile memory device)는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보의 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 불휘발성 메모리 소자는 플로팅게이트(floating gate) 구조를 갖는 것이 대부분이며, 이 플로팅게이트 내의 전하 유무에 따라 정보의 프로그램 및 소거 기능을 수행한다. 그런데, 메모리 소자의 집적도가 높아짐에 따라 플로팅게이트 구조의 불휘발성 메모리 기술이 스케일 이슈(scaling issue)에 직면함에 따라 전하 트랩층(Charge trap layer)을 갖는 불휘발성 메모리 소자에 대한 연구가 진행되고 있다. Non-volatile memory devices are electrically programmable and erased, and are widely used in electronic components requiring information retention even when power is cut off. Most of the nonvolatile memory devices have a floating gate structure, and perform a program and erase function of information depending on the presence or absence of charge in the floating gate. However, as the degree of integration of memory devices increases, the research on nonvolatile memory devices having a charge trap layer is ongoing as the floating gate structure of the nonvolatile memory technology faces a scaling issue. .

도 1은 일반적인 전하 트랩층을 갖는 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다. 1 is a schematic view of a nonvolatile memory device having a general charge trap layer.

도 1을 참조하면, 반도체 기판(100) 상에 활성영역(105)을 정의하는 소자분 리막(110)이 형성되어 있다. 다음에 반도체 기판(100)의 활성영역(105) 상에 터널링층(115), 전하 트랩층(120), 차폐층(125), 컨트롤게이트전극(130)이 적층된 스택 구조의 불휘발성 메모리 소자의 게이트 스택(135)이 배치되어 있다. 전하 트랩층을 갖는 불휘발성 메모리 소자는 컨트롤게이트전극(130) 상에 인가되는 바이어스 여부에 따라 전하 트랩층(120) 내에 전하가 저장 또는 방전되어 전기적으로 프로그램 및 소거 동작이 진행된다. 여기서 전하 트랩층을 갖는 불휘발성 메모리 소자의 채널(channel)은 도 1의 화살표로 표시된 바와 같이, 소자분리막(110)에 의해 설정된 활성영역(105)을 따라 형성된다. Referring to FIG. 1, an isolation layer 110 defining an active region 105 is formed on a semiconductor substrate 100. Next, a nonvolatile memory device having a stack structure in which a tunneling layer 115, a charge trap layer 120, a shielding layer 125, and a control gate electrode 130 are stacked on an active region 105 of the semiconductor substrate 100. Gate stack 135 is disposed. In the nonvolatile memory device having the charge trap layer, charge is stored or discharged in the charge trap layer 120 according to whether a bias is applied on the control gate electrode 130 to electrically program and erase the memory. Herein, a channel of the nonvolatile memory device having the charge trap layer is formed along the active region 105 set by the device isolation layer 110, as indicated by the arrow of FIG. 1.

한편, 반도체 소자의 집적도가 높아지면서 디자인 룰이 축소됨에 따라 활성영역(105)의 CD(Critical Dimension)이 감소하고 있다. 활성영역(105)의 CD가 감소하면 셀 전류(cell current)를 확보하는데 어려움이 발생된다. 그런데 도 1에 도시된 바와 같이, 현재 불휘발성 메모리 소자는 활성영역(105)과 게이트 스택(135)이 한 면(one-side)으로만 접촉하는 구조로 이루어진다. 이에 따라 게이트 스택(135) 상에 바이어스를 인가하는 경우 활성영역(105)의 상부 표면으로만 채널이 형성되어 셀 전류를 확보하기 어려운 문제가 있다. 셀 전류를 확보하기 어려워지면 프로그램 및 소거 동작을 진행하는데 문제가 발생할 수 있다. Meanwhile, as the integration degree of the semiconductor device increases, the critical dimension (CD) of the active region 105 decreases as the design rule decreases. When the CD of the active region 105 decreases, it is difficult to secure a cell current. However, as shown in FIG. 1, the nonvolatile memory device has a structure in which the active region 105 and the gate stack 135 contact only one-side. Accordingly, when a bias is applied on the gate stack 135, a channel is formed only on the upper surface of the active region 105, making it difficult to secure a cell current. If cell current becomes difficult to secure, problems may occur in the program and erase operations.

본 발명에 따른 불휘발성 메모리소자의 형성방법은, 반도체 기판 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 내에 상기 반도체 기판과 관통하는 컨택홀을 형성하는 단계; 상기 컨택홀을 채우는 컨택플러그를 형성하면서 상기 하드마스크막 상부로 연장되게 에피택셜 실리콘층을 성장시키는 단계; 상기 하드마스크막을 제거하는 단계; 및 상기 에피택셜 실리콘층, 컨택플러그 및 반도체 기판의 노출면에 터널링층 및 전하 저장층을 포함하는 컨트롤게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다. A method of forming a nonvolatile memory device according to the present invention includes forming a hard mask film on a semiconductor substrate; Forming a contact hole penetrating the semiconductor substrate in the hard mask layer; Growing an epitaxial silicon layer extending over the hard mask layer while forming a contact plug filling the contact hole; Removing the hard mask layer; And forming a control gate electrode including a tunneling layer and a charge storage layer on an exposed surface of the epitaxial silicon layer, the contact plug, and the semiconductor substrate.

상기 하드마스크막은 패드산화막 또는 패드질화막을 포함하여 형성한다.The hard mask layer may include a pad oxide layer or a pad nitride layer.

상기 컨택홀은 상기 반도체 기판과 관통하는 적어도 두 개의 컨택홀을 형성하는 것이 바람직하다.The contact hole preferably forms at least two contact holes penetrating the semiconductor substrate.

상기 에피택셜 실리콘층은 상기 반도체 기판의 일방향으로 형성하고, 상기 컨트롤게이트전극은 상기 에피택셜 실리콘층과 직교하는 방향으로 형성하는 것이 바람직하다.The epitaxial silicon layer may be formed in one direction of the semiconductor substrate, and the control gate electrode may be formed in a direction orthogonal to the epitaxial silicon layer.

상기 전하 저장층은 전하 트랩층 및 차폐층을 포함하고, 상기 컨트롤게이트전극은 상기 반도체 기판과 상기 에피택셜 실리콘층의 측벽 및 상부를 따라 연장하여 형성하는 것이 바람직하다.The charge storage layer may include a charge trap layer and a shielding layer, and the control gate electrode may be formed to extend along sidewalls and tops of the semiconductor substrate and the epitaxial silicon layer.

본 발명에 따른 불휘발성 메모리소자는, 반도체 기판; 상기 반도체 기판 상에 일 방향으로 배치된 에피택셜 실리콘층; 상기 에피택셜 실리콘층 하부에 연결되어 상기 반도체 기판과 상기 에피택셜 실리콘층을 연결하는 컨택플러그; 상기 반도 체 기판, 컨택플러그 및 에피택셜 실리콘층의 노출면에 형성된 터널링층, 전하 트랩층 및 차폐층을 포함하는 전하 저장층; 및 상기 전하 저장층 위에 형성되면서 상기 에피택셜 실리콘층과 직교하는 방향으로 형성된 컨트롤게이트전극을 포함하는 것을 특징으로 한다. A nonvolatile memory device according to the present invention includes a semiconductor substrate; An epitaxial silicon layer disposed in one direction on the semiconductor substrate; A contact plug connected under the epitaxial silicon layer to connect the semiconductor substrate and the epitaxial silicon layer; A charge storage layer including a tunneling layer, a charge trap layer, and a shielding layer formed on an exposed surface of the semiconductor substrate, the contact plug, and the epitaxial silicon layer; And a control gate electrode formed on the charge storage layer and formed in a direction orthogonal to the epitaxial silicon layer.

상기 컨택플러그는 적어도 두 개의 컨택플러그가 형성되어 상기 반도체 기판과 상기 에피택셜 실리콘층과 연결된다. The contact plug has at least two contact plugs formed to connect the semiconductor substrate and the epitaxial silicon layer.

상기 컨트롤게이트전극은 상기 에피택셜 실리콘층의 측벽 및 상부와 반도체 기판을 따라 연장하여 형성된다. The control gate electrode extends along the semiconductor substrate and the sidewalls and top of the epitaxial silicon layer.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도 2 내지 도 9는 본 발명의 실시예에 따른 불휘발성 메모리소자의 형성방법을 설명하기 위해 나타내보인 도면들이다. 2 to 9 are views for explaining a method of forming a nonvolatile memory device according to an embodiment of the present invention.

도 2를 참조하면, 반도체 기판(200) 상에 하드마스크막(215)을 형성한다. 하드마스크막(215)은 패드산화막(205) 및 패드질화막(210)이 순차적으로 적층된 구조로 형성할 수 있다. 여기서 패드산화막(205)은 패드질화막(210)이 반도체 기판(200)과 직접 접촉하는 경우 유발되는 인력에 의한 반도체 기판(200)의 스트레스를 완화하는 역할을 한다. Referring to FIG. 2, a hard mask layer 215 is formed on a semiconductor substrate 200. The hard mask layer 215 may have a structure in which the pad oxide layer 205 and the pad nitride layer 210 are sequentially stacked. The pad oxide film 205 serves to relieve the stress of the semiconductor substrate 200 due to the attraction caused when the pad nitride film 210 is in direct contact with the semiconductor substrate 200.

도 3을 참조하면, 하드마스크막(215) 위에 홀(hole) 타입의 개구부(a)를 갖는 포토레지스트막 패턴(220)을 형성한다. 구체적으로, 하드마스크막(215) 위에 포토레지스트막을 형성한다. 다음에 포토레지스트막 상에 빛을 조사하는 노광 공정을 진행한다. 그러면 빛이 조사된 영역과 빛이 조사되지 않은 지역에 광화학반응에 의한 용해도 차이가 발생한다. 다음에 노광 공정이 진행된 포토레지스트막 상에 현상 공정을 진행한다. 현상액을 이용한 현상 공정을 진행하여 노광 공정에서 용해도 차이가 발생된 부분을 제거하면, 하드마스크막(215)을 선택적으로 노출시키는 개구부(a)를 갖는 포토레지스트막 패턴(220)이 형성된다. 여기서 하드마스크막(215)을 선택적으로 노출시키는 개구부(a)는 홀(hole) 타입으로 형성한다. 이 경우 홀 타입의 개구부(a)는 후속 진행할 에피택셜 성장(epitaxial) 공정에서 반도체 기판(200)의 실리콘(Si)을 용이하게 성장시키기 위해 적어도 두 개의 홀을 형성하는 것이 바람직하다. Referring to FIG. 3, a photoresist film pattern 220 having a hole type opening a is formed on the hard mask film 215. Specifically, a photoresist film is formed on the hard mask film 215. Next, an exposure step of irradiating light onto the photoresist film is performed. This results in a difference in solubility caused by photochemical reactions in the irradiated and non-irradiated areas. Next, the development process is performed on the photoresist film in which the exposure process was advanced. When the development process using the developer is performed to remove the portion in which the solubility difference occurs in the exposure process, a photoresist film pattern 220 having an opening a for selectively exposing the hard mask film 215 is formed. The opening a for selectively exposing the hard mask layer 215 is formed in a hole type. In this case, it is preferable that the hole-type opening a forms at least two holes to easily grow silicon (Si) of the semiconductor substrate 200 in a subsequent epitaxial growth process.

도 4를 참조하면, 반도체 기판(200) 상에 하드마스크막(215)과 반도체 기판(200)을 관통하는 컨택홀(225)을 형성한다. 이를 위해 포토레지스트막 패턴(220)을 마스크로 하드마스크막(215)에서 패드질화막(210)의 노출 부분을 식각하여 패드산화막(205)을 노출시킨다. 계속해서 패드산화막(205)의 노출 부분을 식각하여 하드마스크막(215)과 반도체 기판(200)을 관통하는 컨택홀(225)을 형성한다. 다음에 포토레지스트막 패턴(220)은 스트립(strip) 공정을 진행하여 제거한다.Referring to FIG. 4, a contact hole 225 penetrating the hard mask layer 215 and the semiconductor substrate 200 is formed on the semiconductor substrate 200. To do this, the exposed portion of the pad nitride layer 210 is etched from the hard mask layer 215 using the photoresist layer pattern 220 as a mask to expose the pad oxide layer 205. Subsequently, an exposed portion of the pad oxide film 205 is etched to form a contact hole 225 penetrating the hard mask film 215 and the semiconductor substrate 200. Next, the photoresist film pattern 220 is removed by performing a strip process.

도 5를 참조하면, 컨택홀(225)에 의해 노출된 반도체 기판(200)의 실리콘(Si)을 성장시켜 컨택플러그(227)를 형성한다. 구체적으로, 하드마스크막(215)과 반도체 기판(200)을 관통하는 컨택홀(225)에 의해 노출된 반도체 기판(200) 상에 실리콘(Si) 소스를 공급한다. 그러면 반도체 기판(200)의 노출면으로부터 실리콘(Si)이 성장하면서 컨택홀(225)을 모두 채우는 컨택플러그(227)이 형성된다. Referring to FIG. 5, the contact plug 227 is formed by growing silicon (Si) of the semiconductor substrate 200 exposed by the contact hole 225. Specifically, a silicon (Si) source is supplied onto the semiconductor substrate 200 exposed by the hard mask layer 215 and the contact hole 225 penetrating through the semiconductor substrate 200. Then, as the silicon (Si) grows from the exposed surface of the semiconductor substrate 200, a contact plug 227 is formed to fill all of the contact holes 225.

도 6을 참조하면, 컨택플러그(227)의 실리콘(Si)을 성장시켜 하드마스크막(215) 위에 에피택셜 실리콘층(230)을 형성한다. 컨택홀(225)을 모두 채우는 컨택플러그(227)로부터 계속해서 성장된 실리콘(Si)은 하드마스크막(215) 표면 위로 계속 성장하면서 에피택셜 실리콘층(230)이 형성된다. 여기서 에피택셜 실리콘층(230)은 반도체 기판(200)의 x축 방향으로 형성한다. 이 경우 하드마스크막(215) 내에 적어도 두 개의 컨택플러그(227, 도 5 참조)이 형성되므로 인접하여 위치한 두 개의 컨택플러그(227)의 실리콘(Si)이 서로 병합하여 에피택셜 실리콘층(230)을 형성한다. Referring to FIG. 6, silicon (Si) of the contact plug 227 is grown to form an epitaxial silicon layer 230 on the hard mask layer 215. The silicon (Si) continuously grown from the contact plug 227 filling all of the contact holes 225 continues to grow over the surface of the hard mask layer 215, thereby forming the epitaxial silicon layer 230. The epitaxial silicon layer 230 is formed in the x-axis direction of the semiconductor substrate 200. In this case, since at least two contact plugs 227 (see FIG. 5) are formed in the hard mask layer 215, the silicon Si of two adjacent contact plugs 227 merge with each other to form an epitaxial silicon layer 230. To form.

도 7을 참조하면, 반도체 기판(200) 상에 식각 공정을 진행하여 패드질화막(210) 및 패드산화막(205)을 포함하는 하드마스크막(215)을 제거한다. 식각 공정은 습식 식각(wet etch)공정으로 진행할 수 있다. 구체적으로, 반도체 기판(200) 상에 질화막을 식각하는 습식 식각 용액을 공급한다. 여기서 습식 식각 용액은 인산(H3PO4) 용액 또는 불산(HF)용액을 공급하는 것이 바람직하다. 다음에 산화막을 식각하는 식각 용액을 추가로 공급하여 패드산화막(205)을 제거한다. 이러한 습식 식각 공정에 의해 하드마스크막(215)이 제거되면서 에피택셜 실리콘층(230) 및 반도체 기판(200)과 에피택셜 실리콘층(230)을 연결하는 컨택플러그(227)가 노출된 다. 여기서 컨택플러그(227)는 두 개의 컨택플러그(227)로 에피택셜 실리콘층(230)과 반도체 기판(200)을 연결한다. 이러한 에피택셜 실리콘층(230) 및 컨택플러그(227)에 의해 활성 영역은 반도체 기판(200)으로부터 돌출된 형상을 갖는다. 다음에 비록 도면에 도시하지는 않았지만, 세정 용액을 이용하여 반도체 기판(200) 표면의 불균일하게 형성된 자연 산화막을 제거한다. Referring to FIG. 7, an etching process is performed on the semiconductor substrate 200 to remove the hard mask layer 215 including the pad nitride layer 210 and the pad oxide layer 205. The etching process may be a wet etch process. Specifically, the wet etching solution for etching the nitride film is supplied to the semiconductor substrate 200. Here, the wet etching solution is preferably supplied with a phosphoric acid (H 3 PO 4 ) solution or a hydrofluoric acid (HF) solution. Next, an etching solution for etching the oxide film is further supplied to remove the pad oxide film 205. As the hard mask layer 215 is removed by the wet etching process, the epitaxial silicon layer 230 and the contact plug 227 connecting the semiconductor substrate 200 and the epitaxial silicon layer 230 are exposed. The contact plug 227 connects the epitaxial silicon layer 230 and the semiconductor substrate 200 with two contact plugs 227. By the epitaxial silicon layer 230 and the contact plug 227, the active region has a shape protruding from the semiconductor substrate 200. Next, although not shown in the drawings, a non-uniformly formed natural oxide film on the surface of the semiconductor substrate 200 is removed using a cleaning solution.

도 8을 참조하면, 에피택셜 실리콘층(230, 도 7 참조), 컨택플러그(227, 도 7 참조) 및 반도체 기판(200)의 노출면에 터널링층, 전하 트랩층 및 차폐층을 포함하는 전하 저장층(240)을 형성한다. 터널링층(tunneling layer)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 전하 트랩층 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 이 터널링층은 열산화(thermal oxidation) 방법 또는 라디칼 산화(radical oxidation) 방법을 이용하여 실리콘옥사이드(SiO2)막으로 형성할 수 있다. 다음에 전하 트랩층(charge trap layer)은 터널링층을 관통하여 주입된 전자 또는 홀들을 트랩(trap)하는 층으로, 에너지 레벨이 균일하고 트랩 사이트가 많을수록 전하의 트랩이 잘 이루어져 소자의 프로그램 및 소거 속도가 증가한다. 이 전하 트랩층은 실리콘나이트라이드(Silicon nitride)막으로 형성할 수 있다. 다음에 전하 트랩층 위에 형성된 차폐층(blocking layer)은 이후 형성될 컨트롤게이트전극으로부터 전하를 저장하는 역할의 전하 트랩층을 격리시켜 저장된 전하를 보존하는 역할을 한다. 이러한 전하 저장층(240)은 반도체 기판(200) 위에 형성된 컨택플러그(227, 도 7 참조) 및 에피택셜 실리콘층(230, 도 7 참조)의 노출 면을 따라 연장하여 형성된다. Referring to FIG. 8, an epitaxial silicon layer 230 (see FIG. 7), a contact plug 227 (see FIG. 7), and a charge including a tunneling layer, a charge trap layer, and a shielding layer on exposed surfaces of the semiconductor substrate 200. The storage layer 240 is formed. The tunneling layer serves to allow charge carriers, such as electrons or holes, to tunnel and be injected into the charge trapping layer under a certain bias. The tunneling layer may be formed of a silicon oxide (SiO 2 ) film using a thermal oxidation method or a radical oxidation method. Next, a charge trap layer is a layer for trapping electrons or holes injected through the tunneling layer. The uniform energy level and the number of trap sites result in better trapping of charge, which leads to program and erase of the device. Speed increases. This charge trap layer can be formed of a silicon nitride film. Next, a blocking layer formed on the charge trap layer serves to preserve the stored charge by isolating the charge trap layer which stores charge from the control gate electrode to be formed later. The charge storage layer 240 extends along the exposed surfaces of the contact plugs 227 (see FIG. 7) and the epitaxial silicon layer 230 (see FIG. 7) formed on the semiconductor substrate 200.

도 9 및 도 10을 참조하면, 전하 저장층(240) 위에 컨트롤게이트전극(245)을형성한다. 컨트롤게이트전극(245)은 반도체 기판(200)의 x축 방향으로 형성된 에피택셜 실리콘층(230, 도 7 참조) 위에 형성된 전하 저장층(240)과 직교하는 방향으로 중첩하여 형성한다. 컨트롤게이트전극(245)은, 반도체 기판(200)의 채널영역으로부터 전자들이나 홀들이 전하 트랩층 내의 트랩 사이트로 트랩되도록 일정한 크기의 바이어스를 인가하는 역할을 한다. 컨트롤게이트전극(245)은 비저항을 낮추기 위해 폴리실리콘막을 포함하는 저저항층을 더 포함하여 형성할 수도 있다. 여기서 컨트롤게이트전극(245)은 도 9를 y축 방향으로 잘라낸 단면도인 도 10에 도시한 바와 같이, 반도체 기판(200)과 에피택셜 실리콘층(230)의 측벽 및 상부를 따라 연장하여 형성된다. 이에 따라 일반적인 불휘발성 메모리소자의 경우, 활성영역의 상부 표면으로만 채널(도 1 참조)이 형성되는 대신에, 반도체 기판(200)과 에피택셜 실리콘층(230)의 측벽 및 상부를 따라 3면 또는 4면으로 채널이 증가한다. 즉, 워드라인과 활성영역의 접촉면이 종래에는 1면인데 비해 3면 또는 4면으로 증가하여 셀 전류가 증가하는 효과가 있다. 9 and 10, the control gate electrode 245 is formed on the charge storage layer 240. The control gate electrode 245 overlaps with the charge storage layer 240 formed on the epitaxial silicon layer 230 (see FIG. 7) formed in the x-axis direction of the semiconductor substrate 200. The control gate electrode 245 serves to apply a bias of a predetermined size so that electrons or holes are trapped from the channel region of the semiconductor substrate 200 to the trap site in the charge trap layer. The control gate electrode 245 may further include a low resistance layer including a polysilicon film in order to lower the specific resistance. The control gate electrode 245 is formed to extend along the sidewalls and the top of the semiconductor substrate 200 and the epitaxial silicon layer 230 as shown in FIG. 10, which is a cross-sectional view taken along the y-axis direction of FIG. 9. Accordingly, in the general nonvolatile memory device, instead of forming a channel (see FIG. 1) only on the upper surface of the active region, three surfaces along the sidewalls and the upper surface of the semiconductor substrate 200 and the epitaxial silicon layer 230 are formed. Or channel increases to four sides. That is, the contact surface between the word line and the active region is increased to three or four surfaces as compared with the conventional one surface, thereby increasing the cell current.

본 발명에 따른 불휘발성 메모리소자의 형성방법은, 에피택셜 실리콘층을 성장시켜 돌출된 형상의 활성영역을 형성함으로써 워드라인이 활성영역을 감싸는 구조로 만들어 컨트롤게이트전극과의 접촉 면적을 증가시켜 셀 동작 특성을 향상시킬 수 있다. In the method of forming a nonvolatile memory device according to the present invention, the epitaxial silicon layer is grown to form an active region having a protruding shape, thereby forming a structure in which a word line surrounds the active region, thereby increasing the contact area with the control gate electrode. Operation characteristics can be improved.

도 1은 일반적인 전하 트랩층을 갖는 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다. 1 is a schematic view of a nonvolatile memory device having a general charge trap layer.

도 2 내지 도 9는 본 발명의 실시예에 따른 불휘발성 메모리소자의 형성방법을 설명하기 위해 나타내보인 도면들이다. 2 to 9 are views for explaining a method of forming a nonvolatile memory device according to an embodiment of the present invention.

Claims (9)

반도체 기판 상에 하드마스크막을 형성하는 단계;Forming a hard mask film on the semiconductor substrate; 상기 하드마스크막 내에 상기 반도체 기판과 관통하는 컨택홀을 형성하는 단계;Forming a contact hole penetrating the semiconductor substrate in the hard mask layer; 상기 컨택홀을 채우는 컨택플러그를 형성하면서 상기 하드마스크막 상부로 연장되게 에피택셜 실리콘층을 성장시키는 단계;Growing an epitaxial silicon layer extending over the hard mask layer while forming a contact plug filling the contact hole; 상기 하드마스크막을 제거하는 단계; 및Removing the hard mask layer; And 상기 에피택셜 실리콘층, 컨택플러그 및 반도체 기판의 노출면에 터널링층 및 전하 저장층을 포함하는 컨트롤게이트전극을 형성하는 단계를 포함하는 불휘발성 메모리소자의 형성방법.And forming a control gate electrode including a tunneling layer and a charge storage layer on an exposed surface of the epitaxial silicon layer, the contact plug, and the semiconductor substrate. 제1항에 있어서, The method of claim 1, 상기 하드마스크막은 패드산화막 또는 패드질화막을 포함하여 형성하는 불휘발성 메모리소자의 형성방법.And the hard mask layer comprises a pad oxide layer or a pad nitride layer. 제1항에 있어서, The method of claim 1, 상기 컨택홀은 상기 반도체 기판과 관통하는 적어도 두 개의 컨택홀을 형성하는 불휘발성 메모리소자의 형성방법.And forming at least two contact holes penetrating the semiconductor substrate. 제1항에 있어서, The method of claim 1, 상기 에피택셜 실리콘층은 상기 반도체 기판의 일방향으로 형성하고, 상기 컨트롤게이트전극은 상기 에피택셜 실리콘층과 직교하는 방향으로 형성하는 불휘발성 메모리소자의 형성방법.And forming the epitaxial silicon layer in one direction of the semiconductor substrate and the control gate electrode in a direction orthogonal to the epitaxial silicon layer. 제1항에 있어서, The method of claim 1, 상기 전하 저장층은 전하 트랩층 및 차폐층을 포함하는 불휘발성 메모리소자의 형성방법.And the charge storage layer includes a charge trap layer and a shielding layer. 제1항에 있어서, The method of claim 1, 상기 컨트롤게이트전극은 상기 반도체 기판과 상기 에피택셜 실리콘층의 측벽 및 상부를 따라 연장하여 형성하는 불휘발성 메모리소자의 형성방법.And the control gate electrode extends along sidewalls and top of the semiconductor substrate and the epitaxial silicon layer. 반도체 기판;Semiconductor substrates; 상기 반도체 기판 상에 일 방향으로 배치된 에피택셜 실리콘층;An epitaxial silicon layer disposed in one direction on the semiconductor substrate; 상기 에피택셜 실리콘층 하부에 연결되어 상기 반도체 기판과 상기 에피택셜 실리콘층을 연결하는 컨택플러그;A contact plug connected under the epitaxial silicon layer to connect the semiconductor substrate and the epitaxial silicon layer; 상기 반도체 기판, 컨택플러그 및 에피택셜 실리콘층의 노출면에 형성된 터널링층, 전하 트랩층 및 차폐층을 포함하는 전하 저장층; 및A charge storage layer including a tunneling layer, a charge trap layer, and a shielding layer formed on an exposed surface of the semiconductor substrate, the contact plug, and the epitaxial silicon layer; And 상기 전하 저장층 위에 형성되면서 상기 에피택셜 실리콘층과 직교하는 방향 으로 형성된 컨트롤게이트전극을 포함하는 불휘발성 메모리소자. And a control gate electrode formed on the charge storage layer in a direction orthogonal to the epitaxial silicon layer. 제7항에 있어서,The method of claim 7, wherein 상기 컨택플러그는 적어도 두 개의 컨택플러그가 형성되어 상기 반도체 기판과 상기 에피택셜 실리콘층과 연결된 불휘발성 메모리소자The contact plug has at least two contact plugs formed therein and is connected to the semiconductor substrate and the epitaxial silicon layer. 제7항에 있어서,The method of claim 7, wherein 상기 컨트롤게이트전극은 상기 에피택셜 실리콘층의 측벽 및 상부와 반도체 기판을 따라 연장하여 형성된 불휘발성 메모리소자.And the control gate electrode extending along the semiconductor substrate and the sidewalls and top of the epitaxial silicon layer.
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