KR20100007001A - 플라즈마 디스플레이 장치 - Google Patents

플라즈마 디스플레이 장치 Download PDF

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Abstract

본 발명은 플라즈마 디스플레이 장치에 관한 것이다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 서스테인 전극을 포함하는 플라즈마 디스플레이 패널, 서스테인 바이어스 전압원으로부터 서스테인 전극으로 서스테인 바이어스 신호를 공급하는 서스테인 바이어스 전압 공급부 및 서스테인 바이어스 전압 공급부를 제어하는 서스테인 바이어스 제어부를 포함하고, 서스테인 바이어스 제어부는 서스테인 바이어스 전압 공급부에 동작 신호를 공급하는 게이트 드라이버, 서스테인 바이어스 전압 공급부와 게이트 드라이버의 사이에 배치되는 저항부 및 서스테인 바이어스 전압 공급부와 게이트 드라이버의 사이에 배치되며, 게이트 드라이버로부터 서스테인 바이어스 전압 공급부에 공급되는 동작 신호가 우회(Bypass)되도록 하는 바이패스용 커패시터를 포함한다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
본 발명은 플라즈마 디스플레이 장치에 관한 것이다.
플라즈마 디스플레이 장치는 전극이 형성된 플라즈마 디스플레이 패널과, 이러한 플라즈마 디스플레이 패널의 전극에 구동 신호를 공급하는 구동부를 포함할 수 있다.
플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.
플라즈마 디스플레이 패널의 전극에 구동 신호를 공급하면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
본 발명은 서스테인 바이어스 제어부를 개선하여 장치의 안정성 및 구동 효율이 향상된 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 서스테인 전극을 포함하는 플라즈마 디스플레이 패널, 서스테인 바이어스 전압원으로부터 서스테인 전극으로 서스테인 바이어스 신호를 공급하는 서스테인 바이어스 전압 공급부 및 서스테인 바이어스 전압 공급부를 제어하는 서스테인 바이어스 제어부를 포함하고, 서스테인 바이어스 제어부는 서스테인 바이어스 전압 공급부에 동작 신호를 공급하는 게이트 드라이버, 서스테인 바이어스 전압 공급부와 게이트 드라이버의 사이에 배치되는 저항부 및 서스테인 바이어스 전압 공급부와 게이트 드라이버의 사이에 배치되며, 게이트 드라이버로부터 서스테인 바이어스 전압 공급부에 공급되는 동작 신호가 우회(Bypass)되도록 하는 바이패스용 커패시터를 포함한다.
또한, 서스테인 바이어스 전압 공급부는 제 1 스위치와 제 2 스위치를 포함하고, 제 1 스위치의 내부 다이오드와 제 2 스위치의 내부 다이오드 방향은 서로 반대 방향일 수 있다
또한, 제 1 스위치와 제 2 스위치의 동작은 동일할 수 있다.
또한, 서스테인 바이어스 전압 공급부는 어드레스 기간에 턴 온 될 수 있다.
또한, 서스테인 바이어스 신호는 어드레스 기간에 공급될 수 있다.
또한, 서스테인 바이이스 신호는 정극성 상승 신호일 수 있다.
또한, 저항부는 제 1 저항부, 제 2 저항부 및 제 3 저항부를 포함하고, 제 1 저항부의 크기는 제 2 저항부의 크기보다 클 수 있다.
또한, 제 2 저항부와 제 3 저항부의 크기는 동일할 수 있다.
본 발명의 플라즈마 디스플레이 장치는 서스테인 바이어스 제어부에 바이패스용 커패시터를 배치하여, 서스테인 바이어스 전압의 노이즈를 방지할 수 있고, 이에 따라 장치의 안정성 및 구동 효율을 향상시키는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치를 상세히 설명하도록 한다.
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성에 대해 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과 구동부(110)를 포함할 수 있다.
플라즈마 디스플레이 패널(100)은 서로 나란한 스캔 전극(Y1~Yn)과 서스테인 전극(Z1~Zn)을 포함하고, 아울러 스캔 전극 및 서스테인 전극과 교차하는 어드레스 전극(X1~Xm)을 포함할 수 있다.
구동부(110)는 서브필드(Subfield)의 어드레스 기간에서 플라즈마 디스플레이 패널(100)의 어드레스 전극에 데이터 신호를 공급할 수 있다.
여기, 도 1에서는 구동부(110)가 하나의 형태로 이루어지는 경우만 도시하고 있지만, 구동부(110)는 플라즈마 디스플레이 패널(100)에 형성된 전극에 따라 복수개의 형태로 나누어지는 것도 가능하다.
예를 들면, 구동부(110)는 플라즈마 디스플레이 패널(100)의 스캔 전극을 구동시키는 스캔 구동부(미도시)와, 서스테인 전극을 구동시키는 서스테인 구동부(미도시)와 및 어드레스 전극을 구동시키는 데이터 구동부(미도시)로 나누어질 수 있는 것이다.
이러한 플라즈마 디스플레이 장치의 구동부(110)에 대해서는 추후에 더욱 상세히 설명하도록 한다.
도 2는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조에 대해 설명하기 위한 도면이다.
도 2를 살펴보면, 플라즈마 디스플레이 패널(100)은 서로 나란한 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성되는 전면 기판(201)과, 스캔 전극(202, Y) 및 서스테인 전극(203, Z)과 교차하는 어드레스 전극(213, X)이 형성되는 후면 기판(211)을 포함할 수 있다.
스캔 전극(202, Y)과 서스테인 전극(203, Z)의 상부에는 스캔 전극(202, Y) 및 서스테인 전극(203, Z)의 방전 전류를 제한하며 스캔 전극(202, Y)과 서스테인 전극(203, Z) 간을 절연시키는 상부 유전체 층(204)이 배치될 수 있다.
상부 유전체 층(204)의 상부에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성될 수 있다. 이러한 보호 층(205)은 2차 전자 방출 계수가 높은 재 질, 예컨대 산화마그네슘(MgO) 재질을 포함할 수 있다.
후면 기판(211)에는 어드레스 전극(213, X)이 형성되고, 이러한 어드레스 전극(213, X)의 상부에는 어드레스 전극(213, X)을 절연시키는 하부 유전체 층(215)이 형성될 수 있다.
하부 유전체 층(215)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(212)이 형성될 수 있다. 이에 따라, 전면 기판(201)과 후면 기판(211)의 사이에서 적색(Red : R)광을 방출하는 제 1 방전 셀, 청색(Blue : B)광을 방출하는 제 2 방전 셀 및 녹색(Green : G)광을 방출하는 제 3 방전 셀 등이 형성될 수 있다.
또한, 제 1, 2, 3 방전 셀 이외에 백색(White : W) 또는 황색(Yellow : Y)광을 방출하는 제 4 방전 셀이 더 형성되는 것도 가능하다.
한편, 제 1, 2, 3 방전 셀의 폭은 실질적으로 동일할 수도 있지만, 제 1 방전 셀, 제 2 방전 셀 및 제 3 방전 셀 중 적어도 하나의 폭이 다른 방전 셀의 폭과 다르게 할 수도 있다.
예컨대, 적색(R)광을 방출하는 제 1 방전 셀의 폭이 가장 작고, 녹색(G)광을 방출하는 제 3 방전 셀 및 청색(B)광을 방출하는 제 2 방전 셀의 폭을 제 1 방전 셀의 폭보다 크게 할 수 있다. 그러면, 구현되는 영상의 색온도 특성이 향상될 수 있다. 제 2 방전 셀의 폭은 제 3 방전 셀의 폭과 실질적으로 동일하거나 상이할 수 있다.
또한, 도 2에 도시된 격벽(212)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능할 것이다. 예컨대, 격벽(212)은 서로 교차하는 제 1 격벽과 제 2 격벽을 포함하고, 여기서, 제 1 격벽의 높이와 제 2 격벽의 높이가 서로 다른 차등형 격벽 구조, 제 1 격벽 또는 제 2 격벽 중 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 제 1 격벽 또는 제 2 격벽 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다.
또한, 제 1, 2, 3 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, 제 1, 2, 3 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
또한, 여기 도 2에서는 후면 기판(211)에 격벽(212)이 형성된 경우만을 도시하고 있지만, 격벽(212)은 전면 기판(201) 또는 후면 기판(211) 중 적어도 어느 하나에 형성될 수 있다.
격벽(212)에 의해 구획된 방전 셀 내에는 방전 가스가 채워질 수 있다. 방전 가스에는 크세논(Xe), 네온(Ne)이 포함될 수 있고, 아르곤(Ar) 및 헬륨(He) 중 적어도 하나가 더 포함되는 것도 가능하다.
아울러, 격벽(212)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(214)이 형성될 수 있다. 예를 들면, 적색 광을 발생시키는 제 1 형광체 층, 청색 광을 발생시키는 제 2 형광체 층 및 녹색 광을 발생시키는 제 3 형광체 층이 형성될 수 있다.
또한, 제 1, 2, 3 형광체 이외에 백색(White : W) 및/또는 황색(Yellow : Y) 광을 발생시키는 제 4 형광체 층이 더 형성되는 것도 가능하다.
또한, 제 1, 2, 3 형광체 층의 두께가 다른 형광체 층과 상이할 수 있다. 예를 들면, 제 2 형광체 층 또는 제 3 형광체 층의 두께가 제 1 형광체 층의 두께보다 더 두꺼울 수 있다. 여기서, 제 2 형광체 층의 두께는 제 3 형광체 층의 두께와 실질적으로 동일하거나 상이할 수 있다.
또한, 이상의 설명에서는 상부 유전체 층(204) 및 하부 유전체 층(215)이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 이러한 상부 유전체 층(204) 및 하부 유전체 층(215) 중 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
아울러, 격벽(212)으로 인한 외부 광의 반사를 방지하기 위해 격벽(212)의 상부에 외부 광을 흡수할 수 있는 블랙 층(미도시)을 더 배치하는 것도 가능하다.
또한, 격벽(212)과 대응되는 전면 기판(201) 상의 특정 위치에 또 다른 블랙 층(미도시)이 더 형성되는 것도 가능하다.
또한, 후면 기판(211) 상에 형성되는 어드레스 전극(213)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 폭이나 두께와 다를 수도 있을 것이다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있을 것이다.
도 3은 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면이다.
도 3을 살펴보면 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조(Gray Level)를 구현하기 위한 프레임은 발광횟수가 다른 복수의 서브필드로 나누어질 수 있다.
아울러, 도시하지는 않았지만 복수의 서브필드 중 하나 이상의 서브필드는 다시 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 예컨대 하나의 영상 프레임은, 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어질 수 있다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현할 수 있다.
여기, 도 3에서는 하나의 영상 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 영상 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 영상 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 영상 프레임을 구성할 수도 있는 것이다.
도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구동 방법에 대해 설명하기 위한 도면이다. 여기, 도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널을 동작시키는 방법의 일례를 설명하는 것으로서, 본 발명이 도 4에 한정되는 것은 아니다.
도 4를 살펴보면, 프레임(Frame)의 복수의 서브필드(Sub-Field) 중 적어도 하나의 서브필드의 초기화를 위한 리셋 기간(RP)에서는 스캔 전극(Y)으로 상승 신호(RS)와 하강 신호(FS)가 공급될 수 있다.
예를 들면, 리셋 기간의 셋업 기간(SU)에서는 스캔 전극에 상승신호가 공급되고, 셋업 기간 이후의 셋다운 기간(SD)에서는 스캔 전극에 하강신호가 공급될 수 있다.
스캔 전극에 상승 신호가 공급되면, 상승 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 벽 전하(Wall Charge)의 분포가 균일해질 수 있다.
상승 신호가 공급된 이후, 스캔 전극에 하강 신호가 공급되면, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방 전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류될 수 있다.
리셋 기간 이후의 어드레스 기간(AP)에서는 하강 신호의 최저 전압보다는 높은 전압을 갖는 스캔 바이어스 신호(Vsc)가 스캔 전극에 공급될 수 있다.
또한, 어드레스 기간에서는 스캔 바이어스 신호로부터 하강하는 스캔 신호(Scan)가 스캔 전극에 공급될 수 있다.
한편, 적어도 하나의 서브필드의 어드레스 기간에서 스캔 전극으로 공급되는 스캔 신호의 펄스폭은 다른 서브필드의 스캔 신호의 펄스폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스캔 신호의 폭이 앞에 위치하는 서브필드에서의 스캔 신호의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호 폭의 감소는 2.6㎲(마이크로초), 2.3㎲, 2.1㎲, 1.9㎲ 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲, 2.3㎲, 2.3㎲, 2.1㎲......1.9㎲, 1.9㎲ 등과 같이 이루어질 수도 있다.
이와 같이, 스캔 신호가 스캔 전극으로 공급될 때, 스캔 신호에 대응되게 어드레스 전극(X)에 데이터 신호(Data)가 공급될 수 있다.
이러한 스캔 신호와 데이터 신호가 공급되면, 스캔 신호와 데이터 신호 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호가 공급되는 방전 셀 내에는 어드레스 방전이 발생될 수 있다.
아울러, 어드레스 기간(AP)에는 서스테인 전극에 서스테인 바이어스 신호가 공급되어 어드레스 방전이 더욱 잘 일어날 수 있도록 할 수 있다.
이러한 서스테인 바이어스 신호에 대해서는 추후에 더욱 상세히 설명하도록 한다.
어드레스 기간 이후의 서스테인 기간(SP)에서는 스캔 전극 또는 서스테인 전극 중 적어도 하나에 서스테인 신호(SUS)가 공급될 수 있다. 예를 들면, 스캔 전극과 서스테인 전극에 교번적으로 서스테인 신호가 공급될 수 있다.
이러한 서스테인 신호가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호의 서스테인 전압(Vs)이 더해지면서 서스테인 신호가 공급될 때 스캔 전극과 서스테인 전극 사이에 서스테인 방전 즉, 표시방전이 발생될 수 있다.
도 5는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 데이터 구동부를 설명하기 위한 도면이다.
도 5를 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 서스테인 바이어스 전압 공급부(510), 에너지 회수 회로부(520), 서스테인 전압 공급부(530) 및 기저 전압 공급부(540)를 포함한다.
서스테인 바이어스 전압 공급부(510)는 제 1 스위치(S1)와 제 2 스위치(S2)를 포함할 수 있고, 이러한 제 1 스위치(S1)와 제 2 스위치(S2)를 이용하여 서스테인 전극(Z)으로 서스테인 바이어스 전압원(Vzb)으로부터 공급되는 서스테인 바이어스 전압을 공급한다.
이러한, 서스테인 바이어스 전압 공급부(510)에 대해서는 도 6에서 더욱 상세히 설명하도록 한다.
에너지 회수 회로부(520)는 서스테인 전극(Z)의 무효 에너지를 회수하고, 서스테인 전극(Z)으로부터 회수하여 저장된 전압을 공급한다.
이러한, 에너지 회수 회로부(520)는 전압 저장용 커패시터(C), 전압 공급 스위치(S3), 전압 회수 스위치(S4), 인덕터(L), 제 1 다이오드(D1) 및 제 2 다이오드(D2)를 포함할 수 있다.
전압 저장용 커패시터(C)는 서스테인 전극(Z)으로부터 회수되는 전압을 저장할 수 있다.
전압 공급 스위치(S3)는 전압 상승 기간(ER-Up)에 턴 온(On)되어 전압 저장용 커패시터(C)에 저장된 전압이 인덕터(L)를 통해 서스테인 전극(Z)으로 공급되도록 할 수 있다.
제 1 다이오드(D1)는 인덕터(L)의 방향에서 전압 공급 스위치(S3)를 통하여 전압 저장용 커패시터(C)로 흐르는 역전류를 차단할 수 있다.
전압 회수 스위치(S4)는 전압 회수 기간(ER-Down)에 온 되어 서스테인 전극(Z)의 무효 전압이 인덕터(L)를 통해 전압 저장용 커패시터(C)에 회수되어 저장되도록 한다.
제 2 다이오드(D2)는 전압 저장용 커패시터(C)의 방향에서 전압 회수 스위치(S4)를 통해 인덕터(L)로 흐르는 역전류를 차단할 수 있다.
인덕터(L)는 서스테인 전극(Z)으로 공급되거나, 서스테인 전극(Z)으로부터 회수되는 전압을 LC공진 시킬 수 있다.
서스테인 전압 공급부(530)는 서스테인 전압 공급 제어용 스위치(S5)를 포함 하고, 이러한 서스테인 전압 공급 제어용 스위치(S5)를 이용하여 서스테인 전압원(Vs)이 공급하는 서스테인 전압을 서스테인 전극(Z)으로 공급할 수 있다.
기저 전압 공급부(540)는 기저 전압 공급 제어용 스위치(S6)를 포함하고, 이러한 기저 전압 공급 제어용 스위치(S6)를 이용하여 기저 전압원이 공급하는 기저 전압(GND)을 서스테인 전극(Z)으로 공급할 수 있다. 즉, 서스테인 전극(Z)을 접지(GND) 시킨다.
도 6은 서스테인 바이어스 전압 공급부 및 서스테인 바이어스 제어부에 대해서 설명하기 위한 도면이다.
도 6을 살펴보면, 서스테인 바이어스 전압 공급부(510)는 도 5에서 설명한 바와 같이 제 1 스위치(S1)와 제 2 스위치(S2)를 포함할 수 있고, 이러한 제 1 스위치(S1)와 제 2 스위치(S2)를 이용하여 서스테인 전극(Z)으로 서스테인 바이어스 전압(Vzb)을 공급한다.
여기서, 서스테인 바이어스 전압 공급부(510)에서 제 1 스위치(S1)와 제 2 스위치(S2)를 서로 반대 방향으로 배치한 이유는 제 1 스위치(S1)와 제 2 스위치(S2)의 내부 다이오드를 통해 서스테인 바이어스 전압원(Vzb)으로부터 서스테인 전극(Z)으로 흐르는 전류 및 서스테인 전극(Z)으로부터 서스테인 바이어스 전압원(Vzb)으로 흐르는 전류를 모두 차단하기 위해서이다.
아울러, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에는 서스테인 바이어스 전압 공급부(510)를 제어하는 서스테인 바이어스 제어부(610)을 포함할 수 있다.
서스테인 바이어스 제어부(610)는 게이트 드라이버(Gate driver, 620), 제 1 저항부(R1), 제 2 저항부(R2), 제 3 저항부(R3) 및 바이패스(Bypass)용 커패시터(Cb)를 포함할 수 있다.
게이트 드라이버(620)는 서스테인 바이어스 전압 공급부(510)의 제 1 스위치(S1) 및 제 2 스위치(S2)에 동작 신호를 공급하여, 제 1 스위치(S1) 및 제 2 스위치(S2)가 턴 온 또는 턴 오프 되도록 제어할 수 있다.
이러한, 게이트 드라이버(620)와 서스테인 바이어스 전압 공급부(510)의 제 1 스위치(S1) 및 제 2 스위치(S2)의 사이에는 제 1 저항부(R1), 제 2 저항부(R2) 및 제 3 저항부(R3)가 배치될 수 있다.
제 1 저항부(R1)는 일단이 게이트 드라이버(620)와 제 2 저항부(R2)의 공통 노드인 제 7 노드(n7)에 연결되고, 타단은 제 3 저항부(R3)와 바이패스용 커패시터(Cb)의 공통 노드인 제 6 노드(n6)에 연결될 수 있다.
제 2 저항부(R2)는 일단이 제 2 스위치(S2)의 게이트 단자에 연결되고, 타단은 제 1 저항부(R1)와 게이트 드라이버의 공통 노드인 제 7 노드(n7)에 연결될 수 있다.
제 3 저항부(R3)는 일단이 제 1 스위치(S1)의 게이트 단자에 연결되고, 타단은 제 1 저항부(R1)와 바이패스용 커패시터(Cb)의 공통 노드인 제 6 노드(n6)에 연결될 수 있다.
여기서, 제 1 저항부(R1)의 크기는 제 2 저항부(R2)의 크기보다 큰 것이 바람직할 수 있다.
저항이 큰 경우에는 스위치 내의 커패시터의 충전 및 방전 시간이 많이 걸리기 때문에 스위치가 턴 온 되는 시간이 비교적 오래 걸리고, 반면 저항이 작은 경우에는 충전 및 방전 시간이 짧기 때문에 스위치가 턴 온 되는 시간이 비교적 짧아진다.
게이트 드라이버(620)에서 제 1 스위치(S1)로 공급되는 신호는 제 2 저항부(R2)보다 큰 제 1 저항부(R1)를 거치게 되고, 아울러 제 1 저항부(R1)와 제 3 저항부(R3)를 모두 거치게 된다.
또한, 제 2 스위치(S2)로 공급되는 신호는 제 1 저항부(R2)에 비해 상대적을 약한 제 2 저항부(R2)를 거쳐 공급된다.
이에 따라, 제 1 스위치(S1)는 제 2 스위치(S2)에 비해 상대적으로 천천히 턴 온 될 수 있게 된다.
이와 같이, 제 1 스위치(S1)가 상대적으로 천천히 온 됨으로써, 앞선 도 4 및 후술할 도 7에서와 같은 서스테인 바이어스 신호를 공급할 수 있게 되는 것이다.
아울러, 제 2 저항부(R2)와 제 3 저항부(R3)의 크기는 동일한 것이 바람직할 수 있다.
제 3 저항부(R3)의 크기가 제 2 저항부(R2)보다 큰 경우에는 제 1 스위치(S1)로 신호가 공급되는 동안의 저항이 너무 커지게 되어, 제 1 스위치(S1)가 턴 온 되는 시간이 과도하게 오래 걸릴 수 있다.
따라서, 제 3 저항부(R3)의 크기는 제 2 저항부(R2)와 비슷한 크기인 것이 바람직할 수 있고, 저항의 크기가 비슷한 경우에는 동일한 저항을 사용하여 회로 구성을 용이하게 하는 것이 더욱 바람직할 수 있다.
바이패스용 커패시터(Cb)는 서스테인 바이어스 전압 공급부(510)와 게이트 드라이버(620)의 사이, 정확하게 말하자면 서스테인 바이어스 전압 공급부(510)의 제 1 스위치(S1)와 게이트 드라이버(620)의 사이에 배치되며, 게이트 드라이버(620)로부터 제 1 스위치(S1)에 공급되는 동작 신호가 우회(Bypass)되도록 할 수 있다.
이러한, 바이패스용 커패시터(Cb)의 일단은 제 1 스위치(S1)와 제 2 스위치(S2)의 사이의 제 5 노드(n5)에 연결되고, 타단은 제 1 저항부(R1)와 제 3 저항부(R3)의 사이의 제 6 노드(n6)에 연결될 수 있다.
여기서, 종래의 바이패스용 커패시터(Cb)가 배치되지 않은 경우와, 본 발명에서와 같이 바이패스용 커패시터(Cb)가 배치된 경우의 서스테인 바이어스 신호에 대해 도 7을 결부하여 설명하도록 한다.
도 7은 서스테인 바이어스 신호에 대해 설명하기 위한 도면이다.
도 7을 살펴보면, 어드레스 기간(AP) 동안 각 전극에 공급되는 신호의 파형이 도시되어 있다.
상술한 도 4에서 설명한 바와 같이, 어드레스 기간(AP) 동안 스캔 전극(Y)에는 스캔 바이어스 신호(Vsc)가 스캔 전극(Y)에 공급될 수 있고, 이러한 스캔 바이어스 신호로부터 하강하는 스캔 신호(-Vy)가 공급될 수 있다.
아울러, 스캔 신호가 스캔 전극(Y)으로 공급될 때, 스캔 신호에 대응되게 어 드레스 전극(X)에 데이터 신호(Va)가 공급될 수 있다.
또한, 어드레스 기간(AP) 동안 본 발명의 일실시예에 따른 서스테인 전극(Z)에 서스테인 바이어스 신호(Vzb)가 공급되어 어드레스 방전이 더욱 잘 일어날 수 있도록 할 수 있다.
여기서, 종래의 바이패스용 커패시터(Cb)가 배치되지 않은 경우의 서스테인 전극(Z')에 공급되는 서스테인 바이어스 신호는, 어드레스 기간(AP) 동안 어드레스 전극(X) 및 스캔 전극(Y)에 공급되는 데이터 신호(Va) 및 스캔 신호(-Vy)에 의해 제 1 스위치(S1)의 게이트 전압 단락이 발생하여, 이에 따라 서스테인 바이어스 전압(Vzb)에 노이즈(Noise)가 발생하게 되었다.
반면, 본 발명에서와 같이 바이패스용 커패시터(Cb)가 배치된 경우에서는 게이트 드라이버(620)에서 제 1 스위치(S1)로 신호가 공급되는 동안 바이패스용 커패시터(Cb)에도 전압이 충전될 수 있다.
따라서, 데이터 신호(Va) 및 스캔 신호(-Vy)에 의해 제 1 스위치(S1)의 게이트 전압 단락되는 경우가 발생하더라도, 바이패스용 커패시터(Cb)에 충전되어있던 전압이 제 3 저항부(R3)를 통하여 제 1 스위치(S1)로 공급되기 때문에 게이트 리플(Ripple) 전압을 우회(Bypass)시킬 수 있는 것이다.
이에 따라, 본 발명의 서스테인 전극(Z)에 공급되는 서스테인 바이어스 신호(Vzb)는 노이즈의 발생 없이 일정하게 유지될 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체 적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성에 대해 설명하기 위한 도면.
도 2는 플라즈마 디스플레이 패널의 구조에 대해 설명하기 위한 도면.
도 3은 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면.
도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면.
도 5는 본 발명의 일실시예에 따른 서스테인 구동부에 대해 설명하기 위한 도면.
도 6은 서스테인 바이어스 전압 공급부에 대해서 설명하기 위한 도면.
도 7은 서스테인 바이어스 신호에 대해 설명하기 위한 도면.

Claims (8)

  1. 서스테인 전극을 포함하는 플라즈마 디스플레이 패널;
    서스테인 바이어스 전압원으로부터 상기 서스테인 전극으로 서스테인 바이어스 신호를 공급하는 서스테인 바이어스 전압 공급부; 및
    상기 서스테인 바이어스 전압 공급부를 제어하는 서스테인 바이어스 제어부;
    를 포함하고,
    상기 서스테인 바이어스 제어부는
    상기 서스테인 바이어스 전압 공급부에 동작 신호를 공급하는 게이트 드라이버;
    상기 서스테인 바이어스 전압 공급부와 상기 게이트 드라이버의 사이에 배치되는 저항부; 및
    상기 서스테인 바이어스 전압 공급부와 상기 게이트 드라이버의 사이에 배치되며, 상기 게이트 드라이버로부터 상기 서스테인 바이어스 전압 공급부에 공급되는 상기 동작 신호가 우회(Bypass)되도록 하는 바이패스용 커패시터;
    를 포함하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 서스테인 바이어스 전압 공급부는 제 1 스위치와 제 2 스위치를 포함하고,
    상기 제 1 스위치의 내부 다이오드와 상기 제 2 스위치의 내부 다이오드 방향은 서로 반대 방향인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 제 1 스위치와 상기 제 2 스위치의 동작은 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 서스테인 바이어스 전압 공급부는 상기 어드레스 기간에 턴 온 되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 서스테인 바이어스 신호는 어드레스 기간에 공급되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 서스테인 바이이스 신호는 정극성 상승 신호인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 저항부는 제 1 저항부, 제 2 저항부 및 제 3 저항부를 포함하고,
    상기 제 1 저항부의 크기는 상기 제 2 저항부의 크기보다 큰 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 제 2 저항부와 상기 제 3 저항부의 크기는 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
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