KR20090123296A - 유기전계발광표시장치의 제조방법 - Google Patents

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Abstract

본 발명은, 기판 상에 트랜지스터와 유기 발광다이오드를 포함하는 다수의 서브 픽셀을 형성하는 단계; 산소(O2) 및 수분(H2O)이 포함된 챔버 분위기에서 유기 발광다이오드의 애노드와 캐소드에 교류 또는 직류 전압을 순방향 또는 역방향으로 인가하여 에이징을 하는 단계; 기판과 대향하는 밀봉기판을 구비하고 기판과 밀봉기판을 합착하여 표시모듈을 형성하는 단계; 및 표시모듈을 제1온도에서 어닐링을 하는 단계를 포함하는 유기전계발광표시장치의 제조방법을 제공한다.
유기전계발광표시장치, 에이징, 어닐링

Description

유기전계발광표시장치의 제조방법{Manufacturing Method for Organic Light Emitting Display}
본 발명은 유기전계발광표시장치의 제조방법에 관한 것이다.
유기전계발광표시장치에 사용되는 유기전계발광소자는 기판 상에 위치하는 두 개의 전극 사이에 발광층이 형성된 자발광소자였다.
또한, 유기전계발광표시장치는 빛이 방출되는 방향에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식 등이 있다. 그리고, 구동방식에 따라 수동매트릭스형(Passive Matrix)과 능동매트릭스형(Active Matrix) 등으로 나누어져 있다.
유기전계발광표시장치는 매트릭스 형태로 배치된 복수의 서브 픽셀에 스캔 신호, 데이터 신호 및 전원 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.
이러한 유기전계발광표시장치는 제조공정 중 유기 발광다이오드에 포함된 애노드, 유기 발광층 및 캐소드에 이물성 파티클 등이 형성되어 누설 전류가 발생하여 서브 픽셀의 일부 영역이 손상되거나 파괴되어 표시불량 또는 암점 등과 같은 문제를 유발할 수 있다.
따라서, 종래 유기전계발광표시장치의 제조방법은 앞서 설명한 바와 같이 예기치 못한 공정 결함에 대응하고 소자의 신뢰성과 수명을 향상시킬 수 있는 제조방법 마련이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 목적은, 제조공정 중 서브 픽셀에 형성된 결함의 정도를 완화하여 소자의 불량 발생률을 최소화함과 아울러 소자의 신뢰성 및 수명을 향상할 수 있는 유기전계발광표시장치의 제조방법을 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은, 기판 상에 트랜지스터와 유기 발광다이오드를 포함하는 다수의 서브 픽셀을 형성하는 단계; 산소(O2) 및 수분(H2O)이 포함된 챔버 분위기에서 유기 발광다이오드의 애노드와 캐소드에 교류 또는 직류 전압을 순방향 또는 역방향으로 인가하여 에이징을 하는 단계; 기판과 대향하는 밀봉기판을 구비하고 기판과 밀봉기판을 합착하여 표시모듈을 형성하는 단계; 및 표시모듈을 제1온도에서 어닐링을 하는 단계를 포함하는 유기전계발광표시장치의 제조방법을 제공한다.
에이징 단계에서는, 다수의 서브 픽셀에 포함된 유기 발광다이오드의 애노드와 캐소드에 교류 또는 직류 전압을 순방향 또는 역방향으로 인가할 수 있다.
에이징 단계에서, 에이징을 실시하는 시간은 0초 초과 수분 이하일 수 있다.
에이징 단계에서, 유기 발광다이오드의 애노드와 캐소드에 인가하는 전압의 주파수는, 10Hz ~ 1KHz 범위일 수 있다.
에이징 단계에서, 유기 발광다이오드의 애노드와 캐소드에 인가하는 전압의 주파수 듀티(duty) 주기는, 10% ~ 90% 범위일 수 있다.
어닐링 단계에서, 제1온도는, 상온일 수 있다.
표시모듈을 형성하는 단계에서, 기판과 밀봉기판은 질소(N2) 분위기에서 합착할 수 있다.
유기 발광다이오드의 캐소드 상에 이물성 파티클이 위치함에 따라 캐소드를 포함하는 유기 발광층의 일부가 손상된 경우, 에이징 단계에 의해 캐소드의 하부와 유기 발광층의 상부가 맞닿는 계면에는 절연층이 형성되고, 유기 발광층의 손상부위에는 절연특성을 갖는 막이 형성될 수 있다.
트랜지스터는, 기판 상에 위치하는 게이트와, 게이트 상에 위치하는 제1절연막과, 제1절연막 상에 위치하는 액티브층과, 액티브층에 접촉하는 소오스 및 드레인과, 소오스 및 드레인 상에 위치하는 제2절연막을 포함할 수 있다.
트랜지스터는, 기판 상에 위치하는 액티브층과, 액티브층 상에 위치하는 제1절연막과, 제1절연막 상에 위치하는 게이트와, 게이트 상에 위치하는 제2절연막과, 제2절연막 상에 위치하며 액티브층에 접촉하는 소오스 및 드레인을 포함할 수 있다.
본 발명은, 제조공정 중 서브 픽셀에 형성된 결함의 정도를 완화하여 소자의 불량 발생률을 최소화함과 아울러 소자의 신뢰성 및 수명을 향상할 수 있는 유기전계발광표시장치의 제조방법을 제공하는 효과가 있다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법의 개략적인 흐름도이고, 도 2는 본 발명의 일 실시예에 따른 서브 픽셀의 단면도이다.
먼저, 도 1 및 도 2를 참조하면, 기판(110) 상에 트랜지스터와 유기 발광다이오드를 포함하는 다수의 서브 픽셀(P)을 형성하는 단계(S101)를 실시한다.
기판(110)은 소자를 형성하기 위한 재료로 기계적 강도나 치수 안정성이 우수한 것을 선택할 수 있다. 기판(110)의 재료로는, 유리판, 금속판, 세라믹판 또는 플라스틱판(폴리카보네이트 수지, 아크릴 수지, 염화비닐 수지, 폴리에틸렌테레프탈레이트 수지, 폴리이미드 수지, 폴리에스테르 수지, 에폭시 수지, 실리콘 수지, 불소수지 등) 등을 예로 들 수 있다.
기판(110) 상에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성할 수 있다. 버퍼층(111)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용할 수 있다.
버퍼층(111) 상에는 게이트(112)가 위치할 수 있다. 게이트(112)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 게이트(112)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 또한, 게이트(112)는 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트(112) 상에는 제1절연막(113)이 위치할 수 있다. 제1절연막(113)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제1절연막(113) 상에는 액티브층(114)이 위치할 수 있다. 액티브층(114)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 여기서 도시하지는 않았지만, 액티브층(114)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다. 또한, 액티브층(114)은 접촉 저항을 낮추기 위한 오믹 콘택층을 포함할 수도 있다.
액티브층(114) 상에는 소오스(115a) 및 드레인(115b)이 위치할 수 있다. 소오스(115a) 및 드레인(115b)은 단일층 또는 다중층으로 이루어질 수 있으며, 소오스(115a) 및 드레인(115b)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소오스(115a) 및 드레인(115b)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중 층으로 이루어질 수 있다.
소오스(115a) 및 드레인(115b) 상에는 제2절연막(116)이 위치할 수 있다. 제2절연막(116)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제2절연막(116a)은 패시베이션막일 수 있다. 제2절연막(116a) 상에는 평탄도를 높이기 위한 제3절연막(116b)이 위치할 수 있다.
이상은 기판(110) 상에 위치하는 트랜지스터에 대한 설명이다. 이하에서는 트랜지스터 상에 위치하는 유기 발광다이오드에 대해 설명한다.
제3절연막(116b) 상에는 애노드(117)가 위치할 수 있다. 애노드(117)는 투명한 재료로 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 사용할 수 있으나 이에 한정되지 않는다.
애노드(117) 상에는 뱅크층(120)이 위치할 수 있다. 뱅크층(120)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있다. 뱅크층(120)은 애노드(117) 상에서 개구부를 갖는다.
뱅크층(120)의 개구부 내에는 유기 발광층(121)이 위치할 수 있다. 유기 발광층(121)은 서브 픽셀(P)에 따라 적색, 녹색 및 청색 중 어느 하나의 색을 발광하도록 형성될 수 있다.
유기 발광층(121) 상에는 캐소드(122)가 위치할 수 있다. 캐소드(122)는 알루미늄(Al) 등을 사용할 수 있으나 이에 한정되지 않는다.
한편, 위의 설명에서는 서브 픽셀(P)에 포함된 트랜지스터가 바탐 게이트인 것을 일례로 설명하였다. 이하에서는, 서브 픽셀(P)에 포함된 트랜지스터가 탑 게이트인 것을 일례로 설명한다.
도 3은 본 발명의 다른 실시예에 따른 서브 픽셀의 단면도이다.
도 3을 참조하면, 기판(110)이 위치할 수 있다.
기판(110) 상에 형성된 버퍼층(111) 상에는 액티브층(114)이 위치할 수 있다. 또한, 액티브층(114) 상에는 제1절연막(113)이 위치할 수 있다. 또한, 제1절연막(113) 상에는 게이트(112)가 위치할 수 있다. 또한, 게이트(112) 상에는 제2절연막(116a)이 위치할 수 있다. 또한, 제2절연막(116a) 상에는 액티브층(114)에 접촉하는 소오스(115a) 및 드레인(115b)이 위치할 수 있다. 또한, 소오스(115a) 및 드레인(115b) 상에는 제3절연막(116b)이 위치할 수 있다.
여기서, 제2절연막(116a)은 트랜지스터를 보호하는 패시베이션막일 수 있고, 제3절연막(116b)은 평탄도를 높이는 평탄화막일 수 있다.
이와 같이 형성된 탑 게이트형 트랜지스터 상에도 앞서 도 2를 참조하여 설명한 바와 같이 유기 발광다이오드가 형성될 수 있다.
다만, 도 2 및 도 3을 참조하여 설명한 유기 발광다이오드는 애노드, 유기 발광층 및 캐소드 순으로 적층된 노말(Normal)의 구조뿐만 아니라 캐소드, 유기 발광층 애노드 순으로 적층된 인버티드(Inverted) 구조로 형성될 수도 있다.
이하 ,도 4를 참조하여 유기 발광층(121)을 포함하는 유기 발광다이오드에 대해 더욱 자세히 설명하면 다음과 같다. 단, 노말 구조인 것을 일례로 설명한다.
애노드(117) 상에는 정공주입층(121a)이 위치할 수 있다. 정공주입층(121a)은 발광층(121c)으로 정공의 주입을 원활하게 하는 역할을 할 수 있으며, CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
정공주입층(121a) 상에는 정공수송층(121b)이 위치할 수 있다. 정공수송층(121b)은 정공의 수송을 원활하게 하는 역할을 하며, NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis-(phenyl)-benzidine), s-TAD 및 MTDATA(4,4',4"-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
정공수송층(121b) 상에는 발광층(121c)이 위치할 수 있다. 발광층(121c)은 적색, 녹색, 청색 및 백색을 발광하는 물질을 포함할 수 있으며, 인광 또는 형광물질을 이용하여 형성할 수 있다.
발광층(121c)이 적색인 경우, CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
발광층(121c)이 녹색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있고, 이와는 달리, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
발광층(121c)이 청색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있다. 이와는 달리, spiro-DPVBi, spiro-6P, 디스틸벤젠(DSB), 디스트릴아릴렌(DSA), PFO계 고분자 및 PPV계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
발광층(121c) 상에는 전자수송층(121d)이 위치할 수 있다. 전자수송층(121d)은 전자의 수송을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 및 SAlq로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
전자수송층(121d) 상에는 전자주입층(121e)이 위치할 수 있다. 전자주입층(121e)은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 또는 SAlq를 사용할 수 있으나 이에 한정되지 않는다.
여기서, 본 발명은 도 4에 한정되는 것은 아니며, 정공주입층(121a), 정공수송층(121b), 전자 수송층(121b) 및 전자주입층(121e) 중 적어도 어느 하나가 생략될 수도 있다.
도 5 및 도 6은 에이징 단계를 설명하기 위한 도면이고, 도 7은 서브 픽셀의 에이징 시간대비 수축량을 나타낸 그래프이다.
다음, 도 1과 도 5 내지 도 7을 참조하면, 산소(O2) 및 수분(H2O)이 포함된 챔버 분위기에서 다수의 서브 픽셀(P)에 에이징을 하는 단계(S102)를 실시한다.
여기서, 기판(110) 상에 형성된 다수의 서브 픽셀(P)에 에이징을 실시하는 이유는 제조공정 중 다수의 서브 픽셀(P)에 포함된 유기 발광다이오드의 전극과 유기 발광층에 이물성 파티클이 형성되어 불량을 일으키는 요인이 있기 때문이다. 이와 같이 이물성 파티클이 형성되면, 유기 발광다이오드의 전극에 누설 전류(leakage current)가 발생하고 이로 인해 서브 픽셀은 일부 영역이 손상되거나 파괴되어 표시불량 또는 암점 등과 같은 문제를 유발할 수 있으므로 이를 해결하기 위해 에이징을 실시한다.
앞서 설명한 에이징 단계(S102)는 산소(O2) 및 수분(H2O)이 포함된 분위기 속에서 실시한다. 이와 같이 산소(O2) 및 수분(H2O)이 적절하게 포함된 분위기를 조성하기 위해서는 챔버를 이용할 수 있으나 이에 한정되지는 않는다. 다만, 산소(O2) 및 수분(H2O)이 포함된 분위기에서 에이징을 실시하는 이유는 수분(H2O)이 없는 분위기보다 수분(H2O)이 포함된 분위기에서 에이징을 실시할 때, 누설 전류에 따른 불량 발생 빈도가 감소하기 때문이다.
또한, 에이징 단계(S102)에서는, 다수의 서브 픽셀(P)에 포함된 유기 발광다이오드(OLED)의 애노드(A)와 캐소드(K)에 교류 또는 직류 전압(V)을 순방향 또는 역방향으로 인가할 수 있다. 이와 같이 유기 발광다이오드(OLED)의 애노드(A)와 캐소드(K)에 교류 또는 직류 전압(V)을 인가하게 되면, 이물성 파티클이 형성되어 있더라도 위와 같이 교류 또는 직류 전압(V)을 애노드(A)와 캐소드(K)에 인가해 주기 때문에 파티클에 의한 영향을 어느 정도 제거할 수 있게 된다.
이에 대해 부가적인 설명을 덧붙이면, 이는 애노드(A)와 캐소드(K) 사이에 이동하는 정공과 전자의 흐름을 원활하게 함과 아울러 파티클 등에 의해 손상된 서브 픽셀을 리페어(repair)하는 효과를 줄 수 있다.
여기서, 다수의 서브 픽셀(P)에 포함된 유기 발광다이오드(OLED)의 애노드(A)와 캐소드(K)에 교류 또는 직류 전압(V)을 인가하기 위해서는 기판(110) 상에 형성된 에이징용 패드(180)를 이용할 수 있다. 에이징용 패드(180)는 외부장치로부터 인가된 교류 또는 직류 전압(V)을 모든 서브 픽셀에 공급할 수 있도록 배선될 수 있다.
이하, 에이징 단계(S102)에서 직류 전압(V)을 인가했을 때에 대해 표 1의 실험 데이터를 참조하여 설명한다.
전압(V) 평가 매수 불량률(%)
VDD DC -10V 880 매 3.6 %
VDD DC -15V 1,336 매 2.1 %
표 1을 참조하면, 에이징시 애노드(A)에 역방향 직류 전압을 인가한 경우의 평가 매수와 불량률을 나타낸다. 여기서, 애노드(A)에 역방향 직류 전압을 -10V를 인가한 경우의 불량률은 3.6 %로 나타났고, 애노드(A)에 역방향 직류 전압을 -15V를 인가한 경우의 불량률은 2.1 %로 나타났다. 이와 같은 데이터를 참조해 보았을 때, 유기 발광다이오드(OLED)에 인가되는 에이징 전압(V)이 높을수록 불량률이 감소하게 되므로 리페어 효과가 커짐을 알 수 있다. 다만, 이때 이에징 전압(V)은 유기 발광다이오드(OLED)가 손상되지 않는 범위로 설정한다.
또한, 에이징 단계(S102)에서, 유기 발광다이오드(OLED)의 애노드(A)와 캐소드(K)에 인가하는 전압의 주파수는 10Hz ~ 1KHz 범위일 수 있다. 여기서, 애노드(A)와 캐소드(K)에 인가하는 전압의 주파수가 10Hz 이상이면, 애노드(A)와 캐소드(K)에 전압(V)을 인가하여 에이징을 실시할 수 있다. 그리고 애노드(A)와 캐소드(K)에 인가하는 전압의 주파수가 1KHz 이하이면, 유기 발광다이오드(OLED)에 포함된 구성물이 손상되지 않는 범위 내에서 에이징을 실시할 수 있다.
또한, 에이징 단계(S102)에서, 유기 발광다이오드(OLED)의 애노드(A)와 캐소드(K)에 인가하는 전압의 주파수 듀티(duty) 주기는, 10% ~ 90% 범위일 수 있다. 여기서, 애노드(A)와 캐소드(K)에 인가하는 전압의 주파수 듀티(duty) 주기가 10% ~ 90% 범위를 가지면, 위와 같은 주파수 대역에서 효과적인 에이징을 실시할 수 있다.
한편, 에이징 단계(S102)에서, 에이징을 실시하는 시간은 0초 초과 수분 이하일 수 있다. 그러나 필요에 따라서는 0초 초과 수십분 이내 실시할 수 있으며, 최대 1시간을 넘지 않도록 실시한다. 이하, 표 2의 실험 데이터를 근간으로 설명을 더욱 상세히 한다.
시간(초) 평가 매수 불량률(%)
1초 4매 10 %
15초 4매 8.3 %
30초 5매 4.9 %
60초 5매 4.6 %
위의 표 2를 참조하면, 위와 같은 에이징 조건하에서 에이징 시간이 0초를 초과한 1초를 실시하면, 서브 픽셀은 누설 전류에 의한 불량률이 다소 감소하는 것을 알 수 있다. 또한, 15초, 30초 및 60초의 시간으로 에이징 시간을 늘리면 늘릴수록 서브 픽셀의 불량률이 지속적으로 감소하는 것을 알 수 있다.
도 7의 그래프에 도시된 "Ref1" 및 "Ref2"는 종래 에이징 방법에 의한 서브 픽셀의 수축 정도이고, "Pre1" 및 "Pre2"는 본 발명의 일 실시예에 따른 에이징 방법에 의한 서브 픽셀의 수축 정도이다. 이 그래프를 참조하면 에이징 시간이 증가하면 증가할수록 서브 픽셀의 수축 정도가 증가함을 알 수 있다.
그러므로, 에이징을 실시하는 시간이 증가할수록 누설 전류에 의한 불량률은 감소할 수는 있으나 서브 픽셀이 수축하게 되면 결국 발광 영역이 줄어들게 되므로 이를 고려하여 에이징을 실시하는 것이 유리하다. 따라서, 에이징을 실시할 때는 도 7의 "Pre1" 또는 "Pre2"와 같이 서브 픽셀의 발광 영역이 줄어들지 않는 범위 내인 0초 초과 수분 이하로 실시한다.
한편, 도 8은 캐소드 상에 이물성 파티클이 위치한 것을 나타낸 도면이다.
도 8은 유기 발광다이오드의 캐소드(122) 상에 이물성 파티클(128)이 위치함에 따라 캐소드(122)를 포함하는 유기 발광층(121)의 일부가 손상된 경우를 나타낸다.
서브 픽셀에 포함된 유기 발광다이오드가 도 8과 같은 경우, 앞서 설명한 에이징 단계(S102)에 의해 캐소드(122)의 하부와 유기 발광층(121)의 상부가 맞닿는 계면에는 절연층(125)이 형성되고, 유기 발광층(121)의 손상부위는 절연특성을 갖는 막(126)이 형성될 수 있다.
여기서, 캐소드(122)가 알루미늄(Al)인 경우 캐소드(122)의 하부와 유기 발광층(121)의 상부가 맞닿는 계면에는 알루미늄(Al) + 산소(O2)에 의해 알루미늄 산화물 형태의 절연층(125)이 형성될 수 있다. 그리고, 유기 발광층(121)의 손상부위가 전자주입층으로 붕소 알루미늄 퀴놀레이트(BAlQ3)가 형성된 경우 붕소 알루미늄 퀴놀레이트 산화물 형태의 절연특성을 갖는 막(126)이 형성될 수 있다. 반면 유기 발광층(121)의 손상부위가 전자주입층으로 알루미늄 퀴놀레이트(AlQ3)가 형성된 경우 알루미늄 퀴놀레이트 산화물 형태의 절연특성을 갖는 막(126)이 형성될 수 있다. 여기서, 전자주입층의 손상부위가 반도체 특성을 잃고 절연특성을 갖는 산화물 막(126)으로 형성되는 이유는 에이징 단계(S102)에서 주입된 산소(O2)와 수분(H2O)이 전자주입층에 형성된 물질과 반응을 하기 때문이다.
이와 같이 앞서 설명한 에이징 단계(S102)에 의해 캐소드(122)의 하부와 유기 발광층(121)의 상부가 맞닿는 계면에 절연층(125)이 형성되고, 유기 발광층(121)의 손상부위에 절연특성을 갖는 막(126)이 형성되면, 이물성 파티클(128)에 의한 암점 또는 표시불량 등과 같은 문제를 해결할 수 있게 된다.
도 9는 표시모듈의 단면도이다.
다음, 도 1 및 도 9를 참조하면, 기판(110)과 대향하는 밀봉기판(140)을 구비하고 기판(110)과 밀봉기판(140)을 합착하여 표시모듈을 형성하는 단계(S103)를 실시한다.
표시모듈을 형성하는 단계(S103)에서, 기판(110)과 밀봉기판(140)은 질소(N2) 분위기에서 접착부재(170)를 이용하여 합착할 수 있다. 한편, 기판(110)과 밀봉기판(140)을 합착하기 전 기판(110)과 밀봉기판(140)을 대기상에 일정 시간 노출시키는 실험을 했을 때 서브 픽셀(P)의 수축에는 큰 변화가 없었다.
다음, 도 1 및 도 9를 참조하면, 표시모듈을 제1온도에서 어닐링을 하는 단계(S104)를 실시한다.
어닐링 단계(S104)에서는 합착되어 표시모듈 상태가 된 기판(110)과 밀봉기판(140)을 제1온도에서 어닐링을 실시한다. 여기서, 제1온도는 상온일 수 있다. 상온은 일반적으로 15℃ ~ 25℃를 말한다.
앞서 설명한 바와 같이 서브 픽셀 형성 단계(S101) 내지 어닐링 단계(S104)를 거쳐 형성된 표시모듈은 L(luminance)/C(Contrast) 측정과 점등검사 등을 진행할 수 있다. 이후, 표시모듈에 형성된 다수의 서브 픽셀(P)에 스캔 신호와 데이터 신호를 공급하는 구동부를 연결하는 등의 조립단계를 거쳐 유기전계발광표시장치를 완성할 수 있다.
이상 본 발명의 일 실시예는 제조공정 중 서브 픽셀에 형성된 결함의 정도를 완화하여 소자의 불량 발생률을 최소화함과 아울러 소자의 신뢰성 및 수명을 향상할 수 있는 유기전계발광표시장치의 제조방법을 제공하는 효과가 있다. 더욱 자세하게 설명하면, 본 발명의 일 실시예는 제조공정 중 서브 픽셀에 포함된 유기 발광다이오드의 전극과 유기 발광층에 이물성 파티클이 형성되어 불량을 일으켜 유기 발광다이오드의 전극에 누설 전류(leakage current)가 발생하여 서브 픽셀의 일부 영역이 손상되거나 심각하게는 파괴되어 암점을 유발하게 되더라도 이에 대한 영향을 최소화하여 소자의 불량 발생률을 줄이고 소자의 신뢰성 및 수명을 향상시키는 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법의 개략적인 흐름도.
도 2는 본 발명의 일 실시예에 따른 서브 픽셀의 단면도.
도 3은 본 발명의 다른 실시예에 따른 서브 픽셀의 단면도.
도 4는 유기 발광다이오드의 구조도.
도 5 및 도 6은 에이징 단계를 설명하기 위한 도면.
도 7은 서브 픽셀의 에이징 시간대비 수축량을 나타낸 그래프.
도 8은 캐소드 상에 이물성 파티클이 위치한 것을 나타낸 도면.
도 9는 표시모듈의 단면도.
<도면의 주요 부분에 관한 부호의 설명>
110: 기판 112: 게이트
113: 제1절연막 114: 액티브층
117: 애노드 120: 뱅크층
121: 유기 발광층 122: 캐소드
125: 절연층 126: 막
128: 파티클 140: 밀봉기판

Claims (9)

  1. 기판 상에 트랜지스터와 유기 발광다이오드를 포함하는 다수의 서브 픽셀을 형성하는 단계;
    산소(O2) 및 수분(H2O)이 포함된 챔버 분위기에서 상기 유기 발광다이오드의 애노드와 캐소드에 교류 또는 직류 전압을 순방향 또는 역방향으로 인가하여 에이징을 하는 단계;
    상기 기판과 대향하는 밀봉기판을 구비하고 상기 기판과 상기 밀봉기판을 합착하여 표시모듈을 형성하는 단계; 및
    상기 표시모듈을 제1온도에서 어닐링을 하는 단계를 포함하는 유기전계발광표시장치의 제조방법.
  2. 제1항에 있어서,
    상기 에이징 단계에서,
    상기 에이징을 실시하는 시간은 0초 초과 수분 이하인 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  3. 제1항에 있어서,
    상기 에이징 단계에서,
    상기 유기 발광다이오드의 애노드와 캐소드에 인가하는 전압의 주파수는,
    10Hz ~ 1KHz 범위인 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  4. 제1항에 있어서,
    상기 에이징 단계에서,
    상기 유기 발광다이오드의 애노드와 캐소드에 인가하는 전압의 주파수 듀티(duty) 주기는, 10% ~ 90% 범위인 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  5. 제1항에 있어서,
    상기 어닐링 단계에서,
    상기 제1온도는, 상온인 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  6. 제1항에 있어서,
    상기 표시모듈을 형성하는 단계에서,
    상기 기판과 상기 밀봉기판은 질소(N2) 분위기에서 합착하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  7. 제1항에 있어서,
    상기 유기 발광다이오드의 캐소드 상에 이물성 파티클이 위치함에 따라 상기 캐소드를 포함하는 유기 발광층의 일부가 손상된 경우,
    상기 에이징 단계에 의해 상기 캐소드의 하부와 상기 유기 발광층의 상부가 맞닿는 계면에는 절연층이 형성되고,
    상기 유기 발광층의 손상부위에는 절연특성을 갖는 막이 형성되는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  8. 제1항에 있어서,
    상기 트랜지스터는,
    상기 기판 상에 위치하는 게이트와, 상기 게이트 상에 위치하는 제1절연막과, 상기 제1절연막 상에 위치하는 액티브층과, 상기 액티브층에 접촉하는 소오스 및 드레인과, 상기 소오스 및 드레인 상에 위치하는 제2절연막을 포함하는 유기전계발광표시장치의 제조방법.
  9. 제1항에 있어서,
    상기 트랜지스터는,
    상기 기판 상에 위치하는 액티브층과, 상기 액티브층 상에 위치하는 제1절연막과, 상기 제1절연막 상에 위치하는 게이트와, 상기 게이트 상에 위치하는 제2절연막과, 상기 제2절연막 상에 위치하며 상기 액티브층에 접촉하는 소오스 및 드레인을 포함하는 유기전계발광표시장치의 제조방법.
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* Cited by examiner, † Cited by third party
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