KR20090120937A - 3차원 반도체 장치의 제조 방법 - Google Patents

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Abstract

기판 접합을 통한 3차원 반도체 장치의 제조 방법이 제공된다. 3차원 반도체 장치의 제조 방법은 제 1 반도체 기판을 제공하고, 제 1 반도체 기판 상에 제 NMOS 또는 PMOS 트랜지스터를 형성하고, NMOS 또는 PMOS 트랜지스터를 덮는 층간 절연막을 형성하고, 층간 절연막 상에 제 2 반도체 기판을 접합시키고, 제 2 반도체 기판에, 제 1 반도체 기판 상에 형성된 NMOS 또는 PMOS 트랜지스터와 전기적으로 연결되며, NMOS 또는 PMOS 트랜지스터와 반대 타입의 NMOS 또는 PMOS 트랜지스터를 형성하는 것을 포함한다.
3차원, SRAM, 접합

Description

3차원 반도체 장치의 제조 방법{Method for fabricating three-dimensional semiconductor device}
본 발명은 3차원 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 집적도가 높은 3차원 SRAM(Static Random Access Memory) 장치를 제조할 수 있는 3차원 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치를 고도로 집적화시키기 위해, 칩 상에 형성되는 패턴의 크기 및 상기 형성된 패턴 사이의 거리를 점차 감소시키고 있다. 그런데, 상기와 같이 패턴의 크기를 감소시키는 경우에는 저항이 매우 증가되는 등의 예기치 않은 문제가 발생한다. 때문에, 상기 패턴의 크기를 감소시킴으로써 집적도를 증가시키는 데는 한계가 있다.
따라서, 최근에는 반도체 장치를 고도로 집적화시키기 위해, 기판 위에 MOS 트랜지스터와 같은 반도체 단위 소자들이 적층된 3차원 구조의 반도체 장치들이 개발되고 있다.
특히, 반도체 메모리 장치 중 SRAM 장치의 경우, 단위 셀이 6개의 트랜지스터로 구현되므로 셀 면적이 매우 커질 수밖에 없다. 그리고, SRAM 장치의 경우, PMOS 및 NMOS 트랜지스터들로 구성되므로, NMOS 및 PMOS 트랜지스터 각각의 다른 웰(well)이 요구된다. 즉, 반도체 기판 내에 각각 다른 웰을 형성하여야 하므로, 웰 간의 최소 간격 확보가 요구되어, 단위 셀의 크기를 줄이는데 한계가 있다.
이에 따라, 반도체 소자들, 즉, 트랜지스터들을 수직으로 적층하여 형성하는 방법들이 개발되고 있다.
이러한, 적층형 반도체 장치를 제조하기 위해서는, 하부의 트랜지스터들을 형성한 다음, 층간 절연막 상에 상부 트랜지스터의 채널 영역으로 사용하기 위한 단결정 실리콘 등을 포함하는 채널막이 형성된다. 채널막은 하부 반도체 기판을 노출시키는 개구부를 통해, 반도체 기판 등을 시드(seed)로 사용하는 선택적 에피택시얼 성장 방법을 통해 형성될 수 있다. 이와 달리, 하부 반도체 장치를 완성 후, 레이저를 이용하여 절연층 위의 다결정이나 비결정 반도체를 녹여 단결정으로 만들고, 만들어진 단결정 반도체층을 이용하여 상부 반도체 장치를 형성할 수 있다.
그런데, 레이저를 이용하거나, 에피택셜층을 성장시킬 때, 1000℃이상의 고온에서의 공정이 요구되므로, 하부에 미리 제조된 반도체 장치에 고온의 영향이 미칠 수 있다.
이에 따라 본 발명이 해결하고자 하는 과제는 집적도를 향상시킴과 동시에 신뢰성 있는 3차원 구조의 SRAM 장치를 제조할 수 있는 3차원 반도체 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법은 제 1 반도체 기판을 제공하고, 제 1 반도체 기판 상에 제 NMOS 또는 PMOS 트랜지스터를 형성하고, NMOS 또는 PMOS 트랜지스터를 덮는 층간 절연막을 형성하고, 층간 절연막 상에 제 2 반도체 기판을 접합시키고, 제 2 반도체 기판에, 제 1 반도체 기판 상에 형성된 NMOS 또는 PMOS 트랜지스터와 전기적으로 연결되며, NMOS 또는 PMOS 트랜지스터와 반대 타입의 NMOS 또는 PMOS 트랜지스터를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같이 본 발명의 3차원 반도체 장치의 제조 방법에 따르면, SRAM 장치의 단위 셀을 형성할 때, 반도체 기판의 접합을 통해 NMOS 트랜지스터들과 PMOS 트랜지스터들을 상하부에 나누어 형성함으로써, SRAM 장치의 집적도를 향상시킬 수 있다.
그리고, 상부에 트랜지스터들을 형성할 때, 반도체 기판의 접합을 통해 단결정 반도체층 내에 불순물층을 도핑하여 수직 MOS 트랜지스터들을 형성할 수 있다. 이에 따라, 상부에 형성되는 수직 MOS 트랜지스터들의 동작 특성을 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 자치의 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 단위 셀의 회로도이다.
본 발명의 일 실시예에 따른 3차원 반도체 장치는 3차원 SRAM 장치를 포함하며, 도 1을 참조하면, SRAM 장치의 단위 셀은 제 1 및 제 2 패스 트랜지스터(PS1, PS2), 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2) 및 제 1 및 제 2 풀업 트랜지스터(PU1, PU2)를 구비한다. 여기서, 제 1 및 제 2 패스 트랜지스터(PS1, PS2), 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)는 NMOS 트랜지스터고, 제 1 및 제 2 풀업 트랜지스터(PU1, PU2)는 PMOS 트랜지스터이다.
제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 라인(VSS)에 연결되며, 제 1 및 제 2 풀업 트랜지스터(PU1, PU2)의 소스는 전원 라인(VDD)에 연결된다.
또한, NMOS 트랜지스터로 이루어진 제 1 풀다운 트랜지스터(PD1)와 PMOS 트랜지스터로 이루어진 제 1 풀업 트랜지스터(PU1)가 제 1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 풀다운 트랜지스터(PD2)와 PMOS 트랜지스터로 이루어진 제 2 풀업 트랜지스터(PU2)가 제 2 인버터를 구성한다.
제 1 및 제 2 인버터의 출력단은 제 1 패스 트랜지스터(PS1)와 제 2 패스 트랜지스터(PS1)의 소스와 연결된다. 또한 제 1 및 제 2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다.
또한, 제 1 및 제 2 패스 트랜지스터(PS1, PS2)의 드레인은 각각 제 1 및 제 2 비트 라인(BL, /BL)이 연결된다.
이와 같은 SRAM 장치의 단위 셀을 형성하는 방법에 대해, 도 2 내지 도 12를 참조하여 상세히 설명하기로 한다.
도 2 내지 도 12는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
먼저, 도 2를 참조하면, 제 1 반도체 기판(100) 상에 SRAM 장치의 NMOS 트랜지스터들을 형성한다. 즉, 제 1 반도체 기판 상에 SRAM 장치의 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)와, 제 1 및 제 2 패스 트랜지스터(PS1, PS2)를 형성한다.
본 발명의 일 실시예에서는 제 1 반도체 기판(100) 상에 NMOS 트랜지스터들을 먼저 형성하는 것으로 설명하였으나, 제 1 반도체 기판(100) 상에 PMOS 트랜지스터들을 먼저 형성할 수도 있을 것이다.
보다 상세히 설명하면, 제 1 반도체 기판(100)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층이 형성된 반도체 기판일 수 있다. 또한, 제 1 반도체 기판(100)은 실리콘-온-사파이어(silicon-on-sapphire; SOS) 기술, 실리콘-온-인슐레이터(silicon-on-insulator; SOI)기술, 박막 트랜지스터(thin film transistor; TFT) 기술, 도핑된 반도체들 및 도핑되지 않은 반도체들, 기반 반도체에 의해 지지되는 실리콘 에피택셜 층(epitaxial layer)들 및 당업자에게 잘 알려져 있는 다른 반도체 구조들을 포함한다.
그리고 나서, 제 1 반도체 기판(100) 내에 웰 영역(104)을 형성한다. 웰 영역(104)은 제 1 반도체 기판(100)의 표면으로 불순물을 이온주입함으로써 형성할 수 있다.
본 발명의 일 실시예에서 제 1 반도체 기판(100) 내에는 p형 또는 n형의 단일 웰 영역(104)이 형성된다. 즉, 제 1 반도체 기판 상에 NMOS 트랜지스터들이 형성될 경우, 보론(B)과 같은 이온을 주입하여 p형 웰 영역을 형성할 수 있다. 반대로, 제 1 반도체 기판(100) 상에 PMOS 트랜지스터가 형성될 경우, 인(P)과 같은 이온을 주입하여 n형 웰 영역을 형성할 수 있다.
즉, 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법에서는 반도체 기판 내에 p형 및 n형 웰 영역을 형성할 필요 없이, p형 또는 n형 웰 영역 중 하나의 웰 영역만 형성한다. 이에 따라, 반도체 장치의 제조 공정을 단순화 할 수 있으며, 반도체 장치의 집적도를 향상시킬 수 있다.
이 후, 제 1 반도체 기판(100)에 활성 영역을 정의하기 위한 소자 분리막들(102)을 형성한다. 소자 분리막들(102)은 제 1 반도체 기판(100) 내에 트렌치들을 형성하고, 트렌치 내에 HDP(High Density Plasma) 산화막 등과 같은 절연 물질을 매립함으로써 형성될 수 있다.
소자 분리막(102)을 통해 제 1 반도체 기판(100)에 활성 영역을 정의한 다음에는, 제 1 반도체 기판(100) 상에, 게이트 절연막 및 게이트 도전막을 적층하고 패터닝하여, 게이트 전극(110)을 형성한다. 게이트 전극(110)을 형성한 후에는, 게이트 전극(110) 양측의 제 1 반도체 기판(100) 내로 불순물을 이온 주입하여 소스/드레인 영역(112)을 형성한다.
이에 따라 제 1 반도체 기판(100) 상에 NMOS 트랜지스터들인 풀다운 트랜지스터(PD1, PD2)들과 패스 트랜지스터(PS1, PS2)들이 완성된다.
이어서, 도 3을 참조하면, NMOS 트랜지스터들이 형성된 제 1 반도체 기판(100) 상에 다층의 배선층(150)을 형성한다.
상세히 설명하면, 제 1 반도체 기판(100) 상에 트랜지스터들을 형성한 후에, 단차 도포성이 우수한 절연 물질을 증착하여 제 1 층간 절연막(120)을 형성한다. 예를 들어, 제 1 층간 절연막(120)은 PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass) 또는 PE- TEOS(Plasma Enhanced-TetraEthlyOrthoSilicate Glass) 등과 같은 물질로 형성할 수 있다.
그리고 제 1 층간 절연막(120) 내에 하부의 트랜지스터들과 전기적으로 접속되는 콘택 및 배선(132)들을 형성한다. 콘택(132)들은 제 1 층간 절연막(120)을 선택적으로 이방성 식각하여, 소스/드레인 영역(112) 또는 게이트 전극(110)을 노출시키는 콘택 홀을 형성한 다음, 콘택 홀 내에 도전 물질을 매립함으로써 형성될 수 있다. 구체적으로 콘택 및 배선(132)들은 트랜지스터들의 게이트 전극(110) 또는 소스/드레인 영역(112)과 연결된다.
제 1 층간 절연막(120)에 콘택 및 배선(132)들을 형성한 다음에, 제 2 내지 제 3 층간 절연막들(130, 140)을 형성할 수 있으며, 각각의 층간 절연막(130, 140) 내에도 콘택 및 배선들(132)을 형성할 수 있다.
이와 같이, 콘택 및 배선들(132)을 형성할 때, 일반적으로 쓰이는 알루미늄(Al)이나 구리(Cu) 등이 쓰일 수 있고, 혹은 후속 공정에 의한 열적 영향을 줄이기 위해 내화 금속 물질을 이용할 수 있다. 즉, 콘택 및 배선층들(132)은 예를 들어, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성할 수 있다.
다음으로, 도 4를 참조하면, 제 1 반도체 기판(100) 상에서 최상층에 위치하는 제 3 층간 절연막(140) 상에, PMOS 트랜지스터들을 형성하기 위한 제 2 반도체 기판(도 5의 200 참조)을 접합시킬 수 있는 접합층(160)을 형성한다.
접합층(160)은 예를 들어, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제(photo-setting adhesive), 혐기 경화형 접착제(anaerobe adhesive) 등의 각종 경화형 접착제를 이용할 수 있다. 또는 금속계 Ti, TiN, Al 등), 에폭시계, 아크릴레이트계, 실리콘계 등으로 이루어질 수 있다.
여기서, 접합층(160)을 금속 물질로 형성하는 경우, 금속 물질은 하부의 배선층(150)에 형성된 금속 물질들보다 낮은 온도에서 녹는 물질로 형성될 수 있다. 그리고, 반도체 기판(200)과의 접합시에 표면의 미세 불균일로 인하여 형성될 수 있는 보이드(void)를 방지하기 위해, 평탄화 공정시 낮은 온도에서 리플로우될 수 있는 물질로 형성한다. 즉, 이러한 접합층(160)은 상부에 제 2 반도체 기판(200)을 접착시킬 때, 접합 강도를 증가시킬 수 있으며, 접합시 발생할 수 있는 미세 불량을 줄이는 역할을 할 수 있다.
본 발명의 일 실시예에서는 금속 물질로 이루어진 접합층(160)과 반도체 기판(200)을 접합시키는 것으로 설명하였으나, 반도체 기판(200)의 접합은 절연막과 절연막, 절연막과 반도체, 또는 금속과 금속을 접합시킬 수도 있다.
이어서, 도 5를 참조하면, 접합층(160) 상에 제 2 반도체 기판을 접합시킨다.
보다 상세히 설명하면, 제 2 반도체 기판으로, 소정 깊이까지 균일하게 불순물이 도핑된 다수의 불순물층(200)을 포함하는 단결정 반도체 기판(207)을 준비한 다. 여기서, 다수의 불순물층(200)은 단결정 반도체 기판(207) 내에 불순물을 이온 주입하거나, 단결정 반도체 기판(207)을 형성하기 위한 에피택시층 성장 과정 중에 불순물을 첨가하여 형성할 수 있다.
이 때, 다수의 불순물층(200)은 p형 불순물층(201,203)과 n형 불순물층(202)이 교대로 위치할 수 있도록 불순물을 이온주입하여 형성될 수 있다. 본 발명의 일 실시예에서는 상부에 PMOS 트랜지스터들이 형성되므로, 다수의 불순물층(200)에서 접합층(160)과 접하되는 표면에 p형 불순물층(201)을 형성한다.
그리고, 다수의 불순물층(200)을 포함하는 단결정 반도체 기판(207) 내에는 불순물층(200)과 단결정 반도체층(207) 계면에 분리층(205)을 포함한다. 분리층(205)은 미세 구멍이 형성된 기포층 (Porous)이나, 산화막이나 질화막 같은 절연막, 유기 접착층, 혹은 기판의 결정 격자의 차이로 (예를 들면, Si-Ge) 생긴 변형층(Strained Layer)을 말한다. 분리층(205)을 형성하는 기술 중에서, 많이 쓰이는 기술 중에는 수소 (Hydrogen)와 같은 기화성 기체를 이온 주입하여 (exfoliating implant), 웨이퍼를 분리하는 방식도 있으나, 이 경우 이온 주입이 과도하게 사용되어 분술물층(200)의 격자 구조가 파괴될 수 있다. 또한, 이렇게 파괴된 격자 구조를 회복하기 위해, 매우 높은 온도에서 일정 시간 열처리가 필요하며, 이러한 매우 높은 온도 처리는 아래에 위치한 셀 소자의 심한 변화를 초래할 수 있다.
이러한 분리층(205)은 제 2 반도체 기판(200)을 접합층(150) 상에 접착한 후, 단결정 반도체 기판(207) 영역을 제거할 때, 불순물층(200)까지 제거되는 것을 저지하는 역할을 할 수 있다. 또한, 분리층(201)은 불순물층(200)만 남고 단결정 반도체 기판(207)이 정확하고, 쉽게 분리될 수 있는 역할을 한다.
이 후, 불순물층(200)의 표면이 접합층(160)과 마주하도록 하여, 단결정 반도체 기판(207)을 접합시킨다. 단결정 반도체 기판(207)을 접합층(160) 상에 접합시킨 후에는, 접합 강도를 증가시키기 위해 일정 압력을 가하면서 열처리할 수 있다.
이와 같이, 접합층(160) 상에 불순물층(200)을 포함하는 단결정 반도체 기판(207)을 접착시킬 때, 단결정 반도체 기판(207) 상에는 다른 반도체 소자들이 형성되지 않은 상태이므로, 단결정 반도체 기판(207)을 접합층(160) 상에 정확히 정렬시키는 것이 요구되지 않는다.
단결정 반도체 기판(207)의 불순물층(200)을 완전히 접합시킨 다음에는, 불순물층(200)을 제외한 나머지 부분을 모두 제거한다. 금속 물질로 이루어진 접합층(160) 상에 다수의 불순물층(200)이 형성될 수 있다.
도 6을 참조하여 보다 상세히 설명하면, 접합된 단결정 반도체 기판(207)의 상면부터 분리층(205)이 노출될 때까지 그라인딩(grinding) 또는 연마(polishing) 공정을 진행한다. 분리층(205)이 노출된 후에는, 이방성 또는 등방성 식각 공정을 진행하여 다수의 불순물층(200) 표면을 노출시킨다. 즉, p형 불순물층(203)이 노출된다.
다수의 불순물층(200)을 노출시키는 것은, 반도체 기판 내에서 불순물층(200)과 분리층(205)에서의 불순물 농도 구배가 다르므로, 반도체 기판에 대한 선택적 식각이 가능하다. 혹은, 분리층(201)에 물리적인 충격을 가해, 결정격자가 약한, 분리층(205)을 따라 균열이 발생하여 단결정 반도체 기판(207)과 다수의 불순물층(200)을 분리할 수도 있다.
한편, 단결정 반도체 기판(207)은 경우에 따라 글라스 웨이퍼(glass wafer)와 같은 메개체가 될 수도 있다. 예를 들어, 불순물층을 제공할 때, 글라스 웨이퍼에 제공하고, 다시 다른 반도체 기판에 2차에 걸쳐 제공할 수도 있다.
이와 같이, 접합층(160) 상에 불순물층을 포함하는 단결정 반도체 기판(207)을 접합시키고, 불순물층(200)을 제외한 단결정 반도체 기판(207)을 제거함으로써, 접합층(160) 상에 p형 불순물층(201), n형 불순물층(202) 및 p형 불순물층(203)이 적층된 불순물층(200)이 형성될 수 있다.
다음으로, 도 7을 참조하면, 수직 채널 구조의 PMOS 트랜지스터를 형성하기 위한 식각 마스크(210)를 다수의 불순물층(200) 상에 형성한다. 이 때, 식각 마스크(210)는 포토레지스트를 도포하고 패터닝하여 형성할 수 있다. 그리고, 식각 마스크(210)는 하부의 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2) 각각에 대응한 위치에 형성한다.
그리고 나서, 식각 마스크(210)를 이용하여 다수의 불순물층(200) 및 접합층(160)을 패터닝한다. 즉, 제 3 층간 절연막(140)이 노출될 때까지 다수의 불순물층 및 접합층(160)을 순차적으로 식각한다.
이에 따라, 도 8에 도시된 바와 같이, PMOS 트랜지스터의 채널 영역(202') 및 소스/드레인 영역(201', 203')을 형성할 수 있다. 여기서, 패터닝된 접합층(162)은 도전 물질로 형성되어 있어 하부의 콘택(132)과 PMOS 트랜지스터를 전기적으로 연결시키는 콘택 역할을 할 수 있다.
다음으로, 도 9를 참조하면, 수직 PMOS 트랜지스터의 채널 영역(202') 양측에 스페이서 형태의 게이트 전극(220)을 형성한다. 즉, 패터닝된 불순물층이 형성된 제 3 층간 절연막(140) 상에 제 4 층간 절연막(230)을 형성한 다음, 컨포말하게 게이트 절연막 및 게이트용 도전막을 증착한다. 그리고, 게이트 절연막 및 게이트용 도전막을 이방성 식각하여, 채널 영역을 감싸는 스페이서 형태의 게이트 전극(220)을 형성할 수 있다.
이 때, 게이트 절연막은 산화막으로 형성하거나, ONO막과 같이 전하를 저장할 수 있는 복합 절연막으로 형성할 수도 있다. 또한, 게이트 절연막 상에 플로팅 게이트를 더 형성할 수도 있다.
게이트 전극(220)을 형성한 다음, 수직 PMOS 트랜지스터들, 즉, 제 1 및제 2 풀업 트랜지스터들(PU1, PU2)을 완전히 매립시키도록 제 5 층간 절연막(240)을 형성한다. 그리고 나서, 제 5 층간 절연막(240)에 제 1 및 제 2 풀업 트랜지스터들(PU1, PU2)의 소스 영역과 연결되는 콘택 및 배선(242)을 형성한다.
한편, 도 10에 도시된 바와 같이, 수직 PMOS 트랜지스터의 채널 영역(202') 둘레에 확장된 형태의 게이트 전극(220')을 형성할 수도 있다. 확장된 형태의 게이트 전극(220')의 경우, 제 1 반도체 기판(100)과 수평한 방향으로 연장되도록 형성할 수 있다. 이와 같이 확장된 형태의 게이트 전극(220')은 PMOS 트랜지스터의 채널 영역과 소스/드레인 영역을 컨포말하게 덮는 게이트용 도전막을 증착하고, 사진 및 식각 공정을 진행함으로써 형성할 수 있을 것이다.
이와 같이 확장된 형태의 게이트 전극(220')은 콘택 및 배선(244)을 통해 제 1 및 제 2 패스 트랜지스터와 각각 전기적으로 연결될 수 있다.
또한, 도 11을 참조하면, 도 7에서 다수의 불순물층(200)을 패터닝할 때, n형 불순물층 및 p형 불순물층을 각각 다르게 패터닝하여 확장된 p형 불순물층을 형성할 수 있다. 그리고, 제 4 층간 절연막(240) 상에 채널 영역을 감싸며, 수평방향으로 확장된 형태의 게이트 전극을 형성할 수 있다.
이와 같이, 확장된 형태의 불순물층은 콘택 및 배선(244)을 통해 하부의 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)와 연결될 수 있다. 그리고, 확장된 형태의 게이트 전극(220')은 콘택 및 배선(244)을 통해 제 1 및 제 2 패스 트랜지스터(PS1, PS2)와 각각 전기적으로 연결될 수 있다.
또 다른 예로, 도 12에 도시된 바와 같이, 제 1 반도체 기판(100) 상에 NMOS 트랜지스터들(PD1, PD2, PS1, PS2)을 형성한 다음, 제 1 층간 절연막(120)을 형성하고, 도 5 및 도 6에서 설명한 바와 같이, 제 1 층간 절연막(120) 상에 다수의 불 순물층을 포함하는 반도체 기판을 접합시켜 제 1 층간 절연막(120) 상에 바로 수직 PMOS 트랜지스터들(PU1, PU2)을 형성할 수 있다.
즉, 제 1 반도체 기판(100) 상에 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)들과, 제 1 및 제 2 패스 트랜지스터들(PS1, PS2)을 형성한 다음, 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)의 드레인 영역과 연결되는 콘택을 형성한다.
그리고, 제 1 층간 절연막(120) 상에 배선층을 형성하지 않고, 반도체 기판의 접합을 이용한 수직 PMOS 트랜지스터의 제 1 및 제 2 풀업 트랜지스터들(PU1, PU2)을 형성한다.
이와 같이, SRAM 장치의 단위 셀을 형성할 때, 반도체 기판의 접합을 통해 NMOS 트랜지스터들과 PMOS 트랜지스터들을 상하부에 나누어 형성함으로써, SRAM 장치의 집적도를 향상시킬 수 있다.
그리고, 상부에 트랜지스터들을 형성할 때, 반도체 기판의 접합을 통해 단결정 반도체층 내에 불순물층을 도핑하여 수직 MOS 트랜지스터들을 형성할 수 있다. 이에 따라, 상부에 형성되는 수직 MOS 트랜지스터들의 동작 특성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 단위 셀의 회로도이다.
도 2 내지 도 12는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
< 도면의 주요 부분에 관한 부호의 설명>
100: 제 1 반도체 기판 120, 130, 140: 층간 절연막
132, 244: 배선 150: 배선층
160: 접합층 200: 불순물층

Claims (18)

  1. 제 1 반도체 기판을 제공하고,
    상기 제 1 반도체 기판 상에 제 NMOS 또는 PMOS 트랜지스터를 형성하고,
    상기 NMOS 또는 PMOS 트랜지스터를 덮는 층간 절연막을 형성하고,
    상기 층간 절연막 상에 제 2 반도체 기판을 접합시키고,
    상기 제 2 반도체 기판에, 상기 제 1 반도체 기판 상에 형성된 상기 NMOS 또는 PMOS 트랜지스터와 전기적으로 연결되며, 상기 NMOS 또는 PMOS 트랜지스터와 반대 타입의 NMOS 또는 PMOS 트랜지스터를 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 반도체 기판에 상기 NMOS 또는 PMOS 트랜지스터를 형성하는 것은,
    수직 채널을 갖는 MOS 트랜지스터를 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 2 반도체 기판을 접합시키기 전,
    상기 제 1 절연층 상에 접합층을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 접합층은 도전 물질로 형성되는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서, 상기 제 2 반도체 기판을 접합시키는 것은,
    단결정 반도체 기판을 제공하고,
    상기 단결정 기판의 상면으로부터 일정 깊이까지 균일하게 불순물이 도핑된 다수의 불순물층들을 형성하고,
    상기 제 1 절연층 상면과 상기 불순물층이 마주하도록 상기 단결정 반도체 기판을 접합시키고,
    상기 불순물층 표면이 노출될 때까지 상기 단결정 반도체 기판의 일부를 제거하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서, 상기 다수의 불순물층들을 형성한 다음,
    상기 단결정 반도체 기판 내에서, 상기 불순물층과 접하는 깊이에 분리층을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 분리층은 기포층에 의해 형성되는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  8. 제 5 항에 있어서,
    상기 분리층은 상기 단결정 반도체 기판의 일부를 제거시, 상기 불순물층이 제거되는 것을 저지하는 기능을 수행하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  9. 제 5 항에 있어서,
    상기 다수의 불순물층들을 형성하는 것은, 상기 단결정 반도체 기판의 상면으로부터 p형/n형/p형 불순물층 또는 n형/p형/n형 불순물층을 형성하는 3차원 반도체 장치의 제조 방법.
  10. 제 5 항에 있어서, 상기 제 2 반도체 기판을 접합시킨 다음,
    상기 다수의 불순물층들을 패터닝하여, 상기 NMOS 또는 PMOS 트랜지스터의 채널 영역 및 소스/드레인 영역을 형성하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 다수의 불순물층들 중 어느 하나의 불순물층이 상기 제 1 반도체 기판과 수평으로 연장되는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 채널 영역 및 소스/드레인 영역을 형성한 다음,
    상기 채널 영역 둘레를 감싸는 게이트 전극을 형성하여, 상기 NMOS 또는 PMOS 트랜지스터를 완성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 게이트 전극의 일부가 상기 제 1 반도체 기판과 수평으로 연장되는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 게이트 전극은 플로팅 게이트 또는 ONO층을 포함하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  15. 제 1 항에 있어서, 상기 층간 절연막을 형성한 다음,
    상기 NMOS 또는 PMOS 트랜지스터와 전기적으로 연결되는 배선들을 포함하는 배선층을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 배선층 내의 배선들을 내화 금속으로 형성하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 배선들은 코발트(Co), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 백금(Pt), 하프늄(Hf), 몰리브덴(Mo) 및 팔라듐(Pd)으로 이루어진 그룹으로부터 선택된 어느 하 나로 이루어진 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  18. 상기 제 1 반도체 기판 상에 풀다운 트랜지스터 및 패스 트랜지스터를 형성하고,
    상기 NMOS 또는 PMOS 트랜지스터를 덮는 층간 절연막을 형성하고,
    상기 층간 절연막 내에 상기 풀다운 트랜지스터 및/또는 패스 트랜지스터와 전기적으로 연결되는 배선들을 형성하고,
    상기 층간 절연막 상에 제 2 반도체 기판을 접합시키고,
    상기 제 2 반도체 기판에 상기 배선을 통해 상기 풀다운 트랜지스터 및 패스 트랜지스터와 전기적으로 연결되는 풀업 트랜지스터를 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
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