KR20090120573A - Resistive memory device and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 비휘발성 ReRAM(Resistive Random Access Memory) 소자와 같이 저항 변화를 이용하는 저항성 메모리 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device and a method of manufacturing the same, and more particularly, to a resistive memory device using a resistance change, such as a nonvolatile ReRAM (Resistive Random Access Memory) device, and a method of manufacturing the same.
최근 디램과 플래시 메모리를 대체할 수 있는 차세대 메모리 소자에 대한 연구가 최근 활발히 수행되고 있다. Recently, research on next-generation memory devices that can replace DRAM and flash memory has been actively conducted.
이러한 차세대 메모리 소자 중 하나는, 인가되는 바이어스에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태 사이를 스위칭(switching)할 수 있는 물질 즉, 저항층을 이용하는 저항성 메모리 소자이다. 이러한 특성을 갖는 저항층 물질로는 전이금속 산화물 등을 포함하는 이원 산화물이나 PrCaMnO3(PCMO) 등과 같은 페로브스카이트(perovskite) 계열의 물질이 이용되고 있다. One of these next-generation memory devices is a resistive memory device that uses a material, that is, a resistance layer, in which a resistance changes rapidly according to an applied bias to switch between at least two different resistance states. As the resistive layer material having such a property, a binary oxide containing a transition metal oxide or the like or a perovskite-based material such as PrCaMnO 3 (PCMO) is used.
도1은 종래의 저항성 메모리 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional resistive memory device.
도1에 도시된 바와 같이, 종래의 저항성 메모리 소자는 기판(10), 기판(10) 상부에 위치하며 콘택 플러그(12)를 구비하는 절연막(11) 및 상기 절연막(11) 상부에 위치하며 상기 콘택 플러그(12)와 접속되는 하부 전극(13), 저항층(14) 및 상부 전극(15)의 적층 구조를 포함한다. 여기서, 하부 전극(13), 저항층(14) 및 상부 전극(15)의 적층 구조를 저항부(100)라 한다.As shown in FIG. 1, the conventional resistive memory device is positioned on the
이와 같은 저항성 메모리 소자에 있어서, 하부 전극(13) 및 상부 전극(15)에 인가되는 바이어스에 따라 저항층(14)은 저저항 상태와 고저항 상태 사이에서 스위칭되며, 그에 따라 각 저항 상태에 대응하는 데이터가 저장된다. In such a resistive memory device, the resistance layer 14 is switched between a low resistance state and a high resistance state according to a bias applied to the
여기서, 상기의 스위칭 기작(switching mechanism)이 명확히 밝혀진 것은 아니나, 인가되는 바이어스에 따라서 낮은 저항의 필라멘트 전류 통로(filamentary current path)가 형성되거나 이미 형성된 필라멘트 전류 통로가 사라지는 것으로 추측되고 있다. Here, although the switching mechanism is not clearly identified, it is assumed that a low resistance filamentary current path is formed or the already formed filament current path disappears according to the bias applied.
그런데, 이와 같은 종래의 저항성 메모리 소자는 우수한 스위칭 특성을 제공하는 것에 한계가 있다. 이는 하부 전극(13)의 면적이 저항층(14)보다 크거가 같기 때문에 하부 전극(13)과 저항층(14)의 접촉 면적은 전적으로 저항층(14)의 크기에 의존하게 되고, 그에 따라 하부 전극(13) 및 상부 전극(15)에 소정 바이어스를 인가할 때 저항층(14) 전체가 스위칭 영역이 되기 때문이다. 저항층(14) 전체가 스위칭 영역이 되면 필라멘트 전류 통로의 위치나 크기, 개수가 일정하지 않아서 두가지 저항 상태의 구별이 모호해지고 소자의 셋/리셋(set/reset)에 따른 전압/전류 분포가 균일하지 못한 문제점이 있다. However, such conventional resistive memory devices have limitations in providing excellent switching characteristics. This is because the area of the
이러한 문제점에 대하여, 2005년 IEEE의 논문 "Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application"에는 하부 전극을 플러그 형태로 만들어 저항층과의 접촉 면적을 감소시킴으로써 스위칭 특성을 향상시키는 기술이 개시되어 있으며, 이에 대하여는 이하의 도2를 참조하여 좀더 상세히 설명하기로 한다.In response to this problem, IEEE's paper, "Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application," published in 2005, has a switching characteristic by reducing the contact area with the resistive layer by plugging the lower electrode. A technique for improving the speed is disclosed, which will be described in more detail with reference to FIG. 2 below.
도2는 종래의 또다른 저항성 메모리 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating another conventional resistive memory device.
도2에 도시된 바와 같이, 종래의 또다른 저항성 메모리 소자는 기판(20), 기판(20) 상부에 위치하며 콘택 플러그(22)를 구비하는 절연막(21) 및 상기 절연막(21) 상부에 위치하며 상기 콘택 플러그(22)와 접속되는 저항층(24) 및 상부 전극(25)의 적층 구조를 포함한다. 여기서, 저항부(200)는 콘택 플러그(22), 저항층(24) 및 상부 전극(25)으로 구성된다. 즉, 상기 도1과 같이 하부 전극을 별도로 형성하는 대신, 콘택 플러그(22)를 하부 전극으로 이용하는 것이다. As shown in FIG. 2, another resistive memory device according to the related art is positioned on a
이 경우, 도1과 같이 저항층 전체가 스위칭 영역이 되는 것이 아니라, 콘택 플러그(22)와 접하는 저항층(24) 부분만이 스위칭 영역(음영 부분 "A" 참조)이 된다. 따라서, 이와 같은 소자에서는 콘택 플러그(22)의 면적 및 위치 등을 조절함으로써 필라멘트 전류 통로의 위치나 크기, 개수 등을 조절할 수 있기 때문에 소자의 스위칭 특성이 향상된다. 이와 같은 소자의 스위칭 특성 향상은 도3의 그래프에 잘 나타나 있다.In this case, the entirety of the resistive layer is not the switching region as shown in FIG. 1, but only the portion of the
도3a 및 도3b는 도1의 플래너(planar) 형 하부 전극을 갖는 저항성 메모리 소자와 도2의 플러그(plug) 형 하부 전극을 갖는 저항성 메모리 소자의 특성을 비교하기 위한 도면이다.3A and 3B are diagrams for comparing the characteristics of the resistive memory device having the planar bottom electrode of FIG. 1 and the resistive memory device having the plug type bottom electrode of FIG.
도3a를 참조하면, 플래너형 하부 전극("Planar BE" 참조)을 갖는 저항성 메모리 소자에 비하여 플러그형 하부 전극("Plug BE" 참조)을 갖는 저항성 메모리 소자의 전류 분포가 균일함을 알 수 있다. Referring to FIG. 3A, it can be seen that the current distribution of the resistive memory element having the pluggable lower electrode (see "Plug BE") is more uniform than that of the resistive memory element having the planar lower electrode (see "Planar BE"). .
또한, 도3b는 저항성 메모리 소자의 고저항(R_off)/저저항(R_on) 상태 분포를 나타내는 도면으로서, 이를 참조하면, 플래너형 하부 전극을 갖는 저항성 메모리 소자(좌측 도면 참조)의 고저항/저저항 상태 차이에 비하여 플러그형 하부 전극을 갖는 저항성 메모리 소자의 고저항/저저항 상태 차이가 더 크기 때문에 두가지 저항 상태의 구별이 더욱 명확하여 짐을 알 수 있다. 3B is a diagram illustrating a high resistance (R_off) / low resistance (R_on) state distribution of the resistive memory device. Referring to FIG. 3B, the resistive memory device having a planar type lower electrode (refer to the left drawing) is shown. It can be seen that the distinction between the two resistance states becomes clearer because the difference between the high resistance and low resistance states of the resistive memory element having the plug type lower electrode is larger than the resistance state difference.
즉, 하부 전극을 플러그 형으로 형성하는 경우 하부 전극이 플래너 형인 경우에 비하여 저항성 메모리 소자의 스위칭 특성이 더욱 향상되는 것을 알 수 있다. That is, when the lower electrode is formed as a plug type, it can be seen that the switching characteristics of the resistive memory device are further improved as compared with the case where the lower electrode is a planar type.
그러나, 최근 메모리 소자의 집적도 증가에 따라 메모리 소자의 크기가 계속 감소하고 있다. 따라서, 이와 같이 하부 전극을 플러그 형으로 형성하는 경우 하부 전극과 저항층의 접촉 면적이 지나치게 감소될 수 있으며, 이러한 경우 필라멘트 전류 통로가 너무 작아져 센싱 마진(sensing margin)이 감소하는 문제점이 초래될 수 있다. However, the size of memory devices continues to decrease with the recent increase in the degree of integration of memory devices. Therefore, when the lower electrode is formed as a plug, the contact area between the lower electrode and the resistive layer may be excessively reduced. In this case, the filament current path may be too small, leading to a problem in that a sensing margin is reduced. Can be.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 저항층 하부에 복수개의 플러그형 하부 전극을 형성함으로써 소자의 스위칭 특성을 향상시키면서도 센싱 마진을 확보할 수 있는 저항성 메모리 소자 및 그 제조 방법을 제공하고자 한다.The present invention has been proposed to solve the above-mentioned problems of the prior art, by forming a plurality of plug-type lower electrodes below the resistive layer, thereby improving the switching characteristics of the device and ensuring a sensing margin, and a fabrication thereof To provide a method.
상기 과제를 해결하기 위한 본 발명의 저항성 메모리 소자는, 기판 상의 절연막; 상기 절연막을 관통하는 복수개의 제1 전극 플러그; 상기 절연막 상에 위치하며 상기 복수개의 제1 전극 플러그와 접속되는 저항층; 및 상기 저항층 상의 제2 전극을 포함한다.The resistive memory device of the present invention for solving the above problems, the insulating film on the substrate; A plurality of first electrode plugs penetrating the insulating film; A resistive layer on the insulating layer and connected to the plurality of first electrode plugs; And a second electrode on the resistive layer.
또한, 상기 과제를 해결하기 위한 본 발명의 저항성 메모리 소자의 제조 방법은, 기판상에 절연막을 형성하는 단계; 상기 절연막 내에 상기 절연막을 관통하는 복수개의 제1 전극 플러그를 형성하는 단계; 상기 절연막 상에 상기 복수개의 제1 전극 플러그와 접속되는 저항층을 형성하는 단계; 및 상기 저항층 상에 제2 전극을 형성하는 단계를 포함한다.In addition, the manufacturing method of the resistive memory device of the present invention for solving the above problems, forming an insulating film on a substrate; Forming a plurality of first electrode plugs penetrating the insulating film in the insulating film; Forming a resistance layer connected to the plurality of first electrode plugs on the insulating film; And forming a second electrode on the resistance layer.
상술한 본 발명에 의한 저항성 메모리 소자 및 그 제조 방법은, 저항층 하부 에 복수개의 플러그형 하부 전극을 형성함으로써 소자의 스위칭 특성을 향상시키면서도 센싱 마진을 확보할 수 있다.In the resistive memory device and the manufacturing method thereof according to the present invention described above, a sensing margin can be secured while improving the switching characteristics of the device by forming a plurality of plug type lower electrodes under the resistive layer.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도4는 본 발명의 일실시예에 따른 저항성 메모리 소자를 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a resistive memory device according to an embodiment of the present invention.
도4에 도시된 바와 같이, 본 발명의 일실시예에 따른 저항성 메모리 소자는, 기판(40), 기판(40) 상부에 위치하며 복수개의 콘택 플러그(42)를 구비하는 절연막(41), 상기 절연막(41) 상부에 위치하며 상기 복수개의 콘택 플러그(42)와 접속되는 저항층(43), 및 저항층(43) 상부의 상부 전극(44)을 포함한다. As shown in FIG. 4, the resistive memory device according to the exemplary embodiment of the present invention may include an
여기서, 복수개의 콘택 플러그(42)는 하부 전극으로 이용된다. 따라서, 저항부(400)는 복수개의 콘택 플러그(42), 저항층(43) 및 상부 전극(44)으로 구성된다. 이때, 복수개의 콘택 플러그(42) 및 상부 전극(44)은 Ti, Ni, Al, Au, Ag, Pt, Cu, Cr 또는 이들의 합금 중 선택되는 물질로 이루어지는 것이 바람직하며, 특히 복수개의 콘택 플러그(42)는 80~4000Å의 두께를 갖는 것이 바람직하다. 저항층(43)은 전이금속 산화물 등을 포함하는 이원 산화물(예를 들어, MgO, ZnO, TiO2, NiO, SiO2, Nb2O5, HfO2 등)이나 페로브스카이트 계열의 물질(예를 들어, PCMO, LCMO(LaCaMnO3) 등)로 이루어질 수 있다. Here, the plurality of
이러한 저항성 메모리 소자의 동작을 살펴보면, 하부 전극인 복수개의 콘택 플러그(42) 및 상부 전극(44)에 바이어스가 인가되는 경우 저항층(43)은 저저항 상태와 고저항 상태 사이에서 스위칭되어 각 저항 상태에 대응하는 데이터가 저장된다.Referring to the operation of the resistive memory device, when a bias is applied to the plurality of
이때, 복수개의 콘택 플러그(42)와 각각 접하는 저항층(43) 부분이 스위칭 영역(음영 부분 "B" 참조)이 되므로 저항층(43)의 스위칭 영역은 복수개가 된다. 본 도면에서는 일례로서, 두개의 콘택 플러그(42)가 형성되어 스위칭 영역이 두개가 되는 경우가 도시되어 있으나, 이에 한정되는 것은 아니며 콘택 플러그(42)의 개수는 소자의 크기, 센싱 마진 등을 고려하여 선택될 수 있다. At this time, since the portion of the resistive layer 43 which contacts the plurality of
이와 같이 콘택 플러그(42)를 복수개 형성하면 필라멘트 전류 통로가 증가하기 때문에 소자의 집적도 증가에 따라 소자의 면적이 감소하더라도 센싱 마진을 확보할 수 있다. 아울러, 콘택 플러그(42)의 면적, 위치 및 개수 등을 조절하여 필라멘트 전류 통로의 위치, 크기 및 개수 등을 조절함으로써 저항성 메모리 소자의 스위칭 특성을 향상시킬 수 있다. As described above, when the plurality of
이하에서는, 이와 같이 복수개의 플러그형 하부 전극, 저항층 및 상부 전극으로 구성되는 저항부가 ReRAM 소자에 적용되는 경우를 살펴보기로 한다. ReRAM 소 자는 저항성 메모리 소자 중 대표적인 것으로서, 하나의 트랜지스터와 하나의 저항으로 구성되는 단위 셀을 포함한다.Hereinafter, a case in which a resistor unit including a plurality of pluggable lower electrodes, resistance layers, and upper electrodes is applied to a ReRAM device will be described. ReRAM devices are typical of resistive memory devices and include a unit cell consisting of one transistor and one resistor.
도5a 내지 도5c는 본 발명의 일실시예에 따른 ReRAM 소자 및 그 제조 방법을 설명하기 위한 단면도이다.5A to 5C are cross-sectional views illustrating a ReRAM device and a method of manufacturing the same according to an embodiment of the present invention.
도5a에 도시된 바와 같이, 반도체 기판(500)에 소자 분리막(501)을 형성하여 활성 영역을 한정한다.As shown in FIG. 5A, an
이어서, 반도체 기판(500)의 활성 영역에 제1 및 제2 트랜지스터를 형성한다. 제1 및 제2 트랜지스터의 구성을 좀더 상세히 설명하면 다음과 같다. 반도체 기판(500)의 활성 영역 내에 서로 떨어진 제1 및 제2 드레인 영역(Da, Db)이 배치되고, 이 제1 및 제2 드레인 영역(Da, Db) 사이에 공통 소스 영역(Cs)이 배치된다. 공통 소스 영역(Cs) 및 제1 드레인 영역(Da) 사이에는 활성 영역 상부를 가로지르는 제1 게이트 패턴(502a)이 배치되고, 공통 소스 영역(Cs) 및 제2 드레인 영역(Db) 사이에는 활성 영역 상부를 가로지르는 제2 게이트 패턴(502b)이 배치된다. 제1 및 제2 게이트 패턴(502a, 502b)은 각각 연장되어 제1 및 제2 워드라인의 역할을 할 수 있다. 이와 같이, 제1 트랜지스터는 제1 게이트 패턴(502a), 공통 소스 영역(Cs) 및 제1 드레인 영역(Da)으로 구성되고, 제2 트랜지스터는 제2 게이트 패턴(502b), 공통 소스 영역(Cs) 및 제2 드레인 영역(Db)으로 구성된다.Subsequently, first and second transistors are formed in the active region of the
이어서, 제1 및 제2 트랜지스터를 포함하는 결과물의 전체 구조 상에 제1 절연막(503)을 형성한다. 제1 절연막(503) 및 후속 제2 절연막, 제3 절연막 등의 층간 절연막은 PETEOS(Plasma Enhanced Eetra Ethyl Ortho Silicate)막 또는 LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate)막 등과 같은 산화막으로 이루어지는 것이 바람직하다.Subsequently, a first
이어서, 제1 절연막(503) 내에 공통 소스 영역(Cs)과 연결되는 소스 콘택 플러그(504)와, 제1 및 제2 드레인 영역(Da, Db)과 연결되는 제1 및 제2 드레인 콘택 플러그(506a, 506b)를 형성한다. 소스 콘택 플러그(504)는 공통 소스 패드(505)에 전기적으로 접속되고, 제1 및 제2 드레인 콘택 플러그(506a, 506b)는 제1 및 제2 드레인 패드(507a, 507b)에 전기적으로 접속된다.Next, a
이어서, 제1 절연막(503) 상에 제2 절연막(508)을 형성한 후, 제2 절연막(508) 내에 제2 절연막(508)을 관통하여 제1 드레인 패드(507a)에 전기적으로 연결되는 복수개의 제1 콘택 플러그(509a)와, 제2 절연막(508)을 관통하여 제2 드레인 패드(507b)에 전기적으로 연결되는 복수개의 제2 콘택 플러그(509b)를 형성한다. 여기서, 제1 및 제2 콘택 플러그(509a, 509b)는 저항성 메모리 소자 저항부의 하부 전극을 구성하는 것으로서, 하부 전극 플러그라고도 칭할 수 있다. 이와 같은 제1 및 제2 콘택 플러그(509a, 509b)는, 제1 및 제2 콘택 플러그(509a, 509b)가 형성될 영역의 제2 절연막(508)을 선택적으로 식각하여 콘택홀을 형성한 후 이 콘택홀에 도전 물질을 매립함으로써 형성될 수 있다. Subsequently, after forming the second
도5b에 도시된 바와 같이, 제1 및 제2 콘택 플러그(509a, 509b)를 갖는 제2 절연막(508) 상에, 제1 콘택 플러그(509a)와 접속되는 제1 저항층(510a) 및 제1 상부 전극(511a)과, 제2 콘택 플러그(509b)와 접속되는 제2 저항층(510b) 및 제2 상부 전극(511b)을 형성한다. 제1 및 제2 저항층(510a, 510b) 형성 공정은 저항층으 로 이용되는 물질(예를 들어, 이원 산화물 또는 페로브스카이트 계열의 물질)의 증착 및 패터닝으로 수행될 수 있고, 제1 및 제2 상부 전극(511a, 511b) 형성 공정은 상부 전극으로 이용되는 물질(예를 들어, 금속)의 증착 및 패터닝으로 수행될 수 있다. As shown in FIG. 5B, on the second
본 도면의 공정 결과, 제1 콘택 플러그(509a), 제1 저항층(510a) 및 제1 상부 전극(511a)으로 구성되는 제1 저항부(50a)와, 제2 콘택 플러그(509b), 제2 저항층(510b) 및 제2 상부 전극(511b)으로 구성되는 제2 저항부(50b)가 형성된다. 여기서, 제1 콘택 플러그(509a) 및 제2 콘택 플러그(509b)가 각각 복수개로 형성됨은 전술한 바와 같다.As a result of the process of this figure, the 1st resistance part 50a comprised from the 1st contact plug 509a, the 1st resistance layer 510a, and the 1st upper electrode 511a, the 2nd contact plug 509b, the 1st The second resistor unit 50b including the second resistor layer 510b and the second upper electrode 511b is formed. Here, as described above, a plurality of first contact plugs 509a and second contact plugs 509b are formed.
도5c에 도시된 바와 같이, 공지된 후속 공정을 수행한다. 즉, 제1 및 제2 저항부(50a, 50b)를 포함하는 결과물의 전체 구조 상에 제3 절연막(512)을 형성하고, 제3 절연막(512) 내에 제3 절연막(512)을 관통하여 제1 및 제2 상부 전극(511a, 511b)에 각각 접속되는 제1 및 제2 콘택(513a, 513b)을 형성한 후, 제3 절연막(512) 상에 제1 및 제2 콘택(513a, 513b)과 접속되는 제1 금속 배선(514)을 형성하고 제1 금속 배선(514)을 덮는 제4 절연막(514)을 형성하는 등의 후속 배선 형성 공정을 수행한다.As shown in Fig. 5C, a known subsequent process is performed. That is, the third insulating film 512 is formed on the entire structure of the resultant product including the first and second resistor parts 50a and 50b, and the third insulating film 512 penetrates into the third insulating film 512. After forming the first and second contacts 513a and 513b connected to the first and second upper electrodes 511a and 511b, respectively, the first and second contacts 513a and 513b are formed on the third insulating layer 512. Subsequently, a subsequent wiring forming process, such as forming a
이와 같은 ReRAM 소자 구조에 있어서(도5c 참조), 각각의 저항부(50a, 50b)의 한쪽 끝단(예컨대, 하부전극으로 이용되는 제1 및 제2 콘택 플러그(509a, 509b))에는 제1 및 제2 트랜지스터의 드레인 영역(Da, Db)이 연결되고, 다른쪽 끝단(예컨대, 제1 및 제2 상부 전극(511a, 511b))은 제1 금속 배선(514)에 연결된다. 각각의 트랜지스터의 제1 및 제2 게이트 패턴(502a, 502b)는 연장하여 워드라인을 형성한다.In such a ReRAM device structure (see Fig. 5C), one end of each of the resistor portions 50a and 50b (e.g., the first and second contact plugs 509a and 509b used as the lower electrode) is provided with a first and a second one. The drain regions Da and Db of the second transistor are connected, and the other ends (eg, the first and second upper electrodes 511a and 511b) are connected to the
여기서, 공통 소스 영역(Cs)은 접지 전압에 연결되고, 워드라인에는 문턱 전압보다 큰 바이어스 전압이 인가되고 제1 금속 배선(514)에 적절한 동작 전압이 인가되어, 본 저항성 메모리 소자에서의 읽기 동작 또는 스위칭 동작 등이 수행되게 된다. Here, the common source region Cs is connected to the ground voltage, a bias voltage larger than the threshold voltage is applied to the word line, and an appropriate operating voltage is applied to the
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
도1은 종래의 저항성 메모리 소자를 설명하기 위한 단면도.1 is a cross-sectional view for explaining a conventional resistive memory element.
도2는 종래의 또다른 저항성 메모리 소자를 설명하기 위한 단면도.2 is a cross-sectional view for explaining another conventional resistive memory element.
도3a 및 도3b는 도1의 플래너(planar) 형 하부 전극을 갖는 저항성 메모리 소자와 도2의 플러그(plug) 형 하부 전극을 갖는 저항성 메모리 소자의 특성을 비교하기 위한 도면.3A and 3B are diagrams for comparing the characteristics of the resistive memory element having the planar type bottom electrode of Fig. 1 and the resistive memory element having the plug type bottom electrode of Fig. 2;
도4는 본 발명의 일실시예에 따른 저항성 메모리 소자를 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a resistive memory device according to an embodiment of the present invention.
도5a 내지 도5c는 본 발명의 일실시예에 따른 ReRAM 소자 및 그 제조 방법을 설명하기 위한 단면도.5A to 5C are cross-sectional views illustrating a ReRAM device and a method of manufacturing the same according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
40 : 기판 41 : 절연막40: substrate 41: insulating film
42 : 복수개의 콘택 플러그 43 : 저항층42: a plurality of contact plugs 43: resistance layer
44 : 상부 전극44: upper electrode
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