KR20090114919A - Manufacturing method of the sameInverse staggered poly-Si TFT with centet off-set - Google Patents
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Abstract
Description
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 기본적으로 박막트랜지스터를 구성하는 게이트의 중앙에 오프셋 패턴을 형성하여, 활성층 채널 중앙에 오프셋 영역을 형성시킴으로써, 박막트랜지스터의 제조단계에서의 복잡한 공정을 단순화시키며, 누설전류를 현격하게 억제할 수 있는 박막트랜지스터 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a thin film transistor, and basically, by forming an offset pattern in the center of a gate constituting the thin film transistor and forming an offset region in the center of the active layer channel, thereby simplifying a complicated process in the manufacturing step of the thin film transistor. The present invention relates to a thin film transistor manufacturing method capable of significantly suppressing leakage current.
박막트랜지스터는 활성화층, 게이트 절연층, 소오스-드레인 전극과 게이트 전극의 제작 순서에 따라 크게 4가지로 나눌 수 있다. 먼저 게이트 전극과 소오스-드레인 전극이 활성화층을 사이에 두고 있는 스테거드 형(staggered type)과 게이트 전극과 소오스 드레인 전극이 활성화층의 한쪽 면에 같이 있는 코플라나 형(coplanar type)으로 나눌 수 있다. 스테거드 형 박막트랜지스터는 소오스-드레인 전극이 기판 위에 형성되고 활성화층, 절연층, 게이트 전극의 순으로 제작된다. 이 형태는 활성화 층위에 주로 플라즈마 공정에 의해 절연층을 제작하기 때문에 반 도체 층 계면에서 결함이 발생할 수 있는 단점이 있다. 코플라나형 박막트랜지스터는 활성화 층위에 소오스 드레인 전극, 절연층, 게이트 전극의 순으로 제작한다. 코플라나 형은 스테거드 형과 마찬가지로 절연층의 제작공정에서 발생되는 계면 결함외에 활성화층위에 전극을 형성하기 위하여 필요한 식각공정으로 인해 계면 결함이 더욱 커지는 단점이 있다. 비정실 실리콘 박막트랜지스터에서는 코플라나형은 거의 쓰이지 않고 있다.Thin film transistors can be classified into four types according to the manufacturing order of the active layer, the gate insulating layer, the source-drain electrode and the gate electrode. First, a gate electrode and a source-drain electrode may be divided into a staggered type having an active layer interposed therebetween and a coplanar type having a gate electrode and a source drain electrode on one side of the active layer. . In the stepped thin film transistor, a source-drain electrode is formed on a substrate, and an active layer, an insulating layer, and a gate electrode are manufactured in this order. This type has a disadvantage that defects may occur at the interface of the semiconductor layer because the insulating layer is mainly manufactured on the activation layer by a plasma process. Coplanar thin film transistors are fabricated in order of source drain electrode, insulating layer and gate electrode on the active layer. The coplanar type has a disadvantage in that the interface defect becomes larger due to the etching process required to form the electrode on the activation layer in addition to the interface defect generated in the manufacturing process of the insulating layer, like the staggered type. Coplanar types are rarely used in amorphous silicon thin film transistors.
또 다른 구조는 위의 스태거드 형과 코플라나형의 제작순서를 역으로 한 역 스태거드(inverse staggered type) 형과 역 코플라나형(inverse coplanar type)이 있으며, 특히 역스태거드형은 비정질 실리콘 박막트랜지스터에서 가장 많이 사용하고 있다. Another structure is the inverse staggered type and the inverse coplanar type, which are the reverse order of fabrication of the staggered type and the coplanar type, in particular the inverse staggered type is amorphous. Most commonly used in silicon thin film transistors.
그리고 이러한 박막트랜지스터는 활성층의 물질에 따라 비정질 실리콘, 다결정질 실리콘을 이용한 박막트랜지스터와 화합물반도체를 이용한 박막트랜지스터가 있다.The thin film transistors include thin film transistors using amorphous silicon and polycrystalline silicon and thin film transistors using compound semiconductors according to the material of the active layer.
기존의 다결정질 실리콘 박막 트랜지스터(poly-Si TFT)에서 높은 누설 전류를 감소 시키기 위한 방법으로 오프셋 구조가 사용되고 있다. 오프셋 영역은 높은 저항영역을 가지며, 이로 인하여 채널과 소스/드레인 사이의 전기장을 줄여주는 역할을 한다. 결과적으로 다결정 실리콘 박막 트랜지스터의 전이곡선에서 누설 전류를 감소 시켜준다. An offset structure is used as a method for reducing high leakage current in a conventional polycrystalline silicon thin film transistor (poly-Si TFT). The offset region has a high resistance region, which serves to reduce the electric field between the channel and the source / drain. As a result, the leakage current is reduced in the transition curve of the polycrystalline silicon thin film transistor.
도 1a를 참조하면, 도시된 도 1a는 오프셋 (5) 을 형성한 코플라나 구조의 다결정 실리콘 박막 트랜지스터 제작시의 단면도를 나타낸다. 구체적인 내용으로 절연기판 (10) 상에 결정화 시 발생할 수 있는 절연기판으로부터의 불순물을 막아주는 완충층 (8) 으로 실리콘 산화막을 형성한다. 활성층 (11) 으로 비정질 실리콘을 증착한다. 상기 비정질 실리콘을 결정화 과정을 거쳐서 다결정 실리콘화 한다. 게이트 절연막 (9) 으로서 실리콘 산화막을 형성하고, 상기 게이트 절연막 (9) 상에 게이트 (1) 전극 패턴을 형성한다. 오프셋 (5) 형성을 위하여 상기 게이트 (1) 전극을 충분히 가릴 수 있는 도핑 배리어 (4) 를 사용한다. 상기 도핑 배리어 (4) 에 의해 가려진 영역을 제외한 부분을 이온 주입하여 오믹컨택 (7) 영역을 형성한 후 소스/드레인 (2)/(3) 을 패턴하여 형성하고, 상기 활성층에 보호층 (6) 을 증착하여 외부의 가스와 수분으로부터 소자를 보호한다.Referring to Fig. 1A, Fig. 1A shown is a cross sectional view of a polycrystalline silicon thin film transistor of a coplanar structure having an
도 1b는 코플라나 구조의 다결정 실리콘 박막 트랜지스터에서 오프셋 (5) 구조를 채택할 경우의 평면도를 나타내고 있다. Fig. 1B shows a plan view in the case of adopting the offset (5) structure in the polycrystalline silicon thin film transistor of the coplanar structure.
그러나, 이러한 구조에서 오프셋 영역은 이온 주입 이전에 게이트 (1) 패턴 보다 큰 도핑 배리어 (4) 를 사전에 패턴 함으로서 형성된다. 따라서 마스크의 추가적인 비용과 함께 광 식각 공정이 늘어나는 단점을 지니고 있었다.However, in this structure, the offset region is formed by prepatterning the
게다가 상기 오프셋 (5)이 섭-마이크론(sub-micron) 정도로 한정되어 있어서 공정 시 발생할 수 있는 정렬 오차 등의 공정 마진을 매우 작게 하는 원인이 되기도 한다. 따라서 공정의 복잡성과 공정 신뢰성 등의 단점을 가지고 있어서, 전기적인 특성 향상에도 불구하고 널리 이용되지 않는 실정이다. In addition, the offset (5) is limited to about sub-micron, which may cause a process margin such as alignment error that may occur during the process to be very small. Therefore, there are disadvantages such as the complexity of the process and the reliability of the process, which is not widely used despite electrical characteristics improvement.
아울러, 이러한 종래공정에서는 5개의 마스크를 사용하는 광 식각 공정이 필요하다. 광 식각 공정이 마스킹 공정, 감광막 도포 공정, 노광 공정, 현상 공정 등 의 복잡하고 정밀한 공정을 거쳐야 하기 때문에, 이러한 공정수의 증가는 공정의 복잡화와 택타임의 증가, 잦은 반복공정으로 인한 제품의 불량률의 증가하기 때문이다. 따라서 박막 트랜지스터를 제조하는 단계에서 누설 전류를 줄이는 것만큼 마스크 수를 줄이는 것에 대한 필요성이 대두되게 되었다.In addition, such a conventional process requires an optical etching process using five masks. Since the photolithography process has to go through complicated and precise processes such as masking process, photoresist coating process, exposure process, and developing process, the increase in the number of these processes leads to the complexity of the process, the increase in tack time, and the defective rate of the product due to the frequent repetition process. Because of the increase. Therefore, there is a need to reduce the number of masks as well as to reduce the leakage current in the manufacturing step of the thin film transistor.
본 발명은 상술한 목적을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 박막트랜지스터를 구성하는 게이트의 중앙에 오프셋 패턴을 형성하여, 활성층 채널 중앙에 오프셋 영역을 형성시킴으로써, 박막트랜지스터의 제조단계에서의 복잡한 공정을 단순화시키며, 누설전류를 현격하게 억제할 수 있는 박막트랜지스터의 제조방법을 제공하는 데 있다.The present invention has been made to solve the above object, an object of the present invention by forming an offset pattern in the center of the gate constituting the thin film transistor, by forming an offset region in the center of the active layer channel, in the manufacturing step of the thin film transistor To simplify the complex process of the present invention and to provide a method for manufacturing a thin film transistor that can significantly suppress the leakage current.
본 발명은 누설 전류를 감소를 목적으로, 게이트를 패턴하여 채널 중앙에 센터 오프 을 형성시킴으로써, 상술한 과제를 해결하고자 한다. 즉, 이러한 구조를 구현하는 방식은 마스크의 추가가 없어 생산 비용 증가 없이 안정적으로 누설 전류를 억제하는 특성적인 향상을 구현할 수 있게 된다.The present invention aims to solve the above-described problem by patterning a gate to form a center off in the center of the channel for the purpose of reducing leakage current. That is, the method of implementing such a structure can realize a characteristic improvement stably suppressing the leakage current without increasing the production cost without adding a mask.
보다 구체적으로는 본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 역 스테거드 (inverse-staggered) 구조의 다결정 실리콘 박막 트랜지스터에서 게이트 (gate) 형성 시 센터에 오프셋 (offset) 을 형성하여 간단한 제조 공정으로 낮은 누설전류를 구현할 수 있도록 한다. 특히 오프셋 영역을 게이트 패턴의 중앙에 두는 구조를 채택하여 추가적인 공정이 없으며, 오프셋 영역을 패턴화 형성하였으므로 이후의 공정에 의하여 오프셋 영역이 영향을 받지 않는다는 외적인 장점을 구현할 수 있도록 한다. 따라서 본 발명은 누설 전류를 매우 안정적으로 제어 하는 센터 오프셋을 사용한 역 스테거드 구조의 다결정 실리콘 박막 트랜지스터를 제공할 수 있도록 한다.More specifically, the present invention relates to a method for manufacturing a thin film transistor, and in an inverse-staggered structure of a polycrystalline silicon thin film transistor, an offset is formed in a center when a gate is formed to form a simple manufacturing process. Low leakage current can be achieved. In particular, there is no additional process by adopting a structure in which the offset region is centered in the gate pattern, and since the offset region is patterned, an external advantage that the offset region is not affected by a subsequent process can be realized. Accordingly, the present invention can provide a polycrystalline silicon thin film transistor having an inverted staggered structure using a center offset for controlling leakage current very stably.
본 발명에 따르면, 박막트랜지스터를 구성하는 게이트의 중앙에 오프셋 패턴을 형성하여, 활성층 채널 중앙에 오프셋 영역을 형성시킴으로써, 박막트랜지스터의 제조단계에서의 복잡한 공정을 단순화시키며, 누설전류를 현격하게 억제할 수 있는 박막트랜지스터를 제공하는 효과가 있다.According to the present invention, an offset pattern is formed in the center of the gate constituting the thin film transistor, and an offset region is formed in the center of the active layer channel, thereby simplifying a complicated process in the manufacturing step of the thin film transistor and significantly suppressing leakage current. There is an effect to provide a thin film transistor.
본 발명은 1) 기판상에 완충층을 형성하는 단계;2) 상기 완충층 상에 게이트 전극을 센터 오프셋구조로 형성하는 단계; 3) 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 4) 상기 게이트 절연막 상에 활성층을 형성하는 단계; 5) 상기 활성층 상에 n+ 비정질 실리콘 오믹컨택층(ohmic contact layer)을 증착하여 형성하는 단계; 6) 상기 n+ 비정질 실리콘 오믹컨택층 상에 소스/드레인 전극을 형성하는 단계; 및 7) 상기 소스/드레인 전극 상에 보호막(passviation)을 형성하는 단계; 를 포함하여 이루어지는 것을 특징으로 하는 센터오프셋 구조의 다결정 실리콘 박막트랜지스터 제조방법을 제공하여, 광식각공정등에 소요되는 마스크의 추가를 없애고, 생산비용의 증가없이 안정적으로 누설전류를 억제할 수 있도록 한다.The present invention provides a method for manufacturing a semiconductor device, comprising: 1) forming a buffer layer on a substrate; 2) forming a gate electrode on the buffer layer in a center offset structure; 3) forming a gate insulating film on the gate electrode; 4) forming an active layer on the gate insulating film; 5) depositing and forming an n + amorphous silicon ohmic contact layer on the active layer; 6) forming a source / drain electrode on the n + amorphous silicon ohmic contact layer; And 7) forming a passviation on said source / drain electrodes; It provides a method of manufacturing a polycrystalline silicon thin film transistor having a center offset structure, characterized in that it comprises a, to eliminate the addition of the mask required for the photo-etching process, such that it is possible to stably suppress the leakage current without increasing the production cost.
또한, 본 발명의 상기 5)단계는, n+에 비결정질 실리콘 박막을 직접 증착하여 형성하는 단계인 것을 특징으로 하는 센터오프셋 구조의 다결정 실리콘 박막트랜지스터 제조방법을 제공한다.In addition, step 5) of the present invention provides a method of manufacturing a polycrystalline silicon thin film transistor having a center offset structure, which is a step of directly depositing and forming an amorphous silicon thin film on n +.
또한, 본 발명은 상기 2)단계는 상기 게이트 전극의 패턴에 의해 형성된 상 기 센터오프셋 구조의 길이를 0.1~5㎛ 로 형성하는 것을 특징으로 하는 센터오프셋 구조의 다결정 실리콘 박막트랜지스터 제조방법을 제공할 수 있도록 한다.In addition, the present invention is to provide a method for manufacturing a polycrystalline silicon thin film transistor having a center offset structure, characterized in that step 2) to form the length of the center offset structure formed by the pattern of the gate electrode to 0.1 ~ 5㎛. To help.
또한, 본 발명은 상기 3)단계는, 상기 게이트 절연막을 실리콘 산화막으로 형성하는 것을 특징으로 하는 센터오프셋 구조의 다결정 실리콘 박막트랜지스터 제조방법을 제공할 수 있도록 한다.In addition, the step 3) is to provide a method for manufacturing a polycrystalline silicon thin film transistor having a center offset structure, characterized in that the gate insulating film is formed of a silicon oxide film.
또한, 본 발명은 상기 활성층은 다결정 실리콘으로 형성되며, 상기 다결정 실리콘 내의 평균 금속 면밀도는 1012~1015/cm2 인 것을 특징으로 하는 센터오프셋 구조의 다결정 실리콘 박막트랜지스터 제조방법을 제공할 수 있도록 한다.In addition, the present invention is the active layer is formed of polycrystalline silicon, the average metal surface density in the polycrystalline silicon is 10 12 ~ 10 15 / cm 2 It is possible to provide a method for manufacturing a polycrystalline silicon thin film transistor having a center offset structure, characterized in that do.
또한, 본 발명은 상기 금속은 니켈인 것을 특징으로 하는 센터오프셋 구조의 다결정 실리콘 박막트랜지스터 제조방법을 제공할 수 있도록 한다.In addition, the present invention is to provide a method for producing a polycrystalline silicon thin film transistor having a center offset structure, characterized in that the metal is nickel.
또한, 본 발명은 상기 활성층의 센터오프셋영역(X)은 불순물이 도핑되지 않는 것을 특징으로 하는 센터오프셋 구조의 다결정 실리콘 박막트랜지스터 제조방법을 제공할 수 있도록 한다.In addition, the present invention provides a method of manufacturing a polycrystalline silicon thin film transistor having a center offset structure, wherein the center offset region X of the active layer is not doped with impurities.
이하에서는 첨부한 도면을 참조하여 본 발명의 구성과 작용을 구체적으로 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation of the present invention.
본 발명에서는 기존의 코플라나 구조의 다결정 실리콘 박막트랜지스터를 사용하지 않고, 역스테거드형 구조를 이용하여 다결정 실리콘 박막트랜지스터를 제작하였다.In the present invention, a polycrystalline silicon thin film transistor is manufactured by using an inverted staggered structure without using a conventional coplanar polycrystalline silicon thin film transistor.
도 2a를 참조하면, 도 2a는 본 발명의 센터오프셋을 이용한 역스테거드 다결정 박막트랜지스터의 단면도를 도시한 도면이다.Referring to FIG. 2A, FIG. 2A illustrates a cross-sectional view of an inverted steep polycrystalline thin film transistor using a center offset of the present invention.
도시된 박막트랜지스터의 제조는, 우선 절연기판(10) 위에 완충층(20)을 형성하며, 상기 완충층(20)은 바람직하게는 실리콘 산화막을 200 nm 두께로 형성한다.다음으로 상기 완충층(20) 상에 게이트 전극(30)을 증착한다.상기 게이트 전극(30)은 70 nm 로 증착된 몰리 텅스텐 (MoW)으로 형성되며, 특히 상기 게이트 전극(30)은 센터 오프셋 영역(X)의 형성을 위하여 패턴화함이 바람직하다. 상기 게이트 전극의 패턴에 의해 형성된 상기 센터 오프셋 구조의 길이는 0.1~5㎛ 로 형성하는 것이 더욱 바람직하다.In the manufacture of the illustrated thin film transistor, first, the
다음으로 상기 게이트 전극(30) 상에 게이트 절연막(40)을 형성한다. 이 경우 상기 게이트 절연막은 실리콘 산화막으로 형성함이 바람직하다. 이후 상기 게이트 절연막(40) 상에 활성층(50)을 형성하며, 상기 활성층을 형성하고, 그 상부면에 오믹컨택층(ohmic contact layer)(60)을 형성한다. 이후, 상기 오믹 컨택층 상에 소스/드레인 전극(71,70)을 형성하고, 상기 소스/드레인 전극 상에 보호막(passviation)(80)을 형성하게 된다.특히 상기 오믹 컨택층은 상기 활성층 상에 n+ 비정질 실리콘 오믹컨택층(ohmic contact layer)을 직접 증착하여 형성할 수 있다.Next, a
상기 활성층(50)을 형성하는 방법으로는, 기본적으로 다결정 실리콘 박막을 형성함으로써 이루어지며, 특히 상기 다결정 실리콘박막의 형성하는 방법으로는 직접적인 증착 방식과 비정질 실리콘을 다결정 실리콘화 하여 형성하는 두 가지 방법 을 이용할 수 있다.The
우선, 다결정 실리콘 박막을 직접적으로 증착하는 방식으로는, 상기 게이트 전극(30) 상에 게이트절연막(40)으로서 실리콘 산화막을 200 nm로 증착하고, 이어서, 활성층(50)으로서 다결정 실리콘층을 100 nm로 증착 후, 오믹콘택층(60)을 형성하기 위하여 phosphorous가 도핑된 비정질 실리콘을 50 nm두께로 연속 증착한다. 이후, 상기 활성층(50)을 건식 식각법을 통하여 형성한 후, 소스/드레인 전극을 형성하기 위해, 크롬(Cr)을 100 nm 증착 한 후 패턴화하여 형성한다. 상기 소스/드레인(71,70) 패턴을 이용하여 BCE 하였고, 이를 통하여 채널 부위의 오믹콘택층(60)인 phosphorous가 도핑된 비정질 실리콘을 식각한다. 그리고 상기 노출된 활성층(50)의 보호를 위하여 보호층(80)으로써, 실리콘 질화막을 400 nm 두께로 증착하여 역 스테거드 구조의 다결정 실리콘 박막 트랜지스터를 제작하였다.First, as a method of directly depositing a polycrystalline silicon thin film, a silicon oxide film is deposited at 200 nm as the
다음으로, 활성층을 형성함에 있어, 직접 증착이 아닌 비정질 실리콘을 다결정 실리콘화하여 형성하는 방법을 설명하기로 한다. 이는 도 3a 내지 도 3c를 참조하여 설명한다.Next, in forming the active layer, a method of polycrystalline siliconization of amorphous silicon rather than direct deposition will be described. This will be described with reference to FIGS. 3A to 3C.
도 3a를 참조하면, 상기의 완충층(20)이 형성된 절연 기판(10) 상에 센터 오프셋(X) 패턴을 가지는 게이트(30)를 형성한다. 상기의 게이트(30) 상에 게이트 절연막(40) 으로서 실리콘 산화막을 200 nm로 증착하고, 그 후 활성층(50a)으로서 비정질 실리콘을 100 nm로 증착, 그리고 덮개층(C)으로 실리콘 질화막 50 nm를 연속 증착한다. 상기 비정질 실리콘의 증착 두께는 기본적으로 30~100㎛로 제작될 수 있다.Referring to FIG. 3A, a
이후 상기 덮개층(C)을 이용한 금속 유도 결정화를 통하여 비정질 실리콘(50a)을 다결정 실리콘화(50b) 한다. 즉 금속증착 후 열처리를 통하여 비정질 실리콘을 다결정 실리콘으로 형성하게 되는 것이다. 이후, 도 3b에 도시된 것처럼 덮개층을 제거한다.Thereafter, the
이후에는 도 3c에 도시된 것처럼, 덮개층(C) 제거 이후 , 오믹컨택(60a) 층인 phosphorous 도핑된 비정질 실리콘으로 50 nm 두께로 증착 후, 상기 활성층(50b)을 건식 식각법을 통하여 형성하였다. 소스/드레인 전극으로는 크롬 (Cr) 을 100 nm 증착 후 패턴 하였고, BCE 를 통하여 채널 부위의 오믹콘택층인 phosphorous 도핑된 비정질 실리콘(60a)을 건식 식각하였다. 상기 노출된 활성층의 보호를 위하여 보호막을 형성하되, 이는 실리콘 질화막을 400 nm 두께로 증착한다.이와 같은 과정을 거쳐서 도 2a에 도시된 본 발명에 따른 센터오프셋 영역을 구비한 박막트랜지스터를 제조할 수 있다.Thereafter, as shown in FIG. 3C, after removing the cover layer C, the
본 발명의 제조공정에서는 기본적으로 다결정 실리콘의 증착공정은 300~400℃의 온도에서 이루어지는 것이 바람직하며, 이러한 다결정 실리콘 내의 평균 금속 면밀도는 1012~1015/cm2 인 것이 더욱 바람직하다. 특히 이 경우 다결정 실리콘 내의 금속은 니켈인 것이 더욱 바람직하다. 또한, 본 발명의 센터오프셋 영역에서는 인 또는 브론 등의 불순물이 도핑되지 않는 것이 바람직하다.In the manufacturing process of the present invention, it is preferable that the deposition process of polycrystalline silicon is basically performed at a temperature of 300 to 400 ° C, and the average metal surface density in such polycrystalline silicon is more preferably 10 12 to 10 15 / cm 2 . In this case in particular, the metal in the polycrystalline silicon is more preferably nickel. In the center offset region of the present invention, it is preferable that impurities such as phosphorus or bronze are not doped.
본 발명에서는 게이트 금속의 패턴을 통하여 채널 중앙에 오프셋을 형성할 수가 있고, 본 방식을 통한 오프셋 형성은 추가적인 공정 단계가 들어가지 않는다. In the present invention, the offset can be formed in the center of the channel through the pattern of the gate metal, and the offset formation through the present method does not enter an additional process step.
또한, 게이트 패턴 시에 설계에 따라서 센터 오프셋 영역이 정확히 확정되는 것으로서, 공정에 따라 오프셋 영역이 변하는 문제점을 확실하게 개선하였다. 본 발명에 의해 제작된 박막 트랜지스터는AMOLED나 AMLCD의 하부 기판에서 가장 중요한 누설 전류를 낮출 수 있다. In addition, the center offset region is accurately determined according to the design at the time of the gate pattern, and the problem that the offset region changes with the process is reliably improved. The thin film transistor fabricated by the present invention can lower the leakage current which is most important in the lower substrate of AMOLED or AMLCD.
도 4a를 참조하면, 도시된 도면은 오프셋을 사용하지 않은 경우의 역 스테거드 다결정 실리콘 박막 트랜지스터의 I-V 특성을 보여주고 있다. 게이트 전압이 음의 방향으로 증가 함에 따라서 원치 않는 누설 전류도 같이 증가함을 나타낸다.Referring to FIG. 4A, the illustrated figure shows the I-V characteristics of an inverted staggered polycrystalline silicon thin film transistor when no offset is used. As the gate voltage increases in the negative direction, the unwanted leakage current increases as well.
도 4b를 참조하면, 본 발명의 센터 오프셋을 사용한 역 스테거드 다결정 실리콘 박막 트랜지스터의 I-V 특성을 보여 주고 있다. 도면 8과 비교하여 게이트 전압이 음의 방향으로 증가하여도 누설 전류가 전혀 증가하지 않는 것을 확인할 수 있다. Referring to FIG. 4B, the I-V characteristics of the inverted staggered polycrystalline silicon thin film transistor using the center offset of the present invention are shown. Compared with FIG. 8, even when the gate voltage increases in the negative direction, the leakage current does not increase at all.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the detailed description of the invention as described above, specific embodiments have been described. However, many modifications are possible without departing from the scope of the invention. The technical spirit of the present invention should not be limited to the described embodiments of the present invention, but should be determined not only by the claims, but also by those equivalent to the claims.
도 1a 및 도 1b는 종래의 기술에 따른 오프셋 구조의 다결정 박막트랜지스터의 평면도이다.1A and 1B are plan views of a polycrystalline thin film transistor having an offset structure according to the related art.
도 2a 및 2b는 본 발명의 센터오프셋을 이용한 역 스테거드 다결정 박막트랜지스터의 단면도를 도시한 도면이다.2A and 2B illustrate cross-sectional views of an inverted staggered polycrystalline thin film transistor using the center offset of the present invention.
도 3a 내지 도 3c는 본 발명의 다른 실시예를 이용한 활성층의 형성방법을 도시한 것이다.3A to 3C illustrate a method of forming an active layer using another embodiment of the present invention.
도 4a는 일반적인 다결정 실리콘 박막 트랜지스터의 전이 곡선 특성을 도시한 그래프이다.4A is a graph illustrating transition curve characteristics of a general polycrystalline silicon thin film transistor.
도 4b는 본 발명에 따른 센터 오프셋 을 사용한 역 스테거드 다결정 실리콘 박막 트랜지스터의 전이 곡선 특성을 도시한 그래프이다.4B is a graph showing the transition curve characteristics of an inverted stewarded polycrystalline silicon thin film transistor using a center offset according to the present invention.
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