KR20090111293A

KR20090111293A - 통신 시스템에서의 모드 검출을 위한 상관값의 최대누적값을 구하는 가산기 및 이를 이용하는 가산 방법

Info

Publication number: KR20090111293A
Application number: KR1020090034720A
Authority: KR
Inventors: 정기철
Original assignee: 주식회사 코아로직
Priority date: 2008-04-21
Filing date: 2009-04-21
Publication date: 2009-10-26
Also published as: US20090265405A1; KR101051877B1

Abstract

통신 시스템에서의 모드 검출을 위한 상관값의 최대누적값을 구하는 가산기 및 이를 이용하는 가산 방법이 개시된다. 본 발명의 실시예에 따른 OFDM 시스템에서의 모드 검출에 사용되는 상관값들의 최대누적값을 구하는 가산기는 적어도 하나의 메모리를 이용하여 모드 검출에 사용되는 상관값들에 대한 입력값과 저장값을 가산하여 누적값으로 출력하는 적어도 하나의 가산 로직 회로; 및 상기 적어도 하나의 메모리에 저장되는 누적값이 소정 값 이상이 되는 경우, 모든 메모리의 누적값 및 입력값을 누적값이 작아지는 방향으로 쉬프트시켜, 쉬프트된 상기 누적값 및 입력값을 대응되는 가산 로직 회로로 전달하는 적어도 하나의 제어기;를 구비한다. 본 발명에 따른 통신 시스템에서의 모드 검출을 위한 상관값의 최대누적값을 구하는 가산기 및 이를 이용하는 가산 방법은 가산기에 구비되는 메모리에 저장되는 상관값에 대한 누적값이 임의의 값 이상이 되는 경우, 가산기의 입력값 및 누적값을 소정 비트만큼 쉬프팅시켜 가산함으로써, 실제 상관값보다 작은 크기의 입력값 및 누적값에 의해 최대누적값을 구할 수 있어, 가산 속도를 증가시킬 수 있는 장점이 있다.

Description

통신 시스템에서의 모드 검출을 위한 상관값의 최대누적값을 구하는 가산기 및 이를 이용하는 가산 방법{Adder for obtaining maximum accumulation value of correlation for mode detection in communication system and method of adding using the same adder}

본 발명은 통신 시스템에서 동기화 과정을 수행하는 소자에 관한 것으로서, 특히, 송수신기 사이의 초기 동기 과정에서 모드 검출을 위한 상관값의 최대누적값을 구하는 가산기 및 이를 이용하는 가산 방법에 관한 것이다.

일반적으로, 디지털 고화질 텔레비젼(High Definition Television: HDTV)의 방송 시스템은 고화질의 영상 소스로부터 얻어지는 약 1Gbps의 디지털 데이터를 15~18Mbps의 데이터로 압축하여 수십 Mbps의 디지털 데이터를 6~8MHz의 제한된 대역 채널을 통해 전송한다.

이렇듯, 고화질 텔레비젼 방송 시스템에 사용되는 변조 방식은 수십 Mbps의 디지털 데이터를 6~8MHz의 제한된 대역 채널을 통해 전송하기 때문에, 대역 효율이 높아야 한다. 그리고, 고화질 텔레비젼 방송은 기존의 아날로그 텔레비젼 방송용으로 할당된 VHF/UHF 대의 채널을 이용하는 지상 동시 방송 방식을 채택하기 때문에, 아날로그 텔레비젼 신호에 의한 동일 채널 간섭에 강한 특성을 가져야 한다.

대역폭당 전송 효율 향상과 간섭 방지를 위하여, 디지털 변조 방식들 중에서 직교 주파수 분할 다중화 방식(Orthogonal Frequency Division Multiplexing: 이하 "OFDM"이라고 칭한다)이 차세대 고화질 텔레비젼 지상 방송 방식으로 채택되고 있다. OFDM 방식은 직렬 형태로 입력되는 심볼 열을 소정의 블럭 단위의 병렬 데이터로 변환한 후, 병렬화된 심볼들을 각기 상이한 부반송파(subcarrier) 주파수로 다중화(Multiplexing)하는 방식이다.

OFDM 방식은 다중 반송파를 이용하는 데, 반송파 상호간에 서로 직교성을 가지고 있다. 두 반송파의 곱이 '0'이 되면 두 반송파는 직교한다고 한다. 직교성 반송파들은 반송파들의 스펙트럼을 겹치게 하여 스펙트럼 효율을 높이는 데 이용된다.

상기와 같은 OFDM 방식으로 변조된 신호로부터 디지털 데이터를 추출하기 위해, 수신기는 먼저 송신기와의 동기화를 수행한다. 동기화 동작 중에 FFT(Fast Fourier Transform) 모드 및 GI(Guard Interval) 모드를 검색하는 동작이 있다. 송신기는 전송하고자 하는 데이터를 역FFT에 의해 변환하여 전송하므로, 수신기에서는 수신된 심호를 FFT하여 복조하게 되므로, 수신기에서는 수신된 신호에서 FFT할 데이터(심볼)의 시작점과 구간(유효 데이터 구간)의 알아야만 정확한 FFT 결과를 얻을 수 있는데, 이때, 심볼의 시작점과 유효 데이터 구간은 FFT 모드 및 GI 모드에 의해 달라지기 때문이다.

DVB-H의 경우 FFT 크기와 GI 길이에 따른 12가지 모드가 존재하고, DVB_T의 경우 8가지 모드가 존재한다. 이때, 수신기가 수신되는 신호들이 상기 모드들 중 어떤 모드로 수신되었는지를 검출하기 위해서는 각 모드에 따른 상관 계수에 대한 최대누적값을 이용한다.

그런데, 최대누적값을 계산하기 위해 수신기에 구비되는 가산기는 상관 계수의 크기에 대응되는 크기로 구비되어야 한다. 따라서, 상관 계수의 크기 증가에 따라 칩 사이즈가 증가할 수 있을 뿐 아니라, 상관 계수의 크기의 변화에 따라 가산기를 달리 구비해야 하며, 이는 나아가 시스템의 동작 속도에 영향을 미칠 수 있다.

또한, 상관 계수의 크기가 커질수록 OFDM 수신기에서 FFT 모드 및 GI 모드를 검출하기 위해 많은 시간이 소요되는 문제가 발생한다.

본 발명이 해결하고자 하는 기술적 과제는 OFDM 시스템에서의 모드 검출에 사용되는 상관값들의 최대누적값을 구함에 있어, 상관 계수의 크기에 무관한 가산기를 구현함으로써, 상관 계수의 크기 증가에 따라 칩 사이즈가 증가를 방지할 수 있고, 시스템의 동작 속도에 영향을 최소화할 수 있으며, 가산 속도를 증가시킬 수 있는 가산기 및 가산 방법을 제공하는 데에 있다.

상기 과제를 달성하기 위하여 본 발명은 적어도 하나의 메모리를 이용하여 모드 검출에 사용되는 상관값들에 대한 입력값과 저장값을 가산하여 누적값으로 출력하는 적어도 하나의 가산 로직 회로; 및 상기 적어도 하나의 메모리에 저장되는 누적값이 소정 값 이상이 되는 경우, 모든 메모리의 누적값 및 입력값을 누적값이 작아지는 방향으로 쉬프트시켜, 쉬프트된 상기 누적값 및 입력값을 대응되는 가산 로직 회로로 전달하는 적어도 하나의 제어기;를 구비하고, OFDM 시스템에서의 모드 검출 검출을 위하여, 상기 가산 로직 회로를 통해 누적된 상관값들의 최대누적값을 구하는 것을 특징으로 하는 가산기를 제공한다.

본 발명에 있어서, 적어도 하나의 상기 메모리 중 저장하고 있는 누적값의 최상위 i(i는 자연수) 개의 비트들이 x(x는 자연수) 값을 갖는 메모리를 제 1 메모리라 하고, 상기 제 1 메모리 이외의 메모리들 중 누적값이 가장 큰 메모리를 제 2 메모리라 하며, 상기 제 2 메모리의 각 비트 중 논리 "하이"를 갖는 최상위 비트의 위치를 N(N은 자연수)이라고 할 때, 상기 제어기는, 상기 모든 메모리의 누적값을 상기 N에 대응되는 만큼 쉬프트시킬 수 있다.

본 발명은 또한, 상기 과제를 달성하기 위하여, 상기 상관값들에 대한 입력값들과 누적값들을 수신하는 단계; 상기 누적값들 중 어느 하나의 누적값이 소정 값 이상이 되는 경우, 모든 누적값들을 누적값들이 작아지는 방향으로 쉬프트시키는 단계; 상기 누적값들이 쉬프트되는 만큼 상기 입력값들을 쉬프트하는 단계; 및 상기 쉬프트된 누적값과 입력값을 가산하는 단계;를 구비하고, OFDM 시스템에서의 모드 검출에 사용되는 상관값들의 최대누적값을 구하는 것을 특징으로 가산 방법을 제공한다.

본 발명에 있어서, 상기 누적값들을 쉬프트시키는 단계는, 상기 누적값들 중 상위 i 개의 비트들이 x 값을 갖는 제 1 누적값을 검출하는 단계; 상기 제 1 누적값을 제외한 나머지 누적값들 중 가장 큰 제 2 누적값을 검색하는 단계; 및 상기 제 2 누적값의 각 비트 중 논리 "하이"를 갖는 최상위 비트의 위치 N(N은 자연수)에 대응되는 만큼 모든 누적값들을 쉬프트시키는 단계;를 구비할 수 있다.

본 발명에 따른 통신 시스템에서의 모드 검출을 위한 상관값의 최대누적값을 구하는 가산기 및 이를 이용하는 가산 방법은 가산기에 구비되는 메모리에 저장되는 상관값에 대한 누적값이 임의의 값 이상이 되는 경우, 가산기의 입력값 및 누적값을 소정 비트만큼 쉬프팅시켜 가산함으로써, 실제 상관값보다 작은 크기의 입력값 및 누적값에 의해 최대누적값을 구할 수 있어, 가산 속도를 증가시킬 수 있는 장점이 있다.

또한, 본 발명에 따른 통신 시스템에서의 모드 검출을 위한 상관값의 최대누적값을 구하는 가산기 및 이를 이용하는 가산 방법은, 메모리의 크기를 상관값의 크기에 무관한 구현할 수 있어, 상관값의 크기에 따른 시스템의 동작 속도의 변화를 방지할 수 있는 장점이 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 일반적인 가산기를 나타내는 도면이다.

도 1을 참조하면, 일반적인 가산기(10)는 입력값(IN)과 출력값(OUT)을 가산하여 누적값(A1)으로 출력한다. 이때, 전술한 바와 같이, 도 1과 같은 일반적인 가산기(10)는 누적값(A1)을 산출하기 위해, 입력값(IN) 및 누적값(A1)의 크기에 대응되는 크기의 저장 공간을 구비해야 한다.

도 2는 본 발명의 일 실시예에 따른 가산기를 나타내는 도면이다.

도 2를 참조하면, 본 발명의 실시예에 따른 가산기(200)는 적어도 하나 이상의 가산 로직 회로(+1 ~ +3) 및 제어기(RCA CTL1 ~ RCA CTL3)를 구비한다. 각각의 가산 로직 회로에는 대응되는 제어기가 연결되며, 각각의 제어기로부터는 누적값(A1, A2, A3) 또는 저장값(OUT1 ~ OUT3)이 출력된다. 한편, 각각의 입력값(IN1, IN2, IN3)과 저장값(OUT1 ~ OUT3)은 제어기에 입력되어 제어기 내에서 소정 로직에 의해 변경된 후에 각 가산 로직 회로로 출력되게 된다.

본 발명의 실시예에 따른 가산기(200)는 OFDM 시스템에서의 모드 검출에 사용되는 상관값들의 최대누적값을 구하는 가산기일 수 있다. 또한, 본 실시예에서는 3개의 상관값들 중 어느 하나의 상관값을 각각의 입력값으로 하는 3개의 가산 로직 회로들를 구비하는 가산기를 예시하고 있다. 그러나, 3개 이상의 상관값에 대한 누적이 필요한 경우에는 3개 이상의 제어기 및 가산 로직 회로를 구비한 가산기로 구현할 수 있음은 물론이다.

여기서, 가산 로직회로(+1 ~ +3)의 기능은 도 1에서 설명한 가산 로직회로(10)와 동일하다. 한편, 제어기(RCA CTL1 ~ RCA CTL3)는 각 가산 로직 회로(+1 ~ +3)의 메모리를 능동적으로 제어하여 메모리의 사용을 최소로 유지하도록 제어한다. 본 실시예의 가산기의 구체적인 동작에 대해서는 도 3의 메모리와 함께 기술한다.

도 3은 도 2의 가산 로직 회로에 구비되는 메모리를 나타내는 도면이다.

도 3을 참조하면, 가산 로직 회로(+1 ~ +3)는 누적 동작을 수행하기 위하여 메모리(│A1│ ~ │A3│)를 구비한다. 즉, 제1 가산 로직회로(+1)는 제1 메모리(│A1│)를 구비하며, 제2 가산 로직회로(+2)는 제2 메모리(│A2│)를 구비하며, 제3 가산 로직회로(+3)는 제3 메모리(│A3│)를 구비할 수 있다. 여기서, MSB는 최상위 비트(Most Significant Bit)를 의미하며, LSB는 최하위 비트(Least Significant Bit)를 의미한다. 이와 같은 메모리들(+1 ~ +3)은 모두 같은 사이즈로 구성되는 것이 바람직하나 다른 사이즈로 구성될 있음은 물론이다. 다만, 다른 사이즈로 구성된 경우에는 누적 계산시에 누적값이 가장 작은 메모리의 사이즈를 초과하지 않도록 하여야 한다.

각 가산 로직 회로(+1 ~ +3)는 대응되는 상관값에 대한 입력값(IN1 ~ IN3)과 대응되는 저장값(OUT1 ~ OUT3)을 가산하여 해당 누적값(A1 ~ A3)으로 출력한다. 이때, 저장값(OUT1 ~ OUT3)과 누적값(A1 ~ A3)은 설명의 편의를 위해 구분할 뿐이지, 같은 값을 갖는다. 즉, 누적값(A1 ~ A3)이 다시 가산 로직 회로(+1 ~ +3)의 입력이 되는 경우(OUT1 ~ OUT3)의 누적값(A1 ~ A3)을 저장값(OUT1 ~ OUT3)이라 할 뿐이다.

메모리(│A1│ ~ │A3│)는 대응되는 가산 로직 회로(+1 ~ +3)의 누적값(A1 ~ A3)을 저장한다. 즉, 제 1 메모리(│A1│)는 제 1 가산 로직 회로(+1)의 누적값(A1)을 저장하고, 제 2 메모리(│A2│)는 제 2 가산 로직 회로(+2)의 누적값(A2)을 저장한다. 마찬가지로, 제 3 메모리(│A3│)는 제 3 가산 로직 회로(+3)의 누적값(A3)을 저장한다.

제어기(RCA CTL1 ~ RCA CTL3)는 임의의 메모리에 저장되는 누적값이 임의의 값 이상이 되는 경우, 모든 메모리(│A1│ ~ │A3│)의 누적값(A1 ~ A3)을 누적값이 작아지는 방향으로 쉬프트(shift) 시키고, 입력값(IN1 ~ IN3)도 누적값을 쉬프트 시킨만큼 쉬프트 시킨다. 또한, 제어기(RCA CTL1 ~ RCA CTL3)는 쉬프트 된 누적 값(OUT'1 ~ OUT'3) 및 입력값(IN1 ~ IN3)을 대응되는 가산 로직 회로(+1 ~ +3)로 출력한다.

이때, 제어기는 가산 로직 회로(+1 ~ +3) 각각에 구비될 수 있다. 따라서, 도 2와 같이, 3개의 가산 로직 회로(+1 ~ +3)를 구비하는 가산기(200)는 3개의 제어기(RCA CTL1 ~ RCA CTL3)을 구비할 수 있다. 다만, 도 2에 도시되지는 아니하였으나, 제어기(RCA CTL1 ~ RCA CTL3) 각각은 모든 메모리의 누적값(A1 ~ A3)에 대한 정보를 알 수 있어야 한다.

한편, 앞서에서 각 가산 로직 회로가 메모리를 구비한다고 설명하였으나, 메모리는 가산 로직 회로의 외부에 배치되어 가산 로직 회로가 가산 동작을 수행할 때 메모리를 이용하는 식으로 구성될 수 있음은 물론이다.

도 4 및 도 5는 본 발명의 다른 실시예에 따른 가산기들을 나타내는 도면이다.

도 4를 참조하면, 본 실시예의 가산기(400)는 도 2의 가산기(200)와 유사하나, 제어기(CTL)를 하나만 구비한다. 그에 따라, 제어기(CTL)는 모든 가산 로직 회로들(+1 ~ +3)를 함께 공유하며, 각 입력값(IN1 ~ IN3) 및 저장값((OUT1 ~ OUT3)에 대한 쉬프트 동작을 수행시키며, 쉬프트 된 입력값(IN1 ~ IN3) 및 저장값((OUT1 ~ OUT3)을 해당 로직 가산 회로(+1 ~ +3)로 출력시킨다.

도 5를 참조하면, 본 실시예의 가산기(400)는 도 2의 가산기(200)와 유사하나, 제어기(RCA CTL1 ~ RCA CTL3)를 통합적으로 제어하는 통합 제어기(TCTL)를 더 포함한다. 이와 같이 통합 제어기(TCTL)는 각 가산회로(+1 ~ +3)로부터 메모리의 누적값(A1 ~ A3), 즉 저장값(OUT1 ~ OUT3)에 대한 정보를 입력 받아 통합 제어신호(XCON)를 통해 각 제어기(RCA CTL1 ~ RCA CTL3)로 전달할 수 있다.

이하에서는, 상기에서 설명된 본 발명의 실시예에 따른 가산기의 동작을 구체적인 예를 통해, 더 자세히 설명한다. 또한, 도 4 및 도 5의 가산기의 동작은 도 2의 가산기의 동작과 거의 유사하므로, 이하에서는 도 2의 가산기의 동작에 대하서만 설명한다.

도 6은 도 2의 가산기의 동작을 설명하기 위하여 메모리 내에서 누적값이 쉬프트되는 과정을 보여주는 도면으로, (a)가 쉬프트 전의 각 메모리에 저장된 누적값들을 보여주고 있으며, (b)가 쉬프트 후에 각 메모리에 저장된 누적값들을 보여준다. 이해의 편의를 위해 도 5를 함께 참조하여 설명한다.

도 6을 참조하면, 도 6의 메모리들(│A1│ ~ │A3│)은 각각 16 비트의 크기를 갖는다. 가산 로직 회로들(+1 ~ +3)은 전술한 바와 같이, 입력값(IN1 ~ IN3)과 저장값(OUT1 ~ OUT3)을 가산하여 누적값(A1 ~ A3)으로 출력한다.

제어기(RCA CTL1 ~ RCA CTL3)는 메모리들(│A1│ ~ │A3│) 중 하나의 메모리가 저장하고 있는 누적값의 최상위 i 개의 비트들이 x(x는 자연수) 값을 갖는 경우, 그 메모리를 제외한 나머지 메모리들의 누적값을 비교한다. 나머지 메모리 중 누적값이 가장 큰 메모리의 각 비트 중 논리 "하이" 즉, ‘1’을 갖는 최상위 비트의 위치를 N(N은 자연수)이라고 할 때, 제어기(RCA CTL1 ~ RCA CTL3)는, 메모리들(│A1│ ~ │A3│) 각각에서 누적값이 작아지는 방향으로 현재의 누적값들(A1 ~ A3)을 N에 대응되는 만큼 쉬프트 시킨다.

예를 들어, 본 발명의 실시예에 따른 제어기(RCA CTL1 ~ RCA CTL3)는 i가 2인 경우이고, x가 ‘1’인 경우, 즉 최상위 2개의 비트들이 "01"값을 갖는 경우, 쉬프팅 동작을 수행한다고 하자. 그리고, 일정 시점에서의 메모리들(│A1│ ~ │A3│) 각각에 저장되는 누적값(A1 ~ A3)이 도 6의 (a)에 도시되는 바와 같다고 하자, 즉, 제 1 메모리(│A1│)의 누적값(A1)이 "01xxxxxxxxxxxxx"이고, 제 2 메모리(│A2│)의 누적값(A2)이 가 "00000001xxxxxxx"이며, 제 3 메모리(│A3│)의 누적값(A3)이 "0000000001xxxxx"라고 하자. 이때, "x"는 "0" 또는 "1"의 값을 나타낼 수 있다.

제어기(RCA CTL1 ~ RCA CTL3)는 제 1 메모리(│A1│)에 저장된 누적값(A1)의 최상위 2비트들이 "01"값을 갖는 것을 검출한다. 그러면, 제어기(RCA CTL1 ~ RCA CTL3)는 제 2 메모리(│A2│) 및 제 3 메모리(│A3│)의 누적값을 비교한다. 이때, 누적값들의 비교는 모든 제어기에서 다른 제어기로부터 누적값 정보를 받아 각각 수행하거나, 어느 하나의 제어기에서 다른 제어기로부터 누적값 정보를 받아 통합적으로 수행할 수 있다.

(a)의 예에서, 제 2 메모리(│A2│)의 누적값(A2)이 제 3 메모리(│A3│)의 누적값(A3)보다 크다. 따라서, 제어기(RCA CTL1 ~ RCA CTL3)는 제 2 메모리(│A2│)의 누적값(A2)의 각 비트 중 "1"의 값을 갖는 최상위 비트의 위치 "N"을 찾는다.

그 결과 제 2 메모리(│A2│)의 누적값(A2)의 각 비트 중 "1"의 값을 갖는 최상위 비트의 위치 "N"은 "9"이다. 다만, 메모리의 최하위 비트(LSB)가 "0"부터 카운트되므로, 제2 메모리(│A2│)의 최상위 "1"의 값이 "8"의 위치에 있는 것처럼 도시된다.

상기와 같은 동작에 의해 제어기(RCA CTL1 ~ RCA CTL3)가 "N" 값을 구하게 되면, 제어기(RCA CTL1 ~ RCA CTL3)는 메모리들(│A1│ ~ │A3│) 내의 모든 모든 누적값들(A1 ~ A3)을 "N-1"만큼 최하위 비트 방향으로 쉬프트 또한, , 입력값들(IN1 ~ IN3) 역시 "N-1"만큼 최하위 비트 방향으로 쉬프트 시킨다. 이때, "N-1"은 예시적인 것으로, 이에 한정되는 것은 아니다. 다만, N 이상이 되면 제2 메모리(│A2│)와 제3 메모리(│A3│)의 누적값이 모두 “0”이 되므로. 쉬프트 양은 “N-1”이하로 설정하는 것이 바람직하다.

결과적으로 (a)에 도시된 각 누적값들(A1 ~ A3)은 (b)와 같이 최하위 비트(LSB) 방향으로 "8"만큼 쉬프팅 됨을 확인할 수 있다. 한편, 도시되지는 않았지만 입력값들에 대한 쉬프팅 결과 역시 누적값들의 쉬프팅 결과와 유사하다. 즉, 각 입력값들도 최하위 비트(LSB) 방향으로 "8"만큼 쉬프팅 된다.

제어기(RCA CTL1 ~ RCA CTL3)는 상기와 같은 쉬프팅 동작을 M(M은 자연수)회 반복한 후, 누적값의 최상위 i 개의 비트들이 x 값을 갖는 메모리의 누적값을 최대누적값으로서 출력한다. 이때, M은 유저 또는 시스템 설계자에 의해, 가산 동작 이전에 미리 설정될 수 있다.

이렇듯, 본 발명의 실시예에 따른 가산기는 비록 하나의 메모리의 용량이 다 차더라도 상기와 같은 쉬프팅 동작을 통해 가산 동작을 더 수행할 수 있으므로, 실제 상관값보다 작은 크기의 입력값 및 누적값에 의해 최대누적값을 구할 수 있어, 가산 속도를 증가시킬 수 있다. 나아가, 본 발명의 실시예에 따른 가산기는 상관값의 크기에 따른 시스템의 동작 속도의 변화를 방지할 수 있다.

도 7은 본 발명의 실시예에 따른 OFDM 시스템에서의 모드 검출에 사용되는 상관값들의 최대누적값을 구하는 가산 방법을 나타내는 순서도이다. 이해의 편의를 위해 도 2를 함께 참조하여 설명한다.

도 7 및 도 8을 참조하면, 본 발명의 실시예에 따른 가산 방법(S700)은, 먼저 카운트 값(t)이 0으로 초기화 된 후(S701), 제어기(RCA CTL1 ~ RCA CTL3)가 데이터, 즉 상관값들에 대한 입력값들과 누적값들을 수신한다(S710). 여기서, 누적값은 앞서 저장값과 동일한 의미이며, 이러한 누적값을 통해 각 메모리의 상태를 알 수 있다. 다음, 제어기(RCA CTL1 ~ RCA CTL3)는 메모리들 중 최상위 i 비트가 x인 메모리가 존재하는지 판단한다(S720). 다음, 최상위 i 비트가 x인 메모리가 존재하는 경우 나머지 메모리들의 누적값을 검색한다(S730). 최상위 i 비트가 x인 메모리가 존재하지 않은 경우에는 입력값과 누적값을 가산한 후((S780) 다시 데이터를 입력 받는다(S710). 도면상, 설명의 편의를 위해, 최상위 i 비트가 x인 메모리를 제1 메모리라 하고 나머지 메모리를 제2 메모리라 칭한다.

검색을 통해 제2 메모리의 최상의 비트가 논리 “하이”인 비트의 위치를 검출하고, 검출된 최상위 비트 위치에 대응되는 만큼 모든 누적값들을 누적값이 작아지는 방향으로 쉬프트 시킨다(S740). 여기서, 제2 메모리가 다수인 경우에는 그 중에서 최상의 비트가 “하이”인 비트의 위치를 검출하고, 최상위 비트의 위치에 대응되는 만큼 모든 누적값들을 누적값이 작아지는 방향으로 쉬프트 시킨다. 쉬프팅 되는 누적값으로 제1 메모리의 누적값도 포함됨은 물론이다. 한편, 쉬프트 되는 양은 앞서 도 6에 대한 설명부분에서 기술한 바와 같이, 최상의 비트 위치가 “N”인 경우, “N-1”만큼 쉬프트 시킬 수 있으나, 이에 한정하지 않고, 시스템에 따라 임으로 설정될 수 있음은 물론이다. 다만, 최상의 비트의 “하이”가 쉬프트 후에도 존재하도록 설정되는 것이 바람직하다.

다음, 카운트 값(t)를 반복 횟수(M)와 비교하여(S750), 반복 회수(M) 보다 작은 경우는 카운트 값(i)를 ‘1’ 증가시키고, 입력값을 누적값들과 동일한 정도로 쉬프트 시킨(S770) 후, 입력값과 누적값을 가산한 후(S780) 다시 데이터를 입력 단계(S710)로 이행하며, 반복 회수(M)와 같거나 큰 경우는 경우에는 제1 메모리의 누적값을 최대 누적값으로 출력한다(S760).

도 8은 도 7의 가산 방법의 좀더 구체적인 동작을 나타내는 순서도이다. 다만, 도 8은 설명의 편의를 위해, 2개의 누적값의 경우에 한정하여 설명한다.

도 8을 참조하면, 본 발명의 실시예에 따른 가산 방법(S800)은 먼저, 카운트 값(t)이 "0"으로 초기화 된다(S810). 이때, 카운트 값(t)은 전술된 반복 회수(M)을 체크하기 위해 사용된다. 다음으로, 데이터 수신, 즉 입력값들과 누적값들을 수신하고(S820), 2개의 메모리(│A1│,│A2│) 중 최상위 2개의 비트들이 "01"인 누적값이 있는지를 판단한다(S830). 누적값들 중 최상위 2개의 비트들이 "01"인 누적값이 없는 경우, 입력값과 누적값을 가산한(S880) 후 다시 데이터를 입력 받는다(S820).

누적값들 중 최상위 2개의 비트들이 "01"인 누적값이 있는 경우, 두 개의 누 적값들의 크기를 비교한다(S840). 이때, 제 1 누적값(A1)의 크기가 제 2 누적값(A2)보다 크면, 제 2 누적값(A2)의 최상위 "1" 비트의 위치 "N"을 구하여, 모든 누적값들을 "N-1" 만큼 메모리의 최하위 비트 방향으로 쉬프트시킨다(S852). 반면, 제 2 누적값(A2)의 크기가 제 1 누적값(A1)보다 크거나 같으면, 제 1 누적값(A1)의 최상위 "1" 비트의 위치 "N"을 구하여, 모든 누적값들을 "N-1" 만큼 메모리의 최하위 비트 방향으로 쉬프트 시킨다(S854).

다음으로, 카운트 값(t)이 전술된 반복 회수(M)에 도달하였는지를 판단한다(S862, S864). 카운트 값(t)이 반복 회수(M)에 도달하지 아니하였다면, 카운트 값을 ‘1’ 증가 시키고, 입력값을 "N-1" 만큼 쉬프트시킨(S870) 후에, 입력값과 누적값을 가산한(S880) 후 다시 데이터를 입력 받는다(S820).

반면, 반복 계수(t)가 반복 회수(M)에 도달하였다면, 최대누적값(Maximum)을 출력한다(S882, S884).. 이때, 최대누적값(Maximum)은 최상위 2개의 비트들이 "01"을 갖는 메모리 내의 누적값이 “N-1”만큼 쉬프트 된 후의 누적값이 된다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 일반적인 가산기를 나타내는 도면이다.

도 6은 도 2의 가산기의 동작을 설명하기 위하여 메모리 내에서 누적값이 쉬프트되는 과정을 보여주는 도면이다.

도 7은 본 발명의 실시예에 따른 OFDM 시스템에서의 모드 검출에 사용되는 상관값들의 최대누적값을 구하는 가산 방법을 나타내는 순서도이다.

도 8은 도 7의 가산 방법의 좀더 구체적인 동작을 나타내는 순서도이다.

Claims

적어도 하나의 메모리를 이용하여 모드 검출에 사용되는 상관값들에 대한 입력값과 저장값을 가산하여 누적값으로 출력하는 적어도 하나의 가산 로직 회로; 및

상기 적어도 하나의 메모리에 저장되는 누적값이 소정 값 이상이 되는 경우, 모든 메모리의 누적값 및 입력값을 누적값이 작아지는 방향으로 쉬프트시켜, 쉬프트된 상기 누적값 및 입력값을 대응되는 가산 로직 회로로 전달하는 적어도 하나의 제어기;를 구비하고,

OFDM 시스템에서의 모드 검출 검출을 위하여, 상기 가산 로직 회로를 통해 누적된 상관값들의 최대누적값을 구하는 것을 특징으로 하는 가산기.
제 1 항에 있어서,

상기 제어기는,

적어도 하나의 상기 메모리 중 누적값의 최상위 i(i는 자연수) 개의 비트들이 x(x는 자연수) 값을 갖는 메모리가 존재하면,

나머지 메모리 중 누적값이 가장 큰 메모리의 각 비트 중 논리 "하이"를 갖는 최상위 비트의 위치인 N(N은 자연수)에 대응되는 만큼 상기 모든 메모리의 누적값을 쉬프트시키는 것을 특징으로 하는 가산기.
제 2 항에 있어서,

상기 제어기는,

상기 모든 메모리의 누적값을 "N-1"만큼 쉬프트시키는 것을 특징으로 하는 가산기.
제 2 항에 있어서,

상기 가산기는,

상기 모든 메모리의 누적값을 상기 N에 대응되는 만큼 쉬프트시키는 동작을 M(M은 자연수)회 반복한 후,

상기 제 1 메모리의 누적값을 상기 최대누적값으로 출력하는 것을 특징으로 하는 가산기.
제 1 항에 있어서,

상기 누적값과 입력값은 동일한 양으로 쉬프트 되는 것을 특징으로 하는 가산기.
제 1 항에 있어서, 상기 가산 로직 회로들은,

상기 모드 검출에 사용되는 상관값의 개수에 대응되는 수로 구비되는 것을 특징으로 하는 가산기.
제 1 항에 있어서, 상기 메모리는,

상기 가산 로직 회로 각각에 하나씩 구비되는 것을 특징으로 하는 가산기.
제 1 항에 있어서, 상기 제어기는,

상기 가산 로직 회로 각각에 대응하여 하나씩 구비되거나 또는 상기 가산 로직 회로 전체에 대응하여 하나로 구비되는 것을 특징으로 하는 가산기.
제 1 항에 있어서, 상기 제어기는,

상기 가산 로직 회로 각각에 대응하여 하나씩 구비되는 개별 제어기 및 상기 개별 제어기들을 제어하는 통합 제어기를 구비하는 것을 특징으로 하는 가산기.
상기 상관값들에 대한 입력값들과 누적값들을 수신하는 단계;

상기 누적값들 중 어느 하나의 누적값이 소정 값 이상이 되는 경우, 모든 누적값들을 누적값들이 작아지는 방향으로 쉬프트시키는 단계;

상기 누적값들이 쉬프트되는 만큼 상기 입력값들을 쉬프트하는 단계; 및

상기 쉬프트된 누적값과 입력값을 가산하는 단계;를 구비하고,

OFDM 시스템에서의 모드 검출에 사용되는 상관값들의 최대누적값을 구하는 것을 특징으로 가산 방법.
제 10 항에 있어서,

상기 누적값들을 쉬프트시키는 단계는,

상기 누적값들 중 상위 i 개의 비트들이 x 값을 갖는 제 1 누적값을 검출하는 단계;

상기 제 1 누적값을 제외한 나머지 누적값들 중 가장 큰 제 2 누적값을 검색하는 단계; 및

상기 제 2 누적값의 각 비트 중 논리 "하이"를 갖는 최상위 비트의 위치 N(N은 자연수)에 대응되는 만큼 모든 누적값들을 쉬프트시키는 단계;를 구비하는 것을 특징으로 하는 가산 방법.
제 11 항에 있어서,

상기 모드 누적값들을 쉬프트시키는 단계는,

상기 모든 누적값들을 "N-1"만큼 쉬프트시키는 것을 특징으로 하는 가산 방법.
제 10 항에 있어서,

상기 수신 단계 전에, 카운트 변수 값을 0으로 초기화하는 단계; 및

상기 누적값을 쉬프트 단계 후에 상기 카운트 변수를 반복 회수(M)와 비교하는 단계;를 더 구비하고,

상기 카운트 변수가 상기 반복 회수보다 작은 경우에 상기 수신 단계부터 상기 가산 단계를 반복하는 것을 특징으로 하는 가산 방법.
제 13 항에 있어서,

상기 카운트 변수가 상기 반복 회수보다 작은 경우에 상기 카운트 값을 1 증가 시키고, 상기 가산 단계로 이행 한 후, 상기 수신 단계로 이행함으로써, 상기 수신 단계로부터 상기 가산 단계를 반복하는 것을 특징으로 하는 가산 방법.
제 13 항에 있어서,

상기 비교하는 단계 이후에 상기 제 1 메모리의 누적값을 상기 최대누적값으로 출력하는 단계;를 더 구비하고,

상기 카운트 변수가 상기 반복 회수보다 크거나 같은 경우에 출력 단계로 이행하여 최대 누적값을 구하는 것을 특징으로 하는 가산 방법.
제 10 항에 있어서,

상기 누적값 쉬프트 단계 전에 상기 누적값들 중 어느 하나의 누적값이 소정 값 이상이 되는지 판단하는 단계;를 더 구비하고,

상기 누적값들 중 어느 하나의 누적값이 소정 값 이상이 되지 않는 경우에는 쉬프트 없이 상기 누적값 및 입력값을 가산하고 상기 수신 단계로 이행하는 것을 특징으로 하는 가산 방법.