KR20090107957A - 전자선장치 및 이것을 사용한 화상표시장치 - Google Patents

Abstract

본 발명은 단순한 구성을 가지고, 전자방출효율이 높고, 안정적으로 동작하는 전자방출소자를 구비한 전자선장치를 제공한다. 이 전자선장치는 기판상에 절연부재 및 게이트를 형성하고, 절연부재에 오목부(7)를 형성하고, 절연부재의 측면에 배치되는 캐소드의 게이트에 대향하는 단부에 있어서, 오목부의 가장자리로부터 게이트(5)를 향해 돌기하는 돌기부분을 형성하고; 상기 돌기부분의 폭방향의 단부에 전계를 집중시켜서 전자를 방출시킨다.

Description

전자선장치 및 이것을 사용한 화상표시장치{ELECTRON BEAM APPARATUS AND IMAGE DISPLAY APPARATUS USING THE SAME}

본 발명은, 플랫 패널 디스플레이에 사용되고, 그 내부에 설치되어 전자를 방출하는 전자방출소자를 구비한 전자선장치에 관한 것이다.

종래부터, 캐소드로부터 방출된 전자의 다수가 대향하는 게이트에 충돌해서, 그 내부에서 산란된 후에 전자를 인출하는 전자방출소자가 있다. 이러한 형태에서 전자를 방출하는 소자로서 표면전도형 전자방출소자나 적층형의 전자방출소자가 알려져 있고, 일본국 특개 2000-251643호 공보에는 전자방출부의 갭이 5nm 이하인, 고효율 전자방출소자가 개시되어 있다. 또, 일본국 특개 2001-229809호 공보에는 고효율의 전자방출을 가능하게 하는 조건이 게이트 재료의 두께, 구동전압, 절연층 두께의 함수로 주어지는 적층형의 전자방출소자가 개시되어 있다. 또한, 일본국 특개 2001-167693호 공보에는 전자방출부 부근의 절연층에 오목부를 형성한 구성을 가지는 적층형의 전자방출소자가 개시되어 있다.

일본국 특개 2000-251643호 공보에는, 형성된 갭 내에 복수의 전자 방출점이 존재하고, 이에 의해, 전자 방출부에서의 방전이 억제되어 장시간 안정적으로 동작할 수 있는 전자방출소자를 제공할 수 있는 소자가 개시되어 있다. 그러나, 상기 전자방출소자는, 상기 기술에 의해 전자방출부에서의 방전은 억제할 수 있어도, 전자방출점의 각 점으로부터의 전자방출량이 소자를 구동하는 구동시간과 함께 증감한다고 하는 과제는 충분히 해결되어 있지 않다. 또, 갭 내의 전자방출점의 수는 전자방출소자의 구동시간과 함께 증감한다고 하는 현상도 나타나고 있다.

또한, 일본국 특개 2001-229809호 공보에서 개시된 소자에 있어서도, 상기와 같은 동일한 현상이 발견되고 있어서, 안정적인 전자방출소자가 요구되고 있었다.

또한, 일본국 특개 2001-167693호 공보에 개시된 소자에 있어서는, 전자방출효율은 좋지만, 그 특성에 대해서는, 한층 더 향상을 필요로하고 있었다.

본 발명은 상기의 종래 기술의 과제를 해결하기 위해서 설계된 것이며, 간단하고 쉬운 구성으로 전자방출효율이 높고, 안정적으로 동작하는 전자방출소자를 구비한 전자선장치를 제공하는 데에 목적이 있다.

본 발명의 제1측면은, 표면에 오목부를 가지는 절연부재; 상기 절연부재의 표면에 위치하는 게이트; 상기 오목부의 가장자리로부터 상기 게이트를 향해서 돌기하는 돌기부분을 가지고, 상기 절연부재의 표면에 위치하는 캐소드; 및

상기 게이트가 상기 돌기부분과의 사이에 배치되도록 상기 돌기부분과 대향하여 배치된 애노드를 가지고, 상기 돌기부분의 상기 오목부의 가장자리를 따른 방향의 길이가, 상기 게이트의 상기 돌기부분에 대향하는 부분의 상기 오목부의 가장자리를 따른 방향에 있어서의 길이보다 짧은 것을 특징으로 하는 전자선장치이다.

본 발명에 의한 전자선장치에 있어서는, 복수의 캐소드를 상기 게이트에 대응하여 배치하고; 상기 게이트가 상기 캐소드의 돌기부분에 대향하는 부분에 돌출부를 가지고, 상기 돌출부는, 상기 오목부의 가장자리를 따른 방향에 있어서, 상기 돌기부분보다 짧고; 상기 게이트가 상기 오목부에 대향하는 부분에서 절연층으로 덮여 있는 측면을 포함하고 있다.

본 발명의 제2측면은, 상기 본 발명에 의한 전자선장치, 및 상기 애노드 위에 위치하는 발광부재를 가지는 것을 특징으로 하는 화상표시장치이다.

본 발명에 의하면, 전자방출소자 내에 전계강도가 증가하는 부분(강한 부분)을 선택적으로 만들 수 있고, 그 결과, 바람직한 실시예에 있어서 전자방출점의 위치를 용이하게 제어할 수 있다.

상기 전자선장치는 또한 절연부재의 오목부에 노출하는 게이트 표면을 절연층에 의해 덮음으로써, 방출된 전자가 상기 게이트의 표면에 충돌해서 누설전류가 되는 것을 방지할 수 있어, 전자방출효율을 보다 향상시킬 수 있다.

또한, 본 발명에 의한 전자선장치는, 게이트에 대해서 캐소드를 복수 가지는 경우에는, 애노드에 조사되는 전자빔의 형상 제어가 가능해져서, 보다 안정된 전자 방출동작을 얻을 수 있다.

또한, 상기 전자선장치는, 캐소드의 돌기부분보다 폭이 짧은 돌출부를 게이트에 형성함으로써, 방출된 전자를 선택적으로 상기 돌출부에 충돌시키는 동시에, 방출전자의 충돌 개소를 돌출부의 측면에 집중시킬 수 있다. 그 결과, 충돌 후의 전자는 다른부분과 더 충돌하지 않고 애노드로 비상하기 때문에, 한층 더 전자방출효율이 향상한다.

따라서, 본 발명에 의하면, 전자방출효율이 높고, 방출동작이 안정된 전자방출소자를 구비한 전자선장치가 실현된다.

본 발명의 다른 특징은 첨부된 도면을 참조한 다음의 실시형태의 설명으로부터 명백해질 것이다.

첨부 도면을 참조하면서, 본 발명에 의한 실시형태를 예시적으로 상세하게 설명한다. 그러나, 본 실시형태에 기재되어 있는 구성부품의 치수, 재질, 형상, 그 상대 배치 등은, 특히 특정적인 기재가 없는 한은, 이 발명의 범위를 이들만으로 한정하는 것은 아니다.

본 발명은, 전자방출소자의 전계강도가 증가되는 부분(스트롱(strong) 부분)을 선택적으로 형성하는 것이 가능하고, 그 결과, 바람직한 실시형태에 있어서, 전자방출부에 의해 전자방출점의 위치를 단순한 구성으로 제어할 수 있고, 또한 안정적으로 동작할 수 있도록 철처하게 검토된 것이다.

최초로, 안정적인 방출을 가능하게 한 본 발명에 의한 전자방출소자의 구성 에 대해서, 바람직한 실시형태를 예를 들어 설명한다.

본 발명에 의한 전자선장치는 전자를 방출하는 전자방출소자와 상기 전자방출소자로부터 방출된 전자가 도달하는 애노드를 가지고 있다.

본 발명에 의한 전자방출소자는 표면에 오목부를 가지는 절연부재와 상기 절연부재의 표면에 위치하는 게이트 및 캐소드를 가지고 있다. 상기 캐소드는 상기 오목부의 가장자리로부터 게이트를 향해 돌기하는 돌기부분을 가지고, 상기 돌기부분이 상기 게이트와 대향하도록 위치하고 있다. 또한, 상기 돌기부분의 오목부의 가장자리를 따른 방향의 길이는 상기 게이트의 상기 돌기부분에 대향하는 부분의 상기 오목부의 가장자리를 따른 방향의 길이보다 짧도록 형성되어 있다. 상기 애노드는 상기 게이트가 상기 애노드와 상기 돌기부분 사이에 배치되도록 상기 돌기부분과 대향해서 배치되어 있다.

도 1A는 본 발명에 의한 바람직한 실시형태의 전자방출소자의 구성을 모식적으로 나타내는 평면 모식도이다. 도 1B는 도 1A의 A-A＇선을 따라서 취한 단면 모식도이다. 도 1C는 도 1A에 있어서 소자를 지면 우측에서 본 측면도이다.

도 1A 내지 도 1C에서는, 기판(1), 전극(2), 및 절연층(3a)와 (3b)의 적층체로 이루어진 절연부재(3)가 도시되어 있다. 전극(2)에 전기적으로 접속된 게이트(5) 및 캐소드(6)가 도시되어 있다. 절연부재(3)에는 오목부(7)가 있으며, 본 실시예에서는 절연층(3b)의 측면만을 절연층(3a)보다 내측으로 들어가게 함으로써 형성하고 있다. 전자방출에 필요한 전계가 형성되는 갭(8)(캐소드(6)의 선단과 게이트(5)의 저면사이의 최단 거리)이 도시되어 있다.

본 발명에 의한 전자방출소자에 있어서는, 도 1A 내지 도 1C에 도시된 바와 같이, 게이트(5)가 절연부재(3)의 표면(본 실시예에서는 상부면)에 형성되어 있다.한편, 캐소드(6)도 절연부재(3)의 표면(본 실시예에서는 측면)에 형성되고, 오목부(7)를 사이에 두고 게이트(5)에 대향하는 위치에 오목부(7)의 가장자리로부터 게이트(5)로 향해서 돌기하는 돌기부분을 가지고 있다. 따라서, 캐소드(6)는 상기돌기부분에 있어서, 갭(8)을 개재해서 게이트(5)에 대향하고 있다. 본 발명에 있어서, 캐소드(6)는 게이트(5)의 전위보다 저전위로 규정된다. 또, 도 1A 내지 도 1C에서는 도시되어 있지 않지만, 게이트(5)를 개재하여 캐소드(6)와 대향하는 위치에는 상기 게이트(5) 및 캐소드(6)의 전위보다 고전위를 가지도록 규정된 애노드가 있다(도 2의 (20)).

도 2는 본 발명에 의한 소자의 전자방출특성을 측정할 때의 전원의 공급 배치를 나타낸다. 도 2에 도시된 바와 같이, 본 발명에 의한 전자선장치에 있어서는, 게이트(5)를 개재하도록 애노드(20)를 캐소드(6)의 돌기부분에 대향해서 배치시킨다. 본 실시예에 있어서는, 절연부재(3)가 기판(1) 상에 배치되어 있으므로, 애노드(20)는 상기 기판(1)의 절연부재(3)가 배치되어 있는 측에 상기 기판(1)에 대향해서 배치되어 있다.

도 2에 있어서, Vf는 소자의 게이트(5)와 캐소드(6) 사이에 인가되는 전압을 나타내고, If는 이 때 소자에 흐르는 소자전류, Va는 캐소드(6)와 애노드(20) 사이에 인가되는 전압을 나타내고, Ie는 방출 전류를 나타낸다.

여기서, 전자방출효율 η는 소자에 전압을 인가했을 때에 검출되는 전류 If 와 진공중에 인출되는 전류 Ie를 사용하고, 일반적으로는 효율 η = Ie / (If + Ie)로 주어진다.

도 3은 도 1A 내지 도 1C의 전자방출소자의 게이트(5)와 캐소드(6)의 대향 부위의 확대 모식도를 나타낸다. 도 3에 있어서, (5a) 및 (5b)는 각각 게이트(5)의 저면, 측면을 나타내고, (6a), (6b), (6c), 및 (6d)는 캐소드(6)의 돌기부분을 면요소로 분해한 각 면을 나타내고 있다.

도 2에 도시된 바와 같이, 본 발명에 의한 소자에 전압 Vf를 인가했을 경우의 전계집중의 상태를 도 4A 및 도 4B, 및 도 5A 내지 도 5C를 참조하면서 한층 더 상세하게 설명한다.

도 4A 및 도 4B, 및 도 5A 내지 도 5C는 도 1A의 선(A-A＇)을 따라서 취한 단면의 오목부(7)의 확대도이며, 파선 (12) 및 (13)은 이 오목부(7)에 형성되는 전기력선을 모식적으로 나타내고 있다. 전계의 강약은 이 전기력선(12) 및 (13)의 밀도에 의해 결정되고, 전기력선의 밀도가 높을수록 전계가 더 강하다. 후술하는 도 6을 포함하는 도 4A 내지 도 6에는 편의적으로 2차원적인 진공영역에 형성되는 전기력선 만을 도시하지만, 실제로 전기력선은 3차원적으로 형성되고, 또한 절연부재(3) 내에도 전기력선이 퍼져있다.

도 4A는 오목부(7) 내에 캐소드(6)의 돌기부분이 존재하는 경우의 전기력선의 상태를 나타내고, 도 4B는 종래예에서 도시된 바와 같이, 오목부(7) 내에 캐소드(6)의 돌기부분이 없는 경우의 전기력선을 나타낸다.

도 4A에 도시된 바와 같이, 전기력선(13)은 오목부(7) 내에 형성된 돌기부분 을 향해 굽어 있어서, 돌기부분 선단에 전기력선의 밀도가 증가하기 때문에, 오목부(7) 내에 형성되는 전계중에서는 돌기부분 선단의 전계가 가장 강해진다(E_max-A).한편, 도 4B에서는 오목부(7) 내에 직선형상의 전기력선(12)이 형성된다.

또한, 도 4A에서는 (h)로 나타낸 바와 같이, 돌기부분이 오목부(7)의 가장자리로부터 오목부(7) 내를 향해서 돌기한 형상을 가지고 있다. 그 때문에, 도 4A 및 도 4B에서 동일한 두께 T2를 가진 절연층(3b)을 사용한 경우에도(즉, 오목부(7)의 높이가 같은 경우에도), 돌기부분의 높이(h)의 존재에 의해 캐소드(6) 선단으로부터 게이트(5)까지의 거리가 서로 다르기 때문에 E_max-A가 E_max-B보다 크게 된다.

다음에, 오목부(7)의 가장자리를 따른 방향의 캐소드(6)의 돌기부분의 길이(이하, 폭으로 칭함) T4와 게이트(5)의 상기 돌기부분에 대향하는 부분의 상기 방향에 있어서의 길이(이하, 폭으로 칭함) T5 사이의 상대 크기에 따라 형성되는 전기력선을 도 5A 내지 도 5C에 나타낸다. 또한, 전기력선은 캐소드(6)의 폭방향 중심의 양쪽에 대칭으로 형성되기 때문에, 도 5A 내지 도 5C에는 편의적으로 한쪽 만이 도시되어 있다.

도 5A는 T4가 T5보다 작은 경우의 전기력선을 나타낸다. 전기력선은 캐소드(6)의 돌기부분의 폭방향의 단부를 향해서 굽어짐으로써 상기 단부에 전기력선(13)의 밀도가 증가하기 때문에 상기 단부의 전계가 전계중에서는 가장 강해진다(E_max-A).

도 5B는 T4와 T5가 대략 동일한 길이인 경우의 전기력선을 나타낸다. 이 경 우, 전기력선(13)은 캐소드(6)의 돌기부분의 폭방향의 단부를 향해 굽어지기 때문에, 상기 단부에 전계가 집중한다(E_max-B). 그러나, 게이트(5)로부터의 전기력선(13)의 밀도로서는 도 5A보다 낮아서, E_max-A는 E_max-B보다 커지게 된다.

도 5C는 T4가 T5보다 큰 경우의 전기력선을 나타낸다. 이 경우에는, 캐소드(6)의 돌기부분의 폭방향의 단부에 전기력선이 집중하지 않기 때문에 최대의 전계를 가지는 부분이 상기 폭방향의 단부에는 형성되지 않는다.

이상 설명한 전계집중에 의해 본 발명에 의한 소자의 전자 방출을 도 3을 참조하면서 순차적으로 이하 설명한다.

여기서, T1은 게이트(5)의 두께를 나타내고, T2는 절연층(3b)의 두께(=오목부(7)의 높이)를 나타내고, T3은 절연층(3a)의 두께(=기판(1) 표면으로부터 오목부(7)의 가장자리까지의 높이)를 나타낸다.

도 3의 소자에 전압(Vf)을 인가하면, 도 3에 있어서의 캐소드(6)와 게이트(5) 사이에 전계가 형성된다. 이 때, 캐소드(6)의 오목부(7)측의 단부가 대략 쐐기형상이며, 오목부(7)의 가장자리보다 오목부(7) 측에 돌기해서 돌기부분을 형성하고 있는 경우에는, 캐소드(6)의 면요소(6a) 내지 (6d)의 각 면에서 교차하는 점, 즉 A점 또는 C점 부근에 전계최대의 점이 형성된다. A점 및 C점의 다음으로는, 면요소(6c) 및 (6d)가 교차하는 선(B)의 부근의 전계가 높아진다.

전계의 강약은 상기 전계의 게이트(5)로부터 나오는 전기력선이 어느 정도 캐소드(6)의 돌기부분에 집중하는지로 정해진다. 지금까지의 검토의 결과, 캐소 드(6)의 A점 또는 C점에 형성되는 전계는, 캐소드(6)의 폭(T4)보다 게이트(5)의 폭(T5)이 넓어지는 만큼 큰 값이 되는 것을 알 수 있다. 바람직한 크기로서는, 예를 들면, T5 / T4 ＞ 1.5를 대략 만족하는 크기이다. 또, 후술하는, 게이트(5)에 대해서 캐소드(6)를 복수 형성하는 경우, 각 캐소드 간의 거리는 전계 집중의 관점으로부터 적어도 T2의 2배 이상 될 수 있고, 상기 거리는 T3이상이어도 된다.

지금까지, 최대 전계 점 A 및 점 C와 그 이외의 장소 B의 전계에 차이가 있는 것을 설명했다. 이 차이에 대해 상세하게 검토한 결과, 이 차이는 게이트(5)와 캐소드(6) 간의 거리(갭(8)의 크기)에 따라 변화하는 것을 알 수 있다. 이 거리 의존성에 대해 도 7A 내지 도 9를 참조하면서 이하 설명한다.

도 7A와 도 7B, 및 도 8A와 도 8B에서는 오목부(7) 내에 형성되어 있는 캐소드(6)의 돌기부분의 높이(h)가 서로 다른 경우를 나타내고 있다. 여기서 h1은 h2보다 작고, 따라서 d1은 d2보다 크다. 여기서 캐소드(6)와 게이트(5) 간의 거리 (d1) 및 (d2)는 캐소드(6)의 돌기부분에 형성되는 최대 전계점과 상기 게이트(5) 간의 최단 거리로서 정의한다. 캐소드(6)의 최대 전계점은 게이트(5)의 가장자리로부터 기판 표면에 평행한 방향에 있어서 δ로 나타내는 거리를 가지도록 배치되어 있다.

도 7B 및 도 8B에 있어서의 캐소드(6)의 전기력선은 각각 도 5A 및 도 6에 있어서의 그것들과 대응하도록 형성된다. 구체적으로는, 캐소드(6)와 게이트(5)가 극히 밀접했을 경우에는 도 6에 나타내는 전기력선(13)에 도시된 바와 같이, 캐소드(6)의 돌기부분의 폭방향 단부에 전기력선(13)이 집중하지 않게 된다. 환언하면, 캐소드(6)와 게이트(5)간의 거리(d2)에 의해 형성되는 돌기부분에 집중하는 전기력 선의 밀도와 같거나 또는 그 이상의 밀도가 되기 때문에, 형성되는 전계는 형상보다 상기 거리(d2)에 지배되는 것을 나타내고 있다. 환언하면, d2의 크기에 따라서, 위에서 도 4 및 도 5를 참조하면서 설명한, 형상에 의한 전계집중효과가 나타나지 않는 것이 밝혀졌다.

이 관계를 도 9의 그래프에 도시한다. 본 계산에서는 본 발명의 효과가 나타나는 구성, 즉 도 3에 있어서 20nm의 T1, 20nm의 T2, 500nm의 T3, 4000nm의 T4, 8000nm의 T5, 및 5nm의 (h)(도 4A 및 도 4B 참조)의 값을 사용했다.

도 9에 있어서, 횡축은 캐소드(6)와 게이트(5) 간의 거리(d)(도 7A의 (d1), 도 8A의 (d2))를 나타내고, 종축은 캐소드(6)의 돌기부분의 각 위치에 있어서의 전계를 나타내고 있다. 도 9에 있어서, 실선은 캐소드(6)의 돌기부분의 폭방향의 양단부(도 7A 및 도 7B, 및 도 8A 및 도 8B에 있어서의 A, C, D, 및 F)에 형성되는 전계가 거리(d)에 따라서 변화하는 상태를 나타낸다. 또, 파선은 캐소드(6)의 돌기부분의 폭방향의 중심(도 7A 및 도 7B, 및 도 8A 및 도 8B에 있어서의 B 및 E)의 전계가 거리(d)에 따라 변화하는상태를 나타낸다. 그런데, 이 계산에서는 재료의 물성, 예를 들면, 일 함수, 비저항 등은 관계가 없으며(엄밀하게는 게이트 재료와 캐소드 재료의 일 함수차이는 전계에 약간 관여함), 단순하게는 두 개의 전극층의 형상과 그들 사이의 거리에 의해 결정되는 것을 알 수 있다.

도 9는 거리(d)가 작아짐에 따라 도 3에 있어서의 A점 및 C점에 형성되는 전계와 B점에 형성되는 전계는 거의 차이가 없어지는 것을 나타내고 있다. 이 그래프의 전형적인 값을 표 1에 나타낸다.

d(nm)	Emax(V/cm)	Ec(V/cm)
3	8.63 × 107	8.37 × 107
10	3.25 × 107	2.76 × 107
15	2.36 × 107	1.57 × 107

표 1의 수치로부터 명백한 바와 같이, 거리(d)가 대략 3nm의 경우는, A점 및 C점과, B점 간의 전계강도의 차이(도 8B의 D점 및 F점과, E점 간의 전계강도의 차이)는 대략 3%이지만, 거리(d)를 확장함으로써 전계강도의 차이가 10% 이상으로 설정될 수 있는 것을 알 수 있다.

상술한 하나의 캐소드(6)의 돌기부분에 전계강도 간의 차이가 형성되는 경우의 바람직한 실시형태의 전자방출위치에 대해서 설명한다.

도 5A 내지 도 5C에 도시된 바와 같이, 캐소드(6)와 게이트(5) 간의 거리(d)를 적절한 거리로 유지하는 조건하에서 캐소드(6)와 게이트(5) 간에 전압을 인가하면, 동일한 캐소드(6) 중에서 상기 위치에 따라 전계강도가 달라진다. 파울러-노르드하임(Fowler-Nordheim)의 식에 의해 표현되는 전계에 의해서 전자 방출을 발생시켰을 경우, 발생된 전계차이로 인해 도 3의 (10)에 의해 예시적으로 도시된 바와 같이, 캐소드(6)의 돌기부분의 폭방향의 단부로부터 보다 많은 전자를 방출시킬 수 있다. 한편, 폭방향의 중심에서는 도 3의 (11)에 의해 도시된 바와 같이, 경미한 양의 전자를 방출시킬 수 있다. 이 결과, 전자방출점을 상기 돌기부분의 폭방향의 단부에 고정시킬 수 있었다.

상기 거리(d)와 전자방출량에 대해서는, FEEM(시판의 PEEM(광전자 현미경) 장치를 사용해서 전자방출부를 전자렌즈를 사용하여 확대하면서 전자 방출량을 광학적으로 계측하는 방법)를 사용해서 상세하게 조사했다. 상기 분석의 결과, 대략 6nm 이상의 거리(d)를 설정함으로써 명확하게 전자 방출부를 돌기부분의 폭방향 단부에 형성할 수 있었다. 해석의 결과, 중심부와 단부의 전자방출량의 차이는 1자리수 이상이 되는 것을 알 수 있었다. 그러나, 6nm보다 좁은 거리(d)에 형성하면 전자 방출부는 중심부근에도 형성된다. 또한, 거리(d)가 대략 3nm에서는 돌기부분의 폭방향에 있어서 랜덤하게 전자방출점이 관측되어, 전자방출위치의 구별은 명확하게 할 수 없었다.

이들 실험결과로부터, 전자방출점을 돌기부분의 폭방향 단부에 형성할 수 있는 조건으로서의 거리(d)의 하한은 대략 6nm 이상 필요하고, 10nm 이상 이어도 된다.

이상 설명한 바와 같이, 캐소드(6)의 돌기부분의 폭방향 단부에 안정적으로 전계집중하기 위해서 이하의 요건이 필요하다는 것이 판명되었다.

(1) 캐소드(6)의 폭보다 게이트(5)의 폭이 더 넓다.

(2) 캐소드(6)는 오목부(7) 내에 돌기하는 돌기부분을 가지고, 상기 돌기부분의 선단은 오목부(7)의 가장자리보다 게이트(5) 측에 가깝게 형성된다.

그 결과, 바람직한 실시형태에 있어서, 상기 전자방출소자의 전자방출점의 위치제어를 간단한 구성으로 달성할 수 있다. 또한, 후술하는 바와 같이, 게이트(5)에 돌출부를 가지는 구성의 전자방출소자에 있어서, 거리(d)가 6 nm이하의 경우에도 효율향상의 효과를 나타낸다고 확인되었다. 그 상세에 대하여는 후술한다.

다음에, 위에서 설명한 바와 같이, 상기 방출된 전자의 궤도에 대해서 설명한다.

(전자 방출에 있어서의 산란의 설명)

도 3에 있어서, 캐소드(6)의 돌기부분의 선단으로부터 대향하는 게이트(5)를 향해서 방출된 전자는 게이트(5)의 선단부에서 등방적으로 산란하고, 일부는 충돌하지 않고 외부로 인출된다. 다수의 전자는 게이트(5)의 측면(5b)에서 산란하고, 일부는 게이트(5)의 저면(5a)에서도 산란한다. 전자가 어느 면에서 산란되는 가에 따라서 효율에 영향을 끼치게 된다. 가능한 한, 돌기부분의 위치를 게이트(5)로부터 분리시킴으로써 게이트(5)의 저면(5a)에서의 산란을 감소시킴으로써 전자방출효율을 향상시킬 수 있다.

상술한 바와 같이, 게이트(5)에서 산란된 다수의 전자는 게이트(5)에서 몇차례의 탄성산란(다중산란)을 반복하지만, 게이트(5)의 상부에서는 전자를 산란시키지 못하고 애노드 측으로 비산한다.

상술한 바와 같이, 전자의 게이트(5)에서의 산란 회수(回數)(낙하의 회수)를 감소하는 구성으로 효율의 향상이 실현되는 것은 분명하다.

산란회수 및 거리에 대해서 도 10을 참조하면서 이하 설명한다.

본 소자의 전위는 캐소드(6)와 게이트(5) 사이에 갭(8)을 개재한 상태에서, 게이트측 전위(고전위)와 캐소드측 전위(저전위)로 구성된다. 도면에 있어서, S1, S2, 및 S3는 소자의 각 전위에 의해 결정되는 각각의 영역길이이며, 단순한 전극 두께, 절연층 두께 등과는 다르다.

본 발명에 의한 소자의 캐소드(6)와 게이트(5) 사이에 전압 Vf를 인가하면, 캐소드(6)의 돌기부분의 선단으로부터 대향하는 고전위의 게이트(5)로 전자가 방출되고, 상기 전자가 게이트(5)의 선단부에서 등방적으로 산란한다. 게이트(5)의 선단부로부터 방출된 다수의 전자는 종래의 소자와 마찬가지로, 게이트(5)에서 탄성산란이 1회 내지 수회에 걸쳐서 반복된다.

본 발명에 있어서, 애노드(20)와 소자 간의 구동전압에 의해 형성되는 공간 전위 분포가 종래의 것과는 다르기 때문에, 방출된 전자의 일부는 게이트(5)에서 산란하지 않고, 게이트(5)의 상부에 도달하여, 직접 애노드(20)에 도달한다. 이와 같이, 게이트(5)에서 산란되지 않은 전자는 전자방출효율 향상에 있어서 중요하다.

본 발명의 경우, 주로 거리(S1)에 의해 전자방출효율이 결정된다. 또한, S1이 첫번째 산란에서의 최대 비상거리보다 짧게 설정되면, 산란되지 않은 전자가 존재한다.

본 구성에 있어서의 산란의 거동의 상세한 검토를 실시했다. 그 결과, 게이트(5)에 사용된 재료의 일 함수 ψwk와 구동전압 Vf의 함수로서, 또한 S1 및 S3의 거리의 함수로서, 즉, 전자방출부 부근의 형상의 효과에 의해, 전자방출효율 향상이 가능해지는 영역이 존재하는 것이 밝혀졌다.

해석적인 검토의 결과, S1_max(도 3에서는 T1)에 관한 이하의 식(1)이 유도된다.

S1_max = A × exp｛B × Vf - ψwk)／Vf｝　　(1)

A = -0.78 ＋ 0.87 × log(S3)

B = 8.7

여기서, S1 및 S3는 거리(nm)를 나타내고, ψwk는 게이트(5)의 일 함수의 값(단위는 eV)을 나타내고, Vf는 구동전압(V)을 나타내고 , A는 S3의 함수를 나타내고, B는 상수를 나타낸다.

상기 설명한 바와 같이, 전자방출효율에는, S1이 산란에 관련되는 중요한 파라미터이고, S1을 (1) 식의 범위에서 설정함으로써 현저하게 효율향상의 효과를 얻을 수 있는 것을 알 수 있었다.

여기서 오목부(7) 내의 돌기형상에 대한 특징과 그 바람직한 형태에 대해서 이하 설명한다.

도 11A는 도 1B의 오목부(7)의 부근의 확대도이며, 도 11B은 캐소드(6)의 돌기부분을 확대한 단면 모식도이다.

돌기부분의 선단부를 확대하면, 그 선단부에는 곡율 반경(r)로 대표되는 돌기 형상이 존재한다. 이 곡율반경(r)에 따라서 돌기부분의 선단부의 전계강도가 다르다. 곡율반경(r)이 작을수록 전기력선의 집중이 더 많아지므로, 돌기부분 선단부에 높은 전계를 형성하는 것이 가능해진다. 따라서 돌기부분 선단부의 전계를 일정하게 유지한 경우, 즉 구동전계를 일정하게 유지한 경우, 곡율반경(r)이 상대적으로 작은 경우에는 거리(d)가 커지고, 곡율반경(r)이 상대적으로 큰 경우는 거리(d)가 작아진다. 거리(d)의 차이는 산란회수의 차이로 나타나므로, 곡율반경(r)이 작고, 거리(d)가 클수록 더 높은 전자방출효율을 나타낼 수 있다. 상기 관계는 도 11C를 참조하면서 이하 설명한다.

여기서는 횡축은 돌기부분의 선단부의 곡율반경(r)을 나타내고, 종축에 캐소드(6)와 게이트(5) 간의 거리(d)를 나타내고 있다.

또한, 도 11C의 곡선을 도 9에서와 같은 모델을 사용해서 계산한다. 도 11C는 돌기부분 선단부에서 얻어지는 전계를 일정하게 유지한 때에 얻어지는 곡율반경(r)과 거리(d)의 관계를 나타낸다. 이 계산예에서는, 곡율반경(r)이 1nm인 경우는 거리(d)를 15nm로 설정하는 것이 가능하고, 곡율반경(r)이 10nm인 경우에는 거리(d)가 3nm로 설정되는 것을 나타낸다.

이것은, 환언하면, 캐소드(6)의 돌기부분의 선단부의 형상 효과에 의해서, 전자방출효율이 증가하므로, 전자방출효율이 일정한 조건에 있어서는, 상술의 식 (1)의 S1를 크게 설정할 수 있게 된다. 이 사실에 의해 게이트(5)의 구조를 강고한 것으로 할 수 있다. 따라서, 장시간의 구동에 견딜 수 있는 안정된 소자를 제공할 수 있다.

그런데, 제조방법에도 의존하지만, 캐소드(6)의 돌기부분의 형상은 도 11B에 도시된 바와 같이 오목부(7) 내에 거리(x)를 가지고 진입하는 형태로 형성되는 경우도 있다. 이러한 형상은 캐소드(6)의 형성방법에 의존한다. EB증착법 등을 사용할 경우에는, 증착시의 각도, 시간뿐만이 아니라 T1 및 T2로 나타내는 두께도 파라미터가 된다. 한편, 스퍼터링 형성방법에서는 일반적으로 전착성(throwing power)이 크기 때문에 형상제어가 어렵다. 이 때문에, 스퍼터링압력 및 가스종류를 선택한 후, 기판에 이동방향을 제어하는 기구뿐만이 아니라 입자부착을 위한 특수한 기구가 필요하다.

상기 설명한 본 발명에 의한 전자방출소자의 제조방법에 대해서, 도 14-A 내지 도 14-C 및 도 14B-D 내지 도 14B-F를 참조하면서 이하 설명한다.

기판(1)은 소자를 기계적으로 지지하기 위한 절연성 기판이며, 석영유리, Na등의 불순물 함유량을 감소시킨 유리, 소다라임 유리 또는 실리콘 기판이다. 기판(1)은 높은 기계적 강도 뿐만 아니라, 건식 또는 습식 에칭, 현상액 등의 알칼리용액이나 산용액에 대한 내성의 기능이 필요하고; 디스플레이 패널과 같이 일체의 제품으로서 사용되는 경우는 막형성 재료나 다른 적층부재와의 열팽창차이가 작은 것이 바람직하다. 또, 기판(1)은 열처리에 의해 유리 내부로부터의 알칼리 원소 등이 확산하기 어려운 재료가 바람직하다.

최초로, 도 14A-A에 도시된 바와 같이, 기판(1) 상에 절연층(3a)이 되는 절연층(73), 절연층(3b)이 되는 절연층(74) 및 게이트(5)가 되는 도전층(75)을 적층한다. 절연층(73) 및 (74)는 가공성이 우수한 재료로 이루어진 절연성의 막이며, 예를 들면, SiN(Si_xN_y)나 SiO₂이며, 그 제작방법은 스퍼터링법 등의 일반적인 진공막형성법, CVD법, 및 진공증착법으로 형성된다. 절연층(73) 및 (74)의 두께는 각각 5nm 내지 50㎛의 범위로 설정되고, 50nm 내지 500nm의 범위에서 선택된다. 그러나, 절연층(74)을 절연층(73) 위에 적층한 후에 오목부(7)를 형성할 필요가 있기 때문에, 절연층(73)의 에칭되어야 할 양이 절연층(74)의 에칭되어야 할 양과 다르게 설정되어야 한다. 절연층(73)과 절연층(74)의 에칭량의 비(선택비)는 10 이상이 면 되고, 가능하면, 50 이상이면 된다. 구체적으로는, 예를 들면, 절연층(73)에는 Si_xN_y를 사용하고, 절연층(74)에는 SiO₂ 등의 절연성 재료, 인 농도가 높은 PSG, 또는 붕소 농도가 높은 BSG막 등을 사용할 수 있다.

도전층(75)은 증착법, 스퍼터링법 등의 일반적 진공 막형성기술에 의해 형성된다. 도전층(75)으로서는, 도전성에 부가해서 높은 열전도율을 가지고, 융점이높은 재료를 사용할 수 있다. 상기 재료는, 예를 들면, Be, Mg, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Al, Cu, Ni, Cr, Au, Pt, Pd 등의 금속 또는 이들 금속의 합금재료; 및 TiC, ZrC, HfC, TaC, SiC, 및 WC 등의 탄화물을 들 수 있다. 또, HfB₂, ZrB₂, CeB₆, YB₄, 및 GdB₄ 등의 붕화물; TiN, ZrN, HfN, 및 TaN 등의 질화물; Si 및 Ge 등의 반도체; 유기고분자 재료; 또 아몰퍼스카본, 그라파이트, 다이아몬드 라이크 카본, 및 다이아몬드를 분산한 탄소 및 탄소화합물 등도 들수 있다. 상기 도전층(75)의 재료는 이들 재료로부터 적절하게 선택된다.

도전층(75)의 두께는 5nm 내지 500nm의 범위에서 설정되고, 50nm 내지 500nm의 범위에서 선택된다.

다음에, 도 14A-B에 도시된 바와 같이, 상기 층의 적층의 후에, 포토리소그래피 기술에 의해 도전층(75) 상에 레지스트 패턴을 형성한 후, 에칭기술에 의해 도전층(75), 절연층(74), 및 절연층(73)을 순차적으로 가공한다. 이에 의해, 게이트(5)와 절연층(3b) 및 절연층(3a)으로 형성되는 절연부재(3)를 얻을 수 있다.

이러한 에칭가공에 일반적으로 사용되는 방법은 에칭가스로부터 변환된 플라스로 재료에 조사함으로써 재료의 정밀한 에칭가공이 가능한 RIE(반응성 이온 에칭; Reactive　Ion Etching)이다. 이 때의 선택되는 가공가스는 가공하는 대상 부재가 불화물을 형성하는 경우, CF₄, CHF₃, SF₆ 등의 불소계 가스이다. 상기 대상 부재가 Si나 Al 등의 염화물을 형성하는 경우는, Cl₂, 및 BCl₃ 등의 염소계 가스가 선택된다. 또 레지스트에 대한 상기 층의 선택비를 설정하기 위해, 또는 에칭면의 평활성을 확보하기 위해, 또는 에칭스피드를 올리기 위해서, 수소나 산소, 아르곤 가스 등이 수시로 첨가된다.

도 14A-C에 도시된 바와 같이, 에칭기술을 사용하여, 적층체의 한 측면에 있어 절연층(3b)의 측면만을 일부 제거해서, 오목부(7)를 형성한다.

에칭의 기술은, 예를 들면, 절연층(3b)이 SiO₂로 형성되는 재료이면, 버퍼 불화수소산(BHF)으로 불리는 불화암모늄과 불화수소산과의 혼합용액을 사용할 수 있다. 절연층(3b)이 Si_xN_y로 형성되는 재료이면, 열인산계 에칭액으로 에칭하는 것이 가능하다.

오목부(7)의 깊이, 즉 오목부(7)에 있어서의 절연층(3b)의 측면과 절연층(3a) 및 게이트(5)의 측면과의 거리는 소자형성 후의 누설전류에 깊게 관련되고, 오목부(7)가 깊게 형성될수록 누설전류의 값이 작아진다. 그러나, 오목부(7)를 너무 깊게 형성하면 게이트(5)가 변형하는 등의 문제가 발생하기 때문에, 대략 30nm 내지 200nm가 되도록 오목부(7)가 형성된다.

또한, 본 실시예는 절연부재(3)를 절연층(3a)과 절연층(3b)의 적층체로 한 형태를 나타냈지만, 본 발명은 이것으로 한정되는 것이 아니다. 상기 오목부(7)는 하나의 절연층의 일부를 제거함으로써 형성해도 된다.

다음에, 도 14B-D에 도시된 바와 같이, 게이트(5) 표면에 박리층(81)을 형성한다. 다음의 공정에서 퇴적하는 캐소드재료(82)를 게이트(5)로부터 박리하는 것을 목적으로 박리층을 게이트(5) 상에 형성한다. 이러한 목적을 위해서, 예를 들면, 게이트(5)를 산화시켜 산화막을 형성하거나, 또는 전해도금법에 의해 박리금속을 접합시키는 등의 방법에 의해 상기 박리층(81)이 형성된다.

도 14B-E에 도시된 바와 같이, 캐소드(6)를 구성하는 캐소드재료(82)를 기판(1) 상 및 절연부재(3)의 측면에 증착시킨다. 이 때, 캐소드재료(82)가 게이트(5) 상에도 증착된다.

캐소드재료(82)는 도전성이 있고, 전계방출하는 재료이면 되고, 일반적으로는 2000℃ 이상의 고융점, 5eV 이하의 일함수 재료이며, 산화물 등의 화학반응층이 형성되기 어렵거나, 또는 용이하게 반응층을 제거 가능한 재료이면 된다. 이러한 재료는, 예를 들면, Hf, V, Nb, Ta, Mo, W, Au, Pt, 및 Pd 등의 금속 또는 그 금속의 합금재료; TiC, ZrC, HfC, TaC, SiC, 및 WC 등의 탄화물; 및 HfB₂, ZrB₂, CeB₆, YB₄, 및 GdB₄ 등의 붕화물을 들 수 있다. 또, 상기 재료는 TiN, ZrN, HfN, 및 TaN 등의 질화물; 및 아몰퍼스카본, 그라파이트, 다이아몬드 라이크 카본, 및 다이아몬드를 분산한 탄소 및 탄소화합물 등을 들 수 있다.

사용될 수 있는 캐소드재료(82)의 퇴적방법은 증착법 및 스퍼터링법 등의 일반적인 진공막형성 기술이 있고, EB증착법이 가능하다.

상술한 바와 같이, 본 발명에 있어서 효율적으로 전자를 인출하기 위해 캐소드(6)가 최적의 형상이 되도록, 증착의 각도, 막형성 시간, 막형성시의 온도, 및 막형성시의 진공도를 제어해서 캐소드를 형성할 필요가 있다.

도 14B-F에 도시된 바와 같이, 박리층(81)을 에칭기술에 의해 제거함으로써, 게이트(5) 상의 캐소드재료(82)를 제거한다. 또, 기판(1) 상 및 절연부재(3) 측면상의 캐소드재료(82)를 포토리소그래피 등에 의해 패터닝해서, 캐소드(6)를 형성한다.

다음에 캐소드(6)와 전기적으로 도통하도록 전극(2)을 형성한다(도 1B). 이 전극(2)은 상기 캐소드(6)와 마찬가지로 도전성을 가지고 있고, 증착법, 스퍼터링법 등의 일반적 진공막형성 기술 및 포토리소그래피 기술에 의해 형성된다. 전극(2)의 재료로서는, 예를 들면, Be, Mg, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Al, Cu, Ni, Cr, Au, Pt, 및 Pd 등의 금속 또는 이들 금속의 합금재료; 및 TiC, ZrC, HfC, TaC, SiC, 및 WC 등의 탄화물을 들 수 있다. 상기 재료는 HfB₂, ZrB₂, CeB₆, YB₄, 및 GdB₄ 등의 붕화물; TiN, ZrN, 및 HfN 등의 질화물; Si 및 Ge 등의 반도체; 및 유기고분자 재료도 들 수 있다. 상기 재료는, 또 아몰퍼스카본, 그라파이트, 다이아몬드 라이크 카본, 다이아몬드를 분산한 탄소 및 탄소화합물 등도 들 수 있다. 상기 재료는 이들 재료로부터 적절하게 선택된다.

전극(2)의 두께는 50nm 내지 5mm의 범위에서 설정되고, 50nm 내지 5㎛의 범위에서 선택된다.

전극(2) 및 게이트(5)는 동일 재료나 또는 이종 재료로 형성되어도 되고, 동일한 형성방법으로 형성하여도 되고 또는 다른 방법으로 형성하여 된다. 그러나, 게이트(5)의 막두께는 전극(2)의 막두께 보다 얇은 범위에서 설정되는 경우가 있어서, 상기 게이트(5)는 저저항재료로 형성될 수 있다.

다음에, 상기 전자방출소자의 응용 형태에 대해서 이하 설명한다.

도 15A 내지 도 15C는 본 발명에 의한 전자방출소자에 있어서, 게이트(5)에 대해서 캐소드(6)를 복수 배치한 예이다. 도 15A는 본 실시예의 전자방출소자의 구성을 모식적으로 나타내는 평면 모식도이다. 도 15B는 도 15A의 선 (A-A＇)을 따라서 취한 단면 모식도이다. 도 15C는 도 15A에 있어서 소자를 지면 우측에서 본 측면도이다. 도면에, 캐소드(6A) 내지 (6D)가 되시되어 있다. 상기 소자는 캐소드(6)를 복수의 스트립 형상으로 분할해서, 각각 서로 소정의 거리를 두어 배치한 것 이외의 구성은 도 1A 내지 도 1C의 소자의 구성과 동일하다.

이와 같이 복수의 캐소드(6A)내지 (6D)를 형성하여 전계의 집중레벨을 제어하면, 각 캐소드(6A) 내지 (6D)의 돌기부분의 폭방향 단부로부터 우선적으로 전자를 방출한다. 그 결과, 도 1A 내지 도 1C에 도시된 바와 같이, 하나의 캐소드(6)를 형성했을 경우의 형상보다 전자빔 형상이 한층 더 균일한 전자빔원을 제공할 수 있다(전계가 집중되는 캐소드의 단부가 서로 인접하므로{즉, 캐소드(6A)의 우측단부와 캐소드(6B)의 좌측단부가 서로 인접하고, 마찬가지로, 캐소드(6B)의 우측단부와 캐소드(6C)의 좌측단부가 서로 인접하므로), 상기 전자빔 형상은 상호 인접한 단부의 물리적인 관계에 의거하여 제어될 수 있다}. 즉, 전자방출 개소가 특정되지 않기 때문에, 전자빔 형상을 제어하기 곤란한 것을 해소해서, 캐소드(6A) 내지 (6D)의 배열 레이아웃을 제어하는 것만으로 전자빔형상이 균일한 전자빔원을 제공할 수 있다.

본 실시예의 소자의 제조 방법은 도 14B-F의 공정에 있어서 캐소드의 수가 복수가 되도록 캐소드재료(82)를 패터닝하는 것이 포함된다.

한편, 도 16A 내지 도 16C는 본 발명에 의한 전자방출소자에 있어서, 게이트(5)가 캐소드(6)에 대향하는 부분에 돌출부를 가진 예이다. 도 16A는 본 실시예의 전자방출소자의 구성을 모식적으로 나타내는 평면 모식도이다. 도 16B는 도 16A의 선(A-A＇)을 따라서 취한 단면 모식도이다. 도 16C는 도 16A에 있어서 소자를 지면 우측에서 본 측면도이다. 또한, 도 17은 상기 소자의 조감도이다. 도면에서, 돌출부(90)는 게이트(5)에 형성되어 있다.

본 실시예의 소자의 특성에 대해서 도 17을 참조하면서 간단하게 이하 설명한다. 도 17은 도 16A 내지 도 16C의 소자의 캐소드(6)에 대한 게이트(5)의 대향 부위의 확대 모식도이다. 도면에서, 돌출부(90)의 면요소(90a) 및 (90b)는 캐소드(6)에 대향하는 부분에 도시된다. 캐소드(6)의 전계집중은 도 3에서 설명하였으므로, 여기서는 설명을 생략한다. 도 17은 게이트(5)의 측면에서 돌출하는 돌출부(90)가 형성되어 있고, 이 돌출부(90)의 폭을 T7로 설정한 것 이외에는 도 3과 동일한 도면이다. 돌출부(90)는 도전재료로 이루어지고, 게이트(5)의 일부이지만, 본 실시예의 설명의 편의상, 돌출부(90) 이외의 부위를 게이트(5)라고 부른다.

도 17에 있어서, 캐소드(6)로부터 방출된 전자는 대향하는 게이트(5) 및 돌출부(90)에 충돌하고, 일부의 전자는 게이트(5) 및 돌출부(90)에 충돌하지 않고 외부로 인출된다. 다수의 충돌한 전자는 돌출부(90)의 면요소(90a) 및 (90b)의 선단부에서 다시 등방적으로 산란한다. 다수의 산란된 전자는 돌출부(90)의 면요소(90a)에서 산란하고, 일부의 전자는 면요소(90b)에서도 산란한다. 이 때, 산란면 (90a) 및 (90b)에서 산란했을 경우의 탈출 궤도로부터 전자가 탈출한 수를 조사한 결과, 산란면(90a)에서 산란된 전자가 산란면(90b)에서 산란된 전자보다 탈출 확률이 높은 것이 밝혀졌다. 캐소드(6)의 폭(T4)과 돌출부(90)의 폭(T7)의 관계를 T4 ≥ T7(T7를 T4이하로 함)로 설정함으로써 전자방출효율이 수％로부터 수십％ 향상하는 것을 해석적으로 알 수 있다. T4와 T7와의 차이가 절연층(3b)의 높이인 T2의 2배 이상이 되면, 특히 효율이 향상될 수 있다. 또, 게이트(5)에 돌출부(90)를 가지고, T4 ≥ T7의 관계를 만족시키는 전자방출소자는, 상기 도 6에 도시된 구조(캐소드의 돌기부의 양단에 전기력선의 집중을 확인할 수 없는 구조)를 가지는 경우에도, 방출 전자의 탈출 확률이 높고, 전자방출효율의 향상이 확인되었다.

본 실시예의 소자의 제조방법으로서는, 도 14B-D의 박리층(81)의 제조공정을 생략하고, 게이트(5) 상에 직접 캐소드재료(82)를 퇴적시키는 공정을 포함하고; (F)의 공정에 있어서 기판(1) 상 및 절연부재(3)의 측면 상의 캐소드재료(82)를 패터닝해서 캐소드(6)를 형성하는 공정, 및 동시에 게이트(5) 상의 캐소드재료(82)를 패터닝해서 돌출부(90)를 형성하는 공정을 포함하여도 된다.

본 발명에 의한 전자빔장치는 도 15A 내지 도 15C의 구성에 도 도 16A 내지 도 16C의 구성을 조합함으로써 상승적인 효과를 얻을 수 있다. 그 구성예를 도 18A 내지 도 18C에 도시한다. 도 18A는 본 실시예의 전자방출소자의 구성을 모식적으로 나타내는 평면 모식도이다. 도 18B는 도 18A에 있어서의 선(A-A＇)를 따라서 취한 단면 모식도이다. 도 18C는 도 18A에 있어서 소자를 지면 우측에서 본 측면도이다. 도면에서, 돌출부(90A) 내지 (90D)는 게이트(5) 상에 형성되어 있으며, 각각 캐소드(6A) 내지 (6D)에 대응하도록 배치되어 있다. 캐소드(6A)내지 (6D)의 돌기부분과 돌출부(90A)내지 (90D)는 각각의 폭(T4)과 폭(T7)이 상기한 바와 같이, T4 ≥ T7를 만족시키도록 형성된다.

본 실시예에 있어서도, 도 15A 내지 도 15C의 소자와 마찬가지로, 전계의 집중의 레벨을 제어함으로써 각 캐소드(6A) 내지 (6D)의 돌기부분의 폭방향 단부로부터 우선적으로 전자를 방출할 수 있으므로, 전자빔 형상이 균일한 전자빔원을 제공할 수 있다. 또, 게이트(5) 상에 돌출부(90A) 내지 (90D)를 형성하여 그 폭(T7)을 캐소드(6A) 내지 (6D)의 돌기부분의 폭(T4)보다 작게 설정함으로써, 보다 전자방출효율이 높은 전자빔원을 형성할 수 있다.

상기 본 발명에 의한 전자방출소자의 설명에 있어서는, 절연부재(3)가 절연층(3a)와 (3b)으로 형성되어 있고, 오목부(7)에 게이트(5)의 하부면이 노출된 것을 나타냈다. 본 발명에 있어서는, 도 19에 도시된 바와 같이, 캐소드(6)의 돌기부분에 대향하는 게이트(5)의 측(본 실시예에서는 오목부(7)에 노출되는 면)이 절연층 (3c)로 덮여 있는 것이 적용될 수 있다. 도 1A 내지 도 1C의 소자에서는 캐소드(6)로부터 방출된 전자 중에서 게이트(5)의 저면(5a)에 충돌하는 전자는 애노드(20)에 도달하지 않고, 효율을 저감하는 요인(상술한 If성분)이 된다. 그러나, 도 19에 도시된 바와 같이, 게이트(5)의 하부면이 절연층(3c)으로 덮이는 구성에서는 상기 If를 저감할 수 있으므로, 전자방출효율이 향상한다. 게이트(5)의 하부면을 덮는 절연층 (3c)으로서는, 예를 들면, 막두께 20 nm정도의 SiN막을 사용할 수 있고, 이러한 구성에 의해 충분히 효율을 향상하는 효과를 얻을 수 있는 것이 확인되고 있다.

도 19의 구성에서는, 절연부재(3)를 절연층(3a), (3b), 및 (3c)의 적층체를 형성하지만, 절연층의 일부를 제거함으로써 오목부(7)를 형성해도 된다.

본 발명에 의한 전자빔장치는 도 19의 구성과 도 15A 내지 도 15C, 도 16A 내지 도 16C, 및 도 18A 내지 도 18C의 구성을 조합하는 것이 가능하다. 각 구성에 있어서의 조건은 마찬가지로 설정하고, 상기 전자빔장치는 마찬가지의 작용효과를 나타낸다.

이하, 본 발명에 의한 전자방출소자를 복수 배치해서 얻어지는 전자원을 가진 화상표시장치에 대해서, 도 12A 내지 도 12C를 참조하면서 설명한다.

도 12A에 있어서, 전자원기판(31), X방향 배선(32), 및 Y방향 배선(33) 이도시되어 있다. 전자원기판(31)은 먼저 설명한 전자방출소자의 기판(1)에 상당한다. 본 발명에 의한 전자방출소자(34) 및 결선(35)도 도시한다. 상기 X방향의 배선 (32)은 상기한 전극(2)을 공통으로 접속하는 배선이며, Y방향의 배선(33)은 상기한 게이트(5)를 공통으로 접속하는 배선이다.

m개의 X방향의 배선(32)은 Dx1 및 Dx2 내지 Dxm으로 구성되고, 진공 증착법, 인쇄법, 스퍼터링법 등을 사용하여 형성된 도전성 금속 등으로 구성할 수 있다. 배선의 재료, 막두께, 폭은 적절하게 설계된다.

Y방향의 배선(33)은 Dy1 및 Dy2 내지 Dyn의 n개의 배선으로 구성되고, X방향의 배선(32)와 마찬가지로 형성된다. 이들 m개의 X방향의 배선(32)과 n개의 Y방향의 배선(33) 사이에는 도시하지 않은 층간절연층이 형성되어 있고, 양방향의 배선을 전기적으로 분리하고 있다(m, n은 모두 양의 정수).

도시하지 않은 층간 절연층은, 진공 증착법, 인쇄법, 스퍼터링법 등을 사용하여 형성된 SiO₂ 등으로 구성된다. 상기 도시하지 않은 층간 절연층이, 예를 들면, 소망한 형상으로 형성하기 위해 X방향의 배선(32)을 형성한 전자원기판(31)의 전체면 또는 일부의 면에 형성되고; 특히, X방향의 배선(32)과 Y방향의 배선(33)의 교차부의 전위차에 견딜수 있도록, 막두께, 재료, 및 제조방법이 적절히 설정된다. X방향의 배선(32)과 Y방향의 배선(33)은 각각 외부 단자로서 인출되어 있다.

전극(2)과 게이트(5) (도 1A 내지 도 1C)는 m개의 X방향의 배선(32)과 n개의 Y방향의 배선(33)과 도전성 금속 등으로 이루어지는 결선(35)에 의해 전기적으로 접속되어 있다.

배선(32)과 배선(33)을 구성하는 재료, 결선(35)을 구성하는 재료, 및 전극(2)과 게이트(5)를 구성하는 재료는 일부가 동일한 구성원소 또는 전체가 동일한 원소로 이루어져도 되거나, 또는 각각 다른 구성원소로 이루어져도 된다.

X방향의 배선(32)에는 도시하지 않은 주사신호인가수단이 접속되고, X방향으로 배열한 전자방출소자(34)의 행을 선택하기 위한 주사신호를 인가한다. 한편, Y방향의 배선(33)에는 도시하지 않은 변조신호발생수단이 접속되고, Y방향으로 배열한 전자방출소자(34)의 각 열을 입력신호에 따라 변조한다.

각 전자방출소자에 인가되는 구동전압은 해당 소자에 인가되는 주사신호와 변조신호의 차이 전압의 형태로 공급된다.

상기 구성을 가지는 화상표시장치에 대해서는, 단순한 매트릭스 배선을 사용하여, 개별의 소자를 선택하여 독립적으로 구동가능하게 할 수 있다.

이러한 단순 매트릭스 배치의 전자원을 사용하여 구성한 화상표시장치에 대해서, 도 12B를 참조하면서 설명한다. 도 12B는 그 일부를 절개한 상태에 있어서 화상표시장치의 표시패널의 일례를 나타내는 모식도이다.

도 12B에 있어서, 도 12A와 동일한 부재에는 동일한 부호를 부여했다. 또, 리어플레이트(41)에는 전자원기판(31)을 고정하고, 페이스 플레이트(46)는 유리기판(43)의 내면에 형성된 발광부재로서의 형광체인 형광막(44), 애노드(20)인 메탈백(45) 등을 가지고 있다.

또, 지지프레임(42)이 도시되어 있고, 외위기(47)는 지지프레임(42)과, 이 지지프레임(42)에 플릿 유리 등을 개재해서 장착되어있는 리어플레이트(41) 및 페이스플레이트(46)로 구성되어 있다. 상기 외위기는 대기중 또는 질소중에서, 400 내지 500℃의 온도 범위에서 10분 이상 소성함으로써 프릿유리에 의해 밀봉된다.

외위기(47)는, 상술한 바와 같이, 페이스플레이트(46), 지지프레임(42), 리어플레이트(41)로 구성된다. 여기서, 리어플레이트(41)는 주로 전자원기판(31)의 강도를 보강하는 목적으로 설치되므로, 전자원기판(31) 자체로 충분한 강도를 가지는 경우에는, 부가적인 리어플레이트(41)는 제거할 수 있다.

즉, 전자원기판(31)에 직접 지지프레임(42)을 밀봉해서, 페이스플레이트(46), 지지프레임(42), 및 전자원기판(31)으로 외위기(47)를 구성해도 된다. 한편, 외위기(47)는, 페이스플레이트(46)와 리어플레이트(41) 사이에, 스페이서로 불리는 도시하지 않은 지지체를 배치함으로써, 대기압에 대해서 충분한 강도를 가진 구성을 가질 수 있다.

이러한 화상표시장치에서는, 방출된 전자의 궤도를 고려해서, 각 전자방출소자(34)의 상부에 형광체를 얼라이먼트해서 배치한다.

도 12C-A 및 도 12C-B는 도 12B의 화상표시장치에 사용되는 형광막(44)의 일례를 나타내는 모식도이다. 컬러디스플레이의 형광막은, 형광체(52)를 도 12C-A에 나타내는 블랙스트라이프 또는 도 12C-B에 나타내는 블랙 매트릭스로 불리는 형태로 배열해서 흑색 도전재(51) 및 형광체(52)로부터 구성되어도 된다.

다음에, 단순 매트릭스 배치의 전자원을 사용해서 구성한 표시 패널에 NTSC 방식의 텔레비젼 신호에 의거하여 텔레비젼 표시를 행하기 위한 구동회로의 구성예에 대해서 도 12D를 참조하면서 설명한다.

도 12D에는, 화상표시패널(61), 주사회로(62), 제어회로(63), 시프트레지스터(64)가 도시되어 있다. 라인메모리(65), 동기신호분리회로(66), 변조신호발생기(67), 및 직류전압원(Vx) 및 (Va)도 도시되어 있다.

표시패널(61)은 단자(Dx1) 내지 (Dxm), 단자(Dy1) 내지 (Dyn), 및 고압단자(Hv)를 개재해서 외부의 전기회로에 접속되어 있다. 단자 (Dx1) 내지 (Dxm)에 표시패널 내에 형성되어있는 전자원, 즉, m행 및 n열의 매트릭스형태로 배선된 전자방출소자군을 1행(N소자)씩 순차적으로 구동하도록 주사신호가 인가된다. 한편, 단자(Dy1) 내지 (Dyn)에는, 주사신호에 의해 선택된 1행의 전자방출소자의 각 소자의 출력전자빔을 제어하도록 변조신호가 인가된다.

고압단자(Hv)에는, 직류전압원(Va)에 의해, 예를 들면, 10[kV]의 직류전압이 공급되지만, 이것은 전자방출소자로부터 방출되는 전자빔에 형광체를 여기하는데 충분한 에너지를 부여하기 위한 가속전압이다.

상술한 바와 같이, 주사신호, 변조신호, 및 애노드에의 고전압 인가에 의해, 방출되어 가속된 전자를 형광체에 조사해서, 화상표시를 실현한다.

또한, 이러한 표시장치를 본 발명의 전자방출소자를 사용해서 형성하면, 상기 구성의 표시장치는 전자빔의 형상이 균일하게 나타나고, 결과적으로 양호한 표시특성을 나타내는 표시장치를 제공할 수 있다.

[실시예]

(실시예1)

도 1A 내지 도 1C에 도시된 구성을 가진 전자방출소자를, 도 14A-A 내지 도14A-C 및 도 14B-D 내지 도 14B-F 의 공정에 따라서 제작했다.

기판(1)으로서는, 플라스마 디스플레사용으로 개발된 저나트륨 유리인 PD200를 사용하고, 절연층(73)으로서 SiN(Si_xN_y)를 스퍼터링법에 의해 두께 500nm로 형성했다. 이어서, 절연층(74)으로서 두께 30nm의 SiO₂층을 스퍼터링법에 의해 형성했다. 절연층(74) 위에, 도전층(75)으로서 두께 30nm의 TaN막을 스퍼터링법에 의해 적층하였다(도 14A-A).

다음에, 포토리소그래피 기술에 의해 도전층(75) 상에 레지스트패턴을 형성한 후, 드라이 에칭기술에 의해 도전층(75), 절연층(74), 및 절연층(73)을 순차적으로 가공해서 게이트(5) 및 절연층(3a)와 (3b)로 구성되는 절연부재(3)를 형성한(도 14A-B). 이 때의 가공가스는, 절연층(73), (74), 및 도전층(75)에 불화물을 형성하는 재료가 선택되고 있기 때문에, CF₄계의 가스를 사용했다. 상기 가스를 사용하여 RIE가공을 실시한 결과, 절연층(3a) 및 (3b), 및 게이트(5)의 에칭 후의 각도는 기판(1)의 수평면에 대해서 대략 80°의 각도로 형성되었다. 게이트(5)의 폭(T5)은 100㎛로 설정하였다.

레지스트를 박리하고, BHF(불화수소산 및 불화암모늄의 용액)를 사용해 서 깊이 약 70nm가 되도록 에칭기술에 의해 절연층(3b)의 측면을 에칭해서, 절연부재(3)에 오목부(7)를 형성했다(도 14A-C).

게이트(5) 표면에 전해도금법에 의해 Ni를 전해석출시켜 박리층(81)을 형성했다(도 14B-D).

캐소드재료(82)인 몰리브덴(Mo)을 게이트(5) 상 및 절연부재(3)의 측면과 기판(1) 표면에 증착시켰다. 본 실시예에서는, 막형성 방법으로서 EB증착법을 사용했다. 본 형성방법에서는 기판(1)의 각도를 수평면에 대해 60°로 설정했다. 이에 의해, 게이트(5)의 상부에는 Mo가 60°로 입사하고, 절연부재(3)의 RIE 가공 후의 경사면에는 40°로 입사했다. 증착시에는 약 12 nm／min가 되도록 증착 속도를 정하고, 2.5분 증착시간을 정밀하게 제어함으로써 Mo를 경사면 상에 두께가 30nm가 되도록 형성했다(도 14B-E).

Mo막을 형성한 후, 요오드와 요오드화 칼륨을 함유하는 에칭액을 사용해서 게이트(5) 상에 석출시킨 Ni박리층(81)을 제거함으로써 게이트(5) 상의 Mo막을 박리 했다.

다음에, 캐소드(6)의 돌기부분의 폭(T4)(도 3)이 70㎛가 되도록 포토리소그래피 기술에 의해 레지스트 패턴을 형성했다. 그 후, 드라이 에칭기술에 의해 기판(1) 상 및 절연층(3)의 측면 상의 Mo막을 가공해서, 캐소드(6)를 형성했다. 이 때의 가공가스로서는, 캐소드재료(82)로서 사용한 몰리브덴이 불화물을 형성하기 때문에 CF₄계의 가스를 사용했다.

TEM(투과형 전자현미경)에 의한 단면해석의 결과, 캐소드(6)와 게이트(5) 간의 최단거리(d)는 9nm이었다.

다음에, 스퍼터링법에 의해 캐소드 상에 두께 500nm의 Cu를 퇴적하고, Cu막을 패터닝해서 전극(2)를 형성했다.

이상의 방법에 의해 소자를 형성한 후, 도 2에 도시된 구성을 사용해서 전자방출특성을 평가했다. 그 결과, 26V의 구동전압으로 평균의 전자방출전류(Ie)는 1.5㎂, 평균 17％의 전자방출효율을 얻을 수 있었다.

또, 본 실시예의 소자의 캐소드(6)의 돌기부분의 단면을 TEM에 의해 관찰한 결과, 상기 돌기부분은 도 13에 도시된 바와 같은 형상을 가진 단면형상을 나타냈다. 도 13에서 각 파라미터의 값을 추출한 결과, 그 값은 θ_A=75°,θ_B=80°, X=35nm, h=29nm, Dx=11nm, d=9nm였다.

(실시예2)

도 15A 내지 도 15C에 도시된 전자방출소자를 제작했다. 기본적인 제작방법은 실시예1과 동일하므로, 여기에서는 실시예1과의 차이만을 이하 설명한다.

도 14B-E의 공정에서, 몰리브덴의 막형성 방법으로서 EB증착법을 사용하고, 기판(1)의 각도를 수평면에 대해서 80°로 설정했다. 이에 의해 게이트(5)의 상부에는 Mo가 80°로 입사하고, 절연부재(3)의 RIE 가공후의 경사면에는 20°로 입사했다. 증착시에는 약 10 nm／min가 되도록 증착속도를 정하고 2분의 증착시간을 정밀하게 제어함으로써 Mo를 경사면 상에서 20nm의 두께를 가 지도록 형성했다.

Mo막을 형성한 후, 요오드와 요오드화 칼륨을 함유하는 에칭액을 사용해서 게이트(5) 상에 석출시킨 Ni박리층(81)을 제거함으로써 게이트(5) 상의 Mo막을 박리 했다.

다음에, 캐소드의 돌기부분의 폭(T4)이 3㎛, 인접하는 캐소드 간의 거리가 3㎛가 될 수 있도록 포토리소그래피 기술에 의해 레지스트 패턴을 형성했다. 그 후, 드라이 에칭기술에 의해 기판(1) 상 및 절연부재(3) 측면 상의 Mo막을 가공해서, 17라인의 캐소드를 형성했다. 이 때의 가공가스로서는, 캐소드재료(82)로서 사용한 몰리브덴이 불화물을 형성하기 때문에, CF₄계의 가스를 사용했다.

TEM에 의한 단면해석의 결과, 도 15B에 있어서의 캐소드(6)와 게이트(5) 간의 최단거리(d)는 8.5nm가 되었다.

실시예1의 방법과 마찬가지로 전극(2)을 형성한 후, 도 2에 나타낸 구성을 사용하여 전자방출특성을 평가했다. 그 결과, 26V의 구동전압에서 평균의 전자방출 전류 Ie가 6.2㎂, 평균 17％의 전자방출효율을 얻을 수 있었다.

이 특성으로부터 고찰하면, 캐소드를 복수로 제작한 결과, 전자방출전류가 캐소드의 갯수만큼만 증가한 것으로 추측된다.

또, 마찬가지의 제조방법으로, 캐소드의 돌기부분의 폭 및 인접하는 캐소드간의 거리를 각각 0.5㎛로 각각 설정하고, 캐소드의 갯수를 100라인으로 증가시켰다. 그 후, 상기 소자는 약 6배의 전자방출량을 얻을 수 있었다.

(실시예3)

도 16A 내지 도 16C에 도시된 전자방출소자를 제작했다. 기본적인 제작방법은 실시예1과 마찬가지이므로, 실시예1과의 차이만을 이하 설명한다.

절연층(74)으로서 SiO₂를 스퍼터링법에 의해 40nm의 두께로 퇴적하고, 도전층(75)으로서는 TaN을 스퍼터링법에 의해 40nm의 두께로 퇴적했다.

절연층(73), 절연층(74), 및 도전층(75)을 실시예1과 마찬가지의 방법으로 RIE가공에 의해 드라이 에칭했다. 에칭 후의 절연부재(3) 및 게이트(5)의 측면은 기판(1)의 표면에 대해서 80°의 각도로 형성되었다. 그 후, BHF를 사용해서 깊이 약 100nm의 오목부를 형성하도록 에칭기술에 의해 절연층(3b)의 측면만 에칭해서 절연부재(3)에 오목부(7)을 형성했다.

도 14B-E의 공정에 있어서, 몰리브덴의 막형성 방법으로서 EB증착법을 사용해서 기판(1)의 각도를 수평면에 대해 60°로 설정했다. 이에 의해, 게이트(5)의 상부에는 Mo가 60°로 입사하고, 절연부재(3)의 RIE 가공 후의 경사면에는 입사각도가 40°로 입사했다. 증착시에는 약 10 nm／min가 되도록 증착속도를 정하고 4 분의 증착시간을 정밀하게 제어함으로써, 경사면 상에 40nm의 두께를 가지도록 Mo를 형성했다.

다음에, 캐소드(6)의 돌기부분의 폭(T4)을 70㎛, 게이트(5) 상의 돌출부(90)의 폭(T7)이 T4보다 작아질 수 있도록 포토리소그래피 기술에 의해 레지스트 패턴을 형성했다. 여기서, T7은 레지스트 패턴의 테이퍼 형상의 제어에 의해 제어했다. 그 후, 드라이 에칭기술에 의해 기판(1) 상, 절연부재(3) 측면 상, 및 게이트(5) 상의 Mo막을 가공해서, 캐소드(6) 및 돌출부(90)를 형성했다. 이 때의 가공 가스로서는, 캐소드재료(82)로서 사용한 몰리브덴이 불화물을 형성하기 때문에 CF₄계의 가스를 사용했다.

상기 얻어진 돌출부(90)의 폭(T7)은 캐소드(6)의 돌기부분의 폭(T4)보다 30 nm만큼 작아진다.

TEM에 의한 단면해석의 결과, 도 16B에 있어서의 캐소드(6)와 게이트(5)간의 최단거리(d)는 15 nm가 되었다.

다음에, 실시예1과 마찬가지의 방법으로, 전극(2)을 형성한 후, 도 2에 나타낸 구성을 사용하여 전자방출특성을 평가했다. 그 결과, 35V의 구동전압에서 평균의 전자방출전류 Ie가 1.5㎂이었고, 평균 20％의 전자방출효율을 얻을 수 있었다.

(실시예4)

도 18A 내지 도 18C에 도시된 전자방출소자를 제작했다. 기본적인 제작방법은 실시예3과 마찬가지이므로, 실시예3과의 차이만을 이하 설명한다.

실시예3과 마찬가지의 방법으로, 캐소드재료(82)인 몰리브덴(Mo)을 게이트(5)에도 증착시켰다. 본 실시예에서는 막형성 방법으로서 스퍼터링 증착법을 사용하고, 기판(1)의 각도를 스퍼터링 타겟에 대해서 수평이 되도록 설정했다. 스퍼터링 입자가 한정된 각도로 기판(1)면에 입사되도록, 아르곤 플라즈마를 진공도 0.1 Pa로 생성하고, 기판(1)과 Mo타겟의 사이의 거리를 60mm이하(0.1 Pa로의 평균 자유 행정)이 되도록 기판(1)을 설치했다. 또한, 적층체의 측면의 Mo막의 두께가 20 nm가 되도록 10 nm／min의 증착 속도로 Mo막을 형성했다.

Mo막 형성 후, 캐소드의 돌기부분의 폭(T4) 및 돌출부의 폭(T7)이 3㎛, 인접하는 캐소드 간 및 인접하는 돌기 간의 거리가 3㎛가 될 수 있도록 포토리소그래피 기술에 의해 레지스트 패턴을 형성했다.

그 후, 드라이 에칭기술에 의해 Mo막을 가공함으로써, 17라인의 캐소드와 이에 대응하는 17라인의 돌출부를 형성했다. 이 때의 가공가스로서는, 캐소드재료(82)로서 사용한 몰리브덴이 불화물을 형성하기 때문에, CF₄계의 가스를 사용했다. 얻어진 돌출부의 폭(T7)은 캐소드의 돌기부분의 폭(T4)보다 약 10nm 내지 30nm 만큼 작아졌다.

TEM에 의한 단면해석의 결과, 도 18B에 있어서의 캐소드와 게이트(5) 간의 최단거리(d)는 8.5nm가 되었다.

다음에, 실시예1과 마찬가지의 방법으로 전극(2)을 형성한 후, 도 2에 나타낸 구성을 사용하여 전자방출특성을 평가했다. 그 결과, 35V의 구동전압에서 평균 전자방출전류 Ie가 1.8㎂이었고, 평균 18％의 전자방출효율을 얻을 수 있었다.

또, 상술의 실시예2 및 실시예4의 전자방출소자를 사용하여, 도 12B의 화상표시장치를 제작했다. 그 결과, 전자빔의 성형성이 우수한 표시장치를 제공할 수 있어서, 표시화상이 양호한 표시장치를 실현할 수 있었다. 상기 모든 실시예에 있어서, 게이트 전극(5)의 절연부재의 오목부에 대향하는 부분(게이트 전극의 하부면)을 절연층으로 피복하여도 된다. 전자방출부(도전층의 돌기부의 단부)로부터 방출된 전자 중에서, 게이트의 하부면을 조사하는 전자는 애노드에 도달하지 않고, 효율을 저감하는 요인(상술의 If성분)이 된다, 그러나, 게이트 전극의 하부면이 절연층에 의해 덮이는 구성에서는, If를 저감할 수 있으므로, 효율을 향상시킨다. 게이트 전극(5)의 절연부재의 오목부에 대향하는 부분(게이트 전극의 하부면)을 덮는 절연층으로서는, 예를 들면, 막두께 20nm정도의 SiN막을 사용할 수 있고, 이 구성에 의해 충분히 효율향상 효과를 얻을 수 있는 것이 확인되었다.

본 발명을 전형적인 실시예를 참조하면서 설명하였지만, 본 발명은 상기 개시된 전형적인 실시예로 한정되지 않는 것으로 이해되어야 한다. 이하 특허 청구범위는 이러한 모든 변경과 등가의 구성 및 기능을 망라하도록 최광의로 해석되어야 한다.

도 1A, 도 1B, 및 도 1C는 본 발명에 의한 전자선장치의 바람직한 실시형태의 전자방출소자의 구성을 모식적으로 나타내는 도면;

도 2는 본 발명에 의한 전자방출소자를 측정하는 시스템을 모식적으로 나타내는 도면;

도 3은 도 1A 내지 도 1C의 전자방출소자의 부분 확대모식도;

도 4A 및 도 4B는 본 발명에 의한 전자방출소자에 전압을 인가했을 경우에 발생하는 전계집중의 상태를 나타내는 도면;

도 5A, 도 5B, 및 도 5C는 본 발명에 의한 전자방출소자에 전압을 인가했을 경우에 발생하는 전계집중의 상태를 나타내는 도면;

도 6은 본 발명에 의한 전자방출소자에 있어서, 돌기부분이 높은 경우에 나타나는 전기력선을 도시한 도면;

도 7A 및 도 7B는 본 발명에 의한 전자방출소자에 있어서의, 게이트와 캐소드 간의 거리와 캐소드의 돌기부분의 최대 전계점과의 관계를 나타내는 도면;

도 8A 및 도 8B는 본 발명에 의한 전자방출소자에 있어서의, 게이트와 캐소드 간의 거리와 캐소드의 돌기부분의 최대 전계점과의 관계를 나타내는 도면;

도 9는 본 발명에 의한 전자방출소자에 있어서의, 게이트와 캐소드간의 거리와 캐소드의 돌기부분의 최대 전계점과의 관계를 나타내는 도면;

도 10은 본 발명에 있어서의 방출된 전자의 산란의 회수와 게이트와 캐소드간의 거리와의 관계를 설명하기 위한 도면;

도 11A, 도 11B, 및 도 11C는 본 발명에 의한 전자방출소자에 있어서, 캐소드의 돌기부분의 작용을 설명하기 위한 도면;

도 12A는 본 발명에 의한 전자방출소자를 복수 구비한 전자원의 일례의 평면 모식도;

도 12B는 본 발명에 의한 전자선장치를 사용하여 구성되는 화상표시장치의 일례인 표시패널의 구성을 나타내는 사시도;

도 12C-A 및 도 12C-B는 도 12B의 표시패널에 사용되는 형광막의 구성예를 나타내는 평면 모식도;

도 12D는 도 12B의 표시패널에 텔레비젼화면을 표시하기 위한 구동회로의 구성예를 나타내는 평면 모식도;

도 13은 본 발명의 실시예에 의한 캐소드의 돌기부분의 단면 형상을 나타내는 모식도;

도 14A-A, 도 14A-B, 및 도 14A-C는 본 발명에 의한 전자방출소자의 제조공정을 나타내는 단면 모식도;

도 14B-D, 도 14B-E, 및 도 14B-F는 본 발명에 의한 전자방출소자의 제조 공정을 나타내는 단면 모식도;

도 15A, 도 15B, 및 도 15C는 본 발명에 의한 전자방출소자의 다른 구성예를 나타내는 도면;

도 16A, 도 16B, 및 도 16C는 본 발명에 의한 전자방출소자의 다른 구성예를 나타내는 도면;

도 17은 도 16A 내지 도 16C의 전자방출소자의 부분 확대 모식도;

도 18A, 도 18B, 및 도 18C는 도 15A 내지 도 15C의 소자와 도 16A 내지 도 16C의 소자를 조합한 구성을 나타내는 도면;

도 19는 본 발명에 의한 전자선장치의 다른 실시형태의 전자방출소자의 구성을 모식적으로 나타내는 도면.

[주요부분에 대한 도면부호의 설명]

1: 기판 2: 전극

3a, 3b: 절연층 3: 절연부재

5: 게이트 6: 캐소드

7: 오목부 90: 돌출부

Claims (5)

1. 표면에 오목부를 가지는 절연부재;

   상기 절연부재의 표면에 위치하는 게이트;

   상기 오목부의 가장자리로부터 상기 게이트를 향해서 돌기하는 돌기부분을 가지고, 상기 절연부재의 표면에 위치하는 캐소드; 및

   상기 게이트가 상기 돌기부분과의 사이에 배치되도록 상기 돌기부분과 대향 하여 배치된 애노드를 가지고,

   상기 돌기부분의 상기 오목부의 가장자리를 따른 방향의 길이가, 상기 게이트의 상기 돌기부분에 대향하는 부분의 상기 오목부의 가장자리를 따른 방향에 있어서의 길이보다 짧은 것을 특징으로 하는 전자선장치.
2. 제1항에 있어서,

   상기 게이트에 대응해서 복수의 캐소드를 배치하는 것을 특징으로 하는 전자선장치.
3. 제1항에 있어서,

   상기 게이트가 상기 캐소드의 돌기부분에 대향하는 부분에 돌출부를 가지고, 상기 돌출부는 상기 오목부의 가장자리를 따른 방향에 있어서, 상기 돌기부분보다 길지 않은 것을 특징으로 하는 전자선장치.
4. 제1항에 있어서,

   상기 게이트가 상기 오목부에 대향하는 부분에서 절연층으로 덮여 있는 것을 특징으로 하는 전자선장치.
5. 제1항에 기재된 전자선장치; 및

   상기 애노드 위에 위치하는 발광부재

   를 가지는 것을 특징으로 하는 화상표시장치.

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