KR20090106874A - Overlay vernier in semiconductor device - Google Patents

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KR20090106874A
KR20090106874A KR1020080032267A KR20080032267A KR20090106874A KR 20090106874 A KR20090106874 A KR 20090106874A KR 1020080032267 A KR1020080032267 A KR 1020080032267A KR 20080032267 A KR20080032267 A KR 20080032267A KR 20090106874 A KR20090106874 A KR 20090106874A
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Abstract

PURPOSE: An overlay vernier of a semiconductor device is provided to prevent a particle defect due to separation of residual polysilicon in a subsequent process. CONSTITUTION: An overlay vernier of a semiconductor device includes an overlay vernier mother pattern, an overlay vernier son pattern, an indicator, a vernier dummy pattern(130), and a connecting pattern(135). The overlay vernier mother pattern is formed on a substrate(100). The overlay vernier son pattern is arranged in the overlay vernier mother pattern. The vernier dummy pattern is formed in a substrate region between the indicator and the mother pattern in order to protect the mother pattern. The connecting pattern connects the dummy patterns.

Description

반도체 소자의 오버레이 버니어{Overlay vernier in semiconductor device}Overlay vernier in semiconductor device

본 발명은 반도체 소자에 관한 것으로, 특히, 식각(etch) 공정 시 결함(defect) 유발을 억제할 수 있는 구조의 오버레이 버니어(overlay vernier)에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to an overlay vernier having a structure capable of suppressing defects during an etching process.

반도체 소자의 집적도가 급격히 증가됨에 따라, 미세 패턴의 형성이 요구되고 있다. 반도체 소자를 위한 미세 패턴을 패터닝하는 과정에서, 상부층의 패턴과 하부층의 패턴 간의 오버레이(overlay) 정도를 검출하고 이러한 오버레이 정도를 정확히 제어하는 것이 매우 중요하게 인식되고 있다. 디자인 룰(design rule) 60㎚ 급 이하의 플래시(FLASH) 메모리 소자의 드레인 콘택(drain contact)을 위한 콘택홀(contact hole)과 같이 미세한 임계선폭(CD: Critical Dimension)을 가지는 패턴을, 웨이퍼 상에 포토리소그래피(photolithography) 과정을 통해 전사하여 형성할 때, 이러한 콘택홀은 낸드 스트링(NAND string)의 드레인 정션(drain junction)에 정확히 정렬되는 것이 요구된다. 이러한 콘택홀의 정렬을 위해서, 오버레이 버니어 구조가 도입된다. As the degree of integration of semiconductor devices is rapidly increased, the formation of fine patterns is required. In the process of patterning a fine pattern for a semiconductor device, it is very important to detect the degree of overlay between the pattern of the upper layer and the pattern of the lower layer and to accurately control the degree of overlay. Design rule A pattern having a fine critical dimension (CD), such as a contact hole for a drain contact of a flash memory device of 60 nm or less, is formed on a wafer. When transferred and formed through photolithography, these contact holes are required to be exactly aligned with the drain junction of the NAND string. For the alignment of such contact holes, an overlay vernier structure is introduced.

드레인 콘택홀을 위한 마스크(mask)에 사용되는 오버레이 버니어 구조는, 웨 이퍼 또는 기판에 얕은트렌치소자분리(STI: Shallow Trench Isolation) 구조를 형성할 때, 기판에 홈으로 박스(box) 형상으로 형성되는 버니어 모패턴과, 드레인 콘택홀을 위한 마스크로 도입되는 포토레지스트 패턴(photoreist pattern)의 버니어 자패턴으로 구성될 수 있다. 모패턴에 대한 자패턴의 정렬 정도를 측정함으로써, 드레인 콘택홀과 하부의 정션 간의 정렬 정도를 확인할 수 있게 된다. 그런데, 후속되는 식각 과정에서 파티클(particle)과 같은 결함이 이러한 오버레이 버니어 구조로부터 유발되는 현상이 관측되고 있다. The overlay vernier structure used for the mask for the drain contact hole is formed in a box shape as a groove in the substrate when forming a shallow trench isolation (STI) structure in the wafer or the substrate. And a vernier pattern of a photoresist pattern introduced as a mask for the drain contact hole. By measuring the degree of alignment of the child pattern with respect to the mother pattern, it is possible to confirm the degree of alignment between the drain contact hole and the bottom junction. However, a phenomenon in which defects such as particles are caused from such an overlay vernier structure is observed in the subsequent etching process.

도 1 내지 도 4는 종래의 오버레이 버니어 구조에 의한 결함 유발을 설명하기 위해서 제시한 도면들이다. 도 1은 드레인 콘택홀을 위한 마스크 형성 후의 오버레이 버니어 영역(10)을 보여주는 사진 이미지(image)이다. 오버레이 버니어 영역(10)은 스크라이브 레인(scribe lane) 영역에 배치되고 있으며, 기판에 소자분리를 위한 트렌치(trench)와 함께 홈 형태로 형성되는 버니어 모패턴(11)이 콘케이브 박스(concave box) 형태로 구비된다. 이러한 모패턴(11)에 정렬되는 위치에 마스크인 포토레지스트 패턴의 자패턴(15)이 정렬되게 된다. 1 to 4 are diagrams for explaining the cause of the defect caused by the conventional overlay vernier structure. 1 is a photographic image showing the overlay vernier region 10 after mask formation for the drain contact hole. The overlay vernier region 10 is disposed in a scribe lane region, and a vernier mother pattern 11 formed in a groove shape together with a trench for device isolation on a substrate is formed of a concave box. It is provided in the form. The magnetic pattern 15 of the photoresist pattern, which is a mask, is aligned at a position aligned with the mother pattern 11.

이러한 버니어 모패턴(11) 및 자패턴(15)이 배치되는 오버레이 버니어 영역(10)에 인근하는 표식 영역(20)에 해당 공정 단계를 표시하는 인식표식(21, 23)들이 배치된다. 버니어 모패턴(11)이 형성되는 공정 단계는 소자분리 형성 단계이므로 이를 대변하는 제1표식(21)이 ISO로 버니어 모패턴(11)의 형성과 함께 형성된다. 자패턴(15)이 형성되는 단계는 드레인콘택홀 형성 단계이므로, 이를 대변하는 제2표식(23)이 DCT로 버니어 자패턴(15)과 마찬가지로 포토레지스트 패턴으로 형성 된다. Recognition markers 21 and 23 indicating the process steps are disposed in the marking region 20 adjacent to the overlay vernier region 10 in which the vernier mother pattern 11 and the child pattern 15 are disposed. Since the process step in which the vernier mother pattern 11 is formed is a device isolation forming step, a first mark 21 representing the vernier mother pattern 11 is formed together with the formation of the vernier mother pattern 11 in ISO. Since the magnetic pattern 15 is formed in the drain contact hole forming step, the second mark 23 representing the magnetic pattern 15 is formed as a photoresist pattern in the same manner as the vernier magnetic pattern 15 by DCT.

이러한 표식 영역(20)과 오버레이 버니어 영역(10)은 상당한 거리, 예컨대, 대략 5㎛ 정도 이격되게 설계된다. 따라서, 표식 영역(20)과 오버레이 버니어 영역(10)의 경계 영역은 상당히 넓은 영역으로 설정되며, 이러한 경계 영역에는 버니어 더미 패턴(dummy pattern: 13)들이 배치되고 있다. 이러한 버니어 더미 패턴(13)들은 모패턴(11)이 형성된 후, 후속되는 식각이나 화학기계적연마(CMP: Chemical Mechanical Polishing) 등에 의해서 모패턴(11)이 침해 또는 손상되는 것을 억제하기 위해서, 도 2에 제시된 바와 같이 반복되는 사각 패턴들의 형상으로 형성되고 있다. These marker regions 20 and overlay vernier regions 10 are designed to be spaced apart by a considerable distance, for example about 5 μm. Therefore, the boundary area between the mark area 20 and the overlay vernier area 10 is set to a fairly wide area, and vernier dummy patterns 13 are disposed in the boundary area. These vernier dummy patterns 13 are formed after the mother pattern 11 is formed, in order to suppress the infringement or damage of the mother pattern 11 by subsequent etching or chemical mechanical polishing (CMP), FIG. 2. It is formed in the shape of repeated square patterns as shown in.

이러한 버니어 더미 패턴(13)들은 도 3에 제시된 바와 같이 엠보싱(embossing) 모양으로 기판(17)에 홈 형태로 형성된다. 그런데, 드레인 콘택홀을 채우는 도전성 폴리실리콘(polysilicon)층을 증착하고 CMP한 후 에치 백(etch back)하여 드레인 콘택을 형성할 때, 이러한 버니어 더미 패턴(13)의 홈 측벽에 증착된 폴리실리콘(31)이 잔류되고, 잔류된 폴리실리콘(31)들이 떨어져 나와, 도 4에 제시된 바와 같이, 파티클성 결함(14)을 유발할 수 있다. 이러한 파티클성 결함(14)은 식각 공정이 수행되는 동안 상대적으로 약하게 붙어있던 부분이 떨어져 나와 유발되고 있다. These vernier dummy patterns 13 are formed in a groove shape in the substrate 17 in an embossing shape as shown in FIG. 3. However, when the conductive polysilicon layer filling the drain contact hole is deposited, CMP and then etched back to form a drain contact, the polysilicon deposited on the sidewalls of the grooves of the vernier dummy pattern 13 is formed. 31) may remain, and the remaining polysilicon 31 may come off, causing particle defects 14, as shown in FIG. The particle defect 14 is caused by a relatively weak portion coming off during the etching process.

개개의 버니어 더미 패턴(13)들은 도 2 및 도 3에 제시된 바와 같이 고립된 홈으로 형성되므로, 잔류된 폴리실리콘(31)은 고립된 홈의 측벽에 잔류되게 된다. 따라서, 잔류된 폴리실리콘(31)은 단지 기판(17)과 홈 측벽에만 접촉하게 되므로, 흡착력이 상당히 낮게 형성될 수 있다. 따라서, 상대적으로 낮은 흡착력에 의해서 잔류 폴리실리콘(13)이 떨어져 나와, 도 4에 제시된 바와 같이, 파티클성 결함(14) 및 이에 따른 버니어 더미 패턴(13)에의 손상이 유발될 수 있다. 파티클성 결함(14)은 반도체 소자의 전기적 특성을 저하시켜 후속 공정의 진행을 어렵게 하고 있다. 따라서, 이러한 버니어 더미 패턴(13)에의 손상 발생을 억제할 수 있는 방법의 개발이 요구되고 있다. Since the individual vernier dummy patterns 13 are formed of isolated grooves as shown in FIGS. 2 and 3, the remaining polysilicon 31 remains on the sidewalls of the isolated grooves. Thus, the remaining polysilicon 31 comes into contact only with the substrate 17 and the groove sidewalls, so that the adsorption force can be formed to be considerably low. Accordingly, the residual polysilicon 13 is released by the relatively low adsorption force, and as shown in FIG. 4, damage to the particle defect 14 and thus the vernier dummy pattern 13 may be caused. The particle defect 14 lowers the electrical characteristics of the semiconductor device, making it difficult to proceed with subsequent processes. Therefore, development of the method which can suppress the occurrence of the damage to the vernier dummy pattern 13 is calculated | required.

본 발명은 오버레이 버니어 패턴 주위에 도입되는 더미 패턴들로부터 파티클성 결함이 유발되는 것을 억제할 수 있는 반도체 소자의 오버레이 버니어 구조를 제시하고자 한다. An object of the present invention is to provide an overlay vernier structure of a semiconductor device capable of suppressing occurrence of particle defects from dummy patterns introduced around an overlay vernier pattern.

본 발명의 일 관점은, 기판 상에 형성된 오버레이 버니어 모패턴; 상기 오버레인 버니어 모패턴에 정렬될 오버레이 버니어 자패턴; 상기 오버레이 버니어 모패턴에 인근하여 공정 단계를 표시하는 표식; 상기 표식과 상기 모패턴 사이의 기판 영역에 상기 모패턴의 보호를 위해 상호 간에 고립된 형상으로 형성된 버니어 더미(dummy) 패턴들; 및 상기 더미 패턴들 사이를 연결시키는 연결 패턴들을 포함하는 반도체 소자의 오버레이 버니어(overlay vernier)를 제시한다. One aspect of the invention, the overlay vernier mother pattern formed on the substrate; An overlay vernier child pattern to be aligned with the overrain vernier mother pattern; A marker indicating a process step in the vicinity of the overlay vernier mother pattern; Vernier dummy patterns formed in a substrate area between the mark and the mother pattern to be isolated from each other to protect the mother pattern; And an overlay vernier of a semiconductor device including connection patterns connecting the dummy patterns.

상기 더미 패턴은 상기 기판에 소자분리를 위한 트렌치(trench)를 형성할 때 상기 오버레이 버니어 모패턴과 함께 상기 기판에 고립 홈 형태로 형성되고, 상기 연결 패턴은 상기 홈들을 이어주는 도랑 형태로 형성된 반도체 소자의 오버레이 버니어(overlay vernier)를 제시한다. The dummy pattern is formed in an isolated groove shape on the substrate together with the overlay vernier mother pattern when forming a trench for device isolation on the substrate, and the connection pattern is formed in a trench shape connecting the grooves. Propose an overlay vernier of.

본 발명의 실시예는, 본 발명은 오버레이 버니어 패턴 주위에 도입되는 더미 패턴들을 연결 패턴들로 연결시켜, 전체 더미 패턴들이 모두 연결되도록 한다. 전체 더미 패턴들이 연결되므로, 더미 패턴들의 측벽에 잔류되는 폴리실리콘들 또한 전체적으로 연결된 상태이게 되므로, 상대적으로 강한 흡착력으로 더미 패턴들에 부착된 상태로 유지될 수 있다. 따라서, 잔류 폴리실리콘들이 후속 과정에서 이탈 또는 유리되어 파티클성 결함이 유발되는 것을 유효하게 억제할 수 있다. In the embodiment of the present invention, the present invention connects dummy patterns introduced around the overlay vernier pattern with connection patterns, so that all the dummy patterns are connected. Since the entire dummy patterns are connected, polysilicon remaining on the sidewalls of the dummy patterns is also connected as a whole, so that the dummy patterns may be attached to the dummy patterns with relatively strong adsorption force. Thus, residual polysilicon can be effectively suppressed from being released or released in a subsequent process to cause particle defects.

도 5 내지 도 7은 본 발명의 실시예에 따른 오버레이 버니어 구조를 설명하기 위해서 제시한 도면들이다. 5 to 7 are views for explaining the overlay vernier structure according to an embodiment of the present invention.

도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 오버레이 버니어 구조는, 기판(100) 상에 형성된 오버레이 버니어 모패턴(110), 오버레인 버니어 모패턴(110)에 정렬될 오버레이 버니어 자패턴(150)이 오버레이 버니어 영역(101)에 배치되게 형성된다. 오버레이 버니어 영역(101)은 스크라이브 레인(scribe lane) 영역에 배치되고 있으며, 기판(100)에 소자분리를 위한 트렌치(trench)와 함께 홈 형태로 버니어 모패턴(110)이 콘케이브 박스(concave box) 형태로 구비될 수 있다. 이러한 모패턴(110)에 정렬되는 위치에 마스크인 포토레지스트 패턴의 자패턴(150)이 정렬되게 된다. 5 and 6, an overlay vernier structure according to an embodiment of the present invention includes an overlay vernier ruler to be aligned with an overlay vernier mother pattern 110 and an overlay vernier mother pattern 110 formed on the substrate 100. The pattern 150 is formed to be disposed in the overlay vernier region 101. The overlay vernier region 101 is disposed in a scribe lane region, and the vernier mother pattern 110 is formed in a concave box in a groove shape together with a trench for device isolation on the substrate 100. ) May be provided in the form. The magnetic pattern 150 of the photoresist pattern, which is a mask, is aligned at a position aligned with the mother pattern 110.

이러한 버니어 모패턴(110) 및 자패턴(150)이 배치되는 오버레이 버니어 영역(101)에 인근하는 표식 영역(200)에 해당 공정 단계를 표시하는 인식표식(210, 230)들이 배치된다. 버니어 모패턴(110)이 형성되는 공정 단계는 소자분리 형성 단계이므로 이를 대변하는 제1표식(210)이 ISO로 버니어 모패턴(110)의 형성과 함께 형성된다. 자패턴(150)이 형성되는 단계는 드레인콘택홀 형성 단계이므로, 이를 대변하는 제2표식(230)이 DCT로 버니어 자패턴(150)과 마찬가지로 포토레지스트 패턴 으로 형성된다. Recognition markers 210 and 230 indicating a corresponding process step are disposed in the marker region 200 adjacent to the overlay vernier region 101 where the vernier mother pattern 110 and the child pattern 150 are disposed. Since the process step in which the vernier mother pattern 110 is formed is a device isolation forming step, a first mark 210 representing the vernier mother pattern 110 is formed together with the formation of the vernier mother pattern 110 in ISO. Since the magnetic pattern 150 is formed in the drain contact hole forming step, the second mark 230 representing the magnetic pattern 150 is formed of a photoresist pattern in the same manner as the vernier magnetic pattern 150 using DCT.

이러한 표식 영역(200)과 오버레이 버니어 영역(110)은 상당한 거리, 예컨대, 대략 5㎛ 정도 이격되게 설계되며, 이러한 경계 영역에 버니어 더미 패턴(130)이 형성된다. 이러한 버니어 더미 패턴(130)은 도 6에 제시된 바와 같이, 일련되게 배치된 고립 패턴(131)들과 이들을 연결하는 연결 패턴(bridge pattern: 135)을 포함하여 형성된다. 버니어 더미 패턴(130)은 기판(100)에 소자분리를 위한 트렌치(도시되지 않음)를 형성할 때 오버레이 버니어 모패턴(110)과 함께 기판(100)에 고립 홈 형태로 형성되는 사각형 홈의 고립 패턴(131)들을 배열하고, 이러한 고립 패턴(131)들을 연결하는 도랑 형태의 연결 패턴(135)을 포함하게 형성된다. 이와 같이 본 발명의 실시예에 따른 버니어 더미 패턴(130)은 전체적으로 연결된 패턴으로 형성된다. The marker region 200 and the overlay vernier region 110 are designed to be separated by a considerable distance, for example, about 5 μm, and a vernier dummy pattern 130 is formed in the boundary region. As illustrated in FIG. 6, the vernier dummy pattern 130 includes isolation patterns 131 arranged in series and a bridge pattern 135 connecting them. When the vernier dummy pattern 130 forms a trench (not shown) for device isolation in the substrate 100, the isolation of the rectangular groove formed in the form of an isolation groove in the substrate 100 together with the overlay vernier mother pattern 110 is performed. The pattern 131 may be arranged to include a connection pattern 135 having a groove shape for connecting the isolated patterns 131. As described above, the vernier dummy pattern 130 according to the exemplary embodiment of the present invention is formed in a pattern connected as a whole.

이에 따라, 모패턴(110)이 형성된 후, 후속되는 식각이나 화학기계적연마(CMP: Chemical Mechanical Polishing) 등에 의해서 모패턴(110)이 침해 또는 손상되는 것을 더미 패턴(130)이 억제할 뿐만 아니라, 더미 패턴(130)으로부터 파티클성 결함(도 4의 14)의 생성을 억제할 수 있다. Accordingly, after the mother pattern 110 is formed, the dummy pattern 130 not only inhibits the mother pattern 110 from being infringed or damaged by subsequent etching or chemical mechanical polishing (CMP), Generation of particle defects (14 in FIG. 4) from the dummy pattern 130 can be suppressed.

이와 같은 본 발명의 실시예에 따른 오버레이 버니어 구조를 적용하여, 도 7에 제시된 바와 같이, 플래시(FLASH) 메모리 소자의 드레인 콘택(drain contact: 303)을 위한 콘택홀(contact hole; 302)을 층간절연층(300)을 관통하게 형성하는 과정을 수행한 후, 콘택홀(302)을 채우는 폴리실리콘층을 증착할 수 있다. 이때, 폴리실리콘층은 더미 패턴(130) 상에도 증착되며, 콘택(303)을 패터닝하기 위해 도 입되는 CMP 및 후속되는 에치 백 식각 과정에 의해 더미 패턴(130)을 이루는 홈의 측벽에 폴리실리콘 잔류물(301)이 잔류할 수 있다. By applying the overlay vernier structure according to the embodiment of the present invention, as shown in FIG. 7, the contact hole 302 for the drain contact 303 of the FLASH memory device is interlayered. After the process of penetrating the insulating layer 300 is performed, a polysilicon layer filling the contact hole 302 may be deposited. At this time, the polysilicon layer is also deposited on the dummy pattern 130, and the polysilicon is formed on the sidewalls of the grooves forming the dummy pattern 130 by CMP and subsequent etch back etching process for patterning the contact 303. Residue 301 may remain.

이때, 종래의 경우와 달리 더미 패턴(130)이 도 6에 제시된 바와 같이 고립 패턴(131)들과 이들을 연결하는 연결 패턴(135)들을 포함하여 전체적으로 연결된 홈 형태로 형성되고 있다. 따라서, 더미 패턴(130)의 측벽에 잔류하는 폴리실리콘 잔류물(301) 또한 더미 패턴(130)의 형상을 따라 전체적으로 연결되어 잔류된다. 따라서, 폴리실리콘 잔류물(301)은 전체적으로 일체화되어 기판(100)에 부착된 상태로 간주될 수 있으므로, 폴리실리콘 잔류물(301)의 흡착 정도는 종래의 경우에 비해 상당히 높은 흡착력을 유지하게 된다. 따라서, 후속되는 공정 과정에서 이러한 폴리실리콘 잔류물(301)이 더미 패턴(130)의 측벽으로 이탈되거나 유리되기는 상대적으로 어려워진다. 이에 따라, 파티클성 결함(도 4의 14)이 유발되는 것은 유효하게 억제되게 된다. At this time, unlike the conventional case, as shown in FIG. 6, the dummy pattern 130 is formed in the shape of a groove that is entirely connected including the isolation patterns 131 and the connection patterns 135 connecting them. Therefore, the polysilicon residue 301 remaining on the sidewall of the dummy pattern 130 is also connected and remains as a whole along the shape of the dummy pattern 130. Therefore, since the polysilicon residue 301 can be regarded as a state of being integrated and attached to the substrate 100 as a whole, the adsorption degree of the polysilicon residue 301 maintains a significantly higher adsorption force than in the conventional case. . Thus, it is relatively difficult for such polysilicon residue 301 to escape or liberate into the sidewall of the dummy pattern 130 in a subsequent process. As a result, the occurrence of particle defects (14 in Fig. 4) is effectively suppressed.

이와 같이 본 발명의 실시예에 따른 오버레이 버니어 구조는, 마스크 및 식각 과정에서 결함의 유발을 억제할 수 있어 공정 불량이 유발되는 것을 유효하게 억제할 수 있다. 따라서, 파티클성 결함에 따른 반도체 소자의 전기적 특성 불량을 억제할 수 있다. As described above, the overlay vernier structure according to the embodiment of the present invention can suppress the occurrence of defects in the mask and etching process and can effectively suppress the occurrence of process defects. Therefore, poor electrical characteristics of the semiconductor device due to particle defects can be suppressed.

도 1 내지 도 4는 종래의 오버레이 버니어(overlay vernier) 구조에 의한 결함(defect) 유발을 설명하기 위해서 제시한 도면들이다. 1 to 4 are diagrams provided to explain defects caused by a conventional overlay vernier structure.

도 5 내지 도 7은 본 발명의 실시예에 따른 오버레이 버니어 구조를 설명하기 위해서 제시한 도면들이다. 5 to 7 are views for explaining the overlay vernier structure according to an embodiment of the present invention.

Claims (2)

기판 상에 형성된 오버레이 버니어 모패턴;An overlay vernier mother pattern formed on the substrate; 상기 오버레인 버니어 모패턴에 정렬될 오버레이 버니어 자패턴;An overlay vernier child pattern to be aligned with the overrain vernier mother pattern; 상기 오버레이 버니어 모패턴에 인근하여 공정 단계를 표시하는 표식;A marker indicating a process step in the vicinity of the overlay vernier mother pattern; 상기 표식과 상기 모패턴 사이의 기판 영역에 상기 모패턴의 보호를 위해 상호 간에 고립된 형상으로 형성된 버니어 더미(dummy) 패턴들; 및 Vernier dummy patterns formed in a substrate area between the mark and the mother pattern to be isolated from each other to protect the mother pattern; And 상기 더미 패턴들 사이를 연결시키는 연결 패턴들을 포함하는 반도체 소자의 오버레이 버니어(overlay vernier).An overlay vernier of a semiconductor device including connection patterns connecting the dummy patterns. 제1항에 있어서, The method of claim 1, 상기 더미 패턴은 The dummy pattern is 상기 기판에 소자분리를 위한 트렌치(trench)를 형성할 때 상기 오버레이 버니어 모패턴과 함께 상기 기판에 고립 홈 형태로 형성되고,When forming a trench for device isolation on the substrate, the substrate is formed in the form of an isolated groove in the substrate together with the overlay vernier mother pattern. 상기 연결 패턴은 상기 홈들을 이어주는 도랑 형태로 형성된 반도체 소자의 오버레이 버니어(overlay vernier). The connection pattern is an overlay vernier of a semiconductor device formed in a groove shape connecting the grooves.
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