KR20090106158A - Method for forming vertical gate and method for manufacturing semiconductor device using the same - Google Patents

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Abstract

PURPOSE: A method for forming a vertical gate is provided to prevent a top attack of an active pillar and a substrate punch by forming a vertical gate through a first gate of thin thickness and a second gate by epitaxial growth. CONSTITUTION: A plurality of active pillars(100) having a recessed sidewall is formed. A first gate(27A) surrounds the recessed sidewall. A second gate(28) surrounding the first gate is formed through epitaxial growth. A conductive film is filled between adjacent active pillars after using the first gate as a seed. The conductive film is etched into a line shape in order to connect the first gates.

Description

수직게이트 형성 방법 및 그를 이용한 반도체장치 제조 방법{METHOD FOR FORMING VERTICAL GATE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}Vertical gate forming method and semiconductor device manufacturing method using the same {METHOD FOR FORMING VERTICAL GATE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}

본 발명은 반도체장치에 관한 것으로, 특히 수직게이트(Vertical gate)를 구비한 반도체장치 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a semiconductor device having a vertical gate.

최근에 집적도 향상을 위해 서브 50nm 이하급 반도체장치가 요구되고 있는데, 플라나채널(Planar channel) 또는 리세스채널(Recess channel)을 갖는 트랜지스터를 구비하는 반도체장치의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있는 반도체장치가 요구되고 있으며, 그에 따라 수직게이트(Vertical gate)를 구비한 장치가 제안되었다.Recently, a semiconductor device having a sub 50 nm or less class is required to improve integration. In the case of a semiconductor device having a transistor having a planar channel or a recess channel, scaling to 40 nm or less is performed. There is a very difficult problem. Therefore, there is a demand for a semiconductor device capable of improving the integration degree by 1.5 to 2 times in the same scaling. Accordingly, a device having a vertical gate has been proposed.

수직 게이트를 구비한 장치는 기판 상에서 수직으로 연장된 기둥형 활성필라(Active pillar)의 주위를 감싸는 환형(Surround type)의 수직게이트를 형성하 고, 수직게이트를 중심으로 하여 활성필라의 상부와 하부에 각각 소스영역과 드레인 영역을 형성한다. 이와 같은 수직게이트에 의해 채널이 수직방향으로 형성된다.A device with a vertical gate forms a round type vertical gate that wraps around a vertically active pillar extending on the substrate, and the upper and lower portions of the active pillar around the vertical gate. Source and drain regions are respectively formed in the recesses. The channel is formed in the vertical direction by the vertical gate.

도 1a 내지 도 1c는 종래기술에 따른 수직게이트 형성 방법을 도시한 도면이다.1A to 1C illustrate a vertical gate forming method according to the prior art.

도 1a에 도시된 바와 같이, 하드마스크막(12)을 식각장벽으로 기판(11)을 식각하여 헤드필라(Head pillar, 13A)와 헤드필라(13A)보다 폭이 작은 넥필라(Neck pillar, 13B)을 갖는 활성필라(13)를 형성한다.As illustrated in FIG. 1A, the substrate 11 is etched by using the hard mask layer 12 as an etch barrier, and thus, a neck pillar 13B having a width smaller than that of the head pillar 13A and the head pillar 13A is shown. To form an active pillar 13 having

활성필라(13)의 표면과 기판(11) 상에 게이트절연막(도시 생략)을 형성한 후, 활성필라(13) 사이를 갭필하도록 폴리실리콘막(14)을 증착한다.After forming a gate insulating film (not shown) on the surface of the active pillar 13 and the substrate 11, the polysilicon layer 14 is deposited to gap-fill the active pillar 13.

도 1b에 도시된 바와 같이, 폴리실리콘 에치백을 진행하여 활성필라(13) 사이를 일부 채우는 형태로 폴리실리콘막(14A)을 잔류시킨다.As shown in FIG. 1B, the polysilicon etch back is performed to leave the polysilicon film 14A partially filled with the active pillars 13.

도 1c에 도시된 바와 같이, 폴리실리콘막(15A)에 대해 게이트식각을 진행하여 활성필라(13)의 넥필라(13B)를 에워싸는 수직게이트(14B)를 형성한다. 수직게이트(14B)에 의해 채널이 수직방향으로 형성된다.As shown in FIG. 1C, gate etching is performed on the polysilicon film 15A to form a vertical gate 14B surrounding the neck pillar 13B of the active pillar 13. The channel is formed in the vertical direction by the vertical gate 14B.

그러나, 종래기술은 폴리실리콘막(14) 증착시 활성필라(13)의 넥필라(13B)의 형상에 기인하여 심(Seam, 도 1a 및 도 2a의 도면부호 'S')이 발생하는 것을 피하기 어렵고, 이러한 심(S)은 후속에 진행하는 폴리실리콘 에치백공정시 먼저 식각되어 게이트절연막이나 기판(11)에 손상을 발생시킨다. 즉, 기판(11)에 펀치(Punch, 도 1b 및 도 2b의 도면부호 'P' 참조)를 발생시켜 소자특성을 열화시킨다.However, the prior art avoids the generation of seams (Sam in FIGS. 1A and 2A) due to the shape of the neck pillars 13B of the active pillars 13 when the polysilicon film 14 is deposited. In this case, the shim S is first etched in a subsequent polysilicon etchback process to cause damage to the gate insulating film or the substrate 11. That is, a punch (Punch, see reference numeral 'P' in FIGS. 1B and 2B) is generated on the substrate 11 to deteriorate device characteristics.

또한, 종래기술은 폴리실리콘막(15)의 두께가 매우 두꺼우므로 폴리실리콘 에치백공정의 시간이 길어질 수 밖에 없고, 이와 같이 장시간의 에치백공정에 의해 활성필라(13)의 상부가 어택(top attack, 도 2c의 도면부호 'A')받는 문제가 있다.In addition, in the prior art, since the thickness of the polysilicon film 15 is very thick, the time required for the polysilicon etchback process is long, and the upper portion of the active pillar 13 is attacked by the long time etchback process. attack, there is a problem receiving a 'A' of Figure 2c).

도 2a는 종래기술에 따른 활성필라 사이의 심을 도시한 사진이고, 도 2b는 종래기술에 따른 기판 펀치를 도시한 사진이며, 도 2c는 종래기술에 따른 활성필라의 상부 어택을 도시한 사진이다.Figure 2a is a photograph showing the shim between the active pillar according to the prior art, Figure 2b is a photograph showing a substrate punch according to the prior art, Figure 2c is a photograph showing the upper attack of the active pillar according to the prior art.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 기판 펀치 및 활성필라의 상부어택을 방지할 수 있는 수직게이트 형성 방법 및 그를 이용한 반도체장치 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art, and an object thereof is to provide a vertical gate forming method and a semiconductor device manufacturing method using the same which can prevent an upper attack of a substrate punch and an active pillar.

상기 목적을 달성하기 위한 본 발명의 수직게이트 형성 방법은 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계; 상기 리세스된 측벽을 에워싸는 제1게이트를 형성하는 단계; 및 에피택셜성장을 통해 상기 제1게이트를 에워싸는 제2게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제2게이트를 형성하는 단계는 상기 제1게이트를 시드로 하여 이웃하는 상기 활성필라 사이가 매립되도록 도전막을 에피택셜성장시키는 단계; 및 이웃하는 상기 제1게이트를 연결시키도록 상기 도전막을 라인형태로 식각하는 단계를 포함하는 것을 특징으로 하며, 또한, 상기 제2게이트를 형성하는 단계는 상기 활성필라 사이를 갭필하는 절연막을 형성하는 단계; 상기 절연막의 일부를 식각하여 이웃하는 상기 제1게이트들의 표면을 노출시키는 다마신패턴을 형성하는 단계; 및 상기 제1게이트들을 시드로 하여 상기 다마신패턴이 매립되도록 도전막을 에피택셜성장시키는 단계를 포함하는 것을 특징으로 한다.The vertical gate forming method of the present invention for achieving the above object comprises the steps of forming a plurality of active pillars having recessed sidewalls; Forming a first gate surrounding the recessed sidewall; And forming a second gate surrounding the first gate through epitaxial growth, and the forming of the second gate includes the first gate as a seed between the adjacent active pillars. Epitaxially growing the conductive film so that the buried material is buried; And etching the conductive layer in a line form to connect the neighboring first gates, and the forming of the second gate may include forming an insulating layer for gap-filling the active pillars. step; Etching a portion of the insulating layer to form a damascene pattern exposing surfaces of the neighboring first gates; And epitaxially growing a conductive film using the first gates as seeds to fill the damascene pattern.

그리고, 본 발명의 반도체장치 제조 방법은 기판 상에 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계; 상기 활성필라의 리세스된 측벽을 에워싸는 수직게이트를 형성하는 단계; 상기 활성필라 사이를 갭필하는 절연막을 형성하는 단계; 상기 절연막의 일부를 식각하여 이웃하는 상기 수직게이트의 표면을 동시에 노출시키는 다마신패턴을 형성하는 단계; 및 상기 노출된 수직게이트를 시드로 이용한 에피택셜성장을 통해 상기 다마신패턴을 매립하는 워드라인을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the semiconductor device manufacturing method of the present invention comprises the steps of forming a plurality of active pillars having sidewalls recessed on the substrate; Forming a vertical gate surrounding the recessed sidewall of the active pillar; Forming an insulating layer gap gap between the active pillars; Etching a portion of the insulating film to form a damascene pattern that simultaneously exposes surfaces of neighboring vertical gates; And forming a word line to bury the damascene pattern through epitaxial growth using the exposed vertical gate as a seed.

상술한 본 발명은 수직게이트 형성 과정을 얇은 두께의 제1게이트와 에피택셜성장에 의한 제2게이트로 진행하므로써, 기판 펀치 및 활성필라의 상부어택을 방지할 수 있는 효과가 있다. 이로써, 본 발명은 30nm급 이하에서 사용되는 수직게이트의 구조를 좀더 안정적으로 형성할 수 있고, 수직게이트를 구비한 반도체장치의 동작성능을 개선시킬 수 있다.According to the present invention described above, the vertical gate forming process proceeds to a thin first gate and a second gate by epitaxial growth, thereby preventing the punch of the substrate and the upper attack of the active pillar. As a result, the present invention can more stably form the structure of the vertical gate used at 30 nm or less, and can improve the operation performance of the semiconductor device having the vertical gate.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 수직게이트 형성 방법을 도시한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of forming a vertical gate according to a first embodiment of the present invention.

도 3a에 도시된 바와 같이, 기판(21) 상에 리세스된 측벽(Recessed sidewall)을 갖는 활성필라(100)를 형성한다.As shown in FIG. 3A, an active pillar 100 having a recessed sidewall is formed on the substrate 21.

활성필라(100)는 매트릭스 형태로 배열된 원기둥형 필라 구조이다. 활성필라(100)는 넥필라(24)와 헤드필라(23)로 이루어지고, 리세스된 측벽은 넥필라(24)에 의해 제공된다. 활성필라(100)는 하드마스크막패턴(22)을 이용한 여러번의 식각공정을 통해 형성한다. 먼저, 하드마스크막패턴(22)을 식각장벽으로 하여 기판(21)을 이방성식각하여 헤드필라(23)를 형성하고, 추가로 이방성식각 및 등방성식각을 순차적으로 진행하여 넥필라(24)를 형성한다. 등방성식각에 의해 넥필라(24)는 헤드필라(23) 아래에서 측벽이 리세스된 형태를 갖고 형성된다. The active pillar 100 is a cylindrical pillar structure arranged in a matrix form. The active pillar 100 consists of a neck pillar 24 and a head pillar 23, with the recessed sidewalls provided by the neck pillar 24. The active pillar 100 is formed through several etching processes using the hard mask layer pattern 22. First, the head pillars 23 are formed by anisotropically etching the substrate 21 using the hard mask pattern 22 as an etch barrier, and further performing anisotropic etching and isotropic etching to sequentially form the neck pillars 24. do. By isotropic etching, the neck pillars 24 are formed to have recessed sidewalls under the head pillars 23.

기판(21)은 실리콘기판을 포함한다. 기판(21)이 실리콘기판이므로, 이방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, Cl2와 HBr 가스의 혼합가스를 이용하여 진행한다. 등방성식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다. 습식식각은 수산화칼륨(KOH) 용액 또는 염산(HCl) 용액을 이용할 수 있다. 화학적건식식각은 Cl2, HBr 및 SF6의 혼합가스를 이용하여 진행할 수 있다. SF6 가스는 실리콘기판을 등방성식각하는 것으로 알려져 있다. 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각에 의해 150Å 정도로 측벽이 리세스되어 넥필라(24)가 형성된다. The substrate 21 includes a silicon substrate. Since the substrate 21 is a silicon substrate, the anisotropic etching proceeds by using Cl 2 or HBr gas alone, or by using a mixed gas of Cl 2 and HBr gas. Isotropic etching uses wet etching or chemical dry etching (CDE). Wet etching may use potassium hydroxide (KOH) solution or hydrochloric acid (HCl) solution. Chemical dry etching may be performed using a mixed gas of Cl 2 , HBr, and SF 6 . SF 6 gas is known to isotropically etch silicon substrates. The isotropic etching process is called a pillar trimming process, and the sidewalls are recessed to about 150 s by isotropic etching to form the neck pillars 24.

한편, 헤드필라(23)의 측벽이 손상되지 않도록 하기 위해 헤드필라(23)의 측벽에 캡핑막(25)을 형성한 후에 넥필라(24) 형성을 위한 식각공정을 진행할 수 있 다. 캡핑막(25)은 하드마스크막패턴(22)의 측벽에도 형성된다. 캡핑막(25)은 실리콘질화막(Si3N4)으로 형성할 수 있다.In order to prevent damage to the sidewalls of the head pillars 23, the capping layer 25 may be formed on the sidewalls of the head pillars 23, and then an etching process for forming the neck pillars 24 may be performed. The capping film 25 is also formed on the sidewall of the hard mask film pattern 22. The capping layer 25 may be formed of a silicon nitride layer (Si 3 N 4 ).

하드마스크막패턴(22)은 실리콘질화막(Si3N4) 또는 탄화실리콘막(SiC)으로 형성할 수 있다. 하드마스크막패턴(22)과 헤드필라(23) 사이에는 버퍼막이 삽입될 수도 있다.The hard mask film pattern 22 may be formed of a silicon nitride film (Si 3 N 4 ) or a silicon carbide film (SiC). A buffer film may be inserted between the hard mask film pattern 22 and the head pillars 23.

도 3b에 도시된 바와 같이, 기판(21)과 활성필라(100)의 노출된 표면 상에 게이트절연막(26)을 형성한다. 게이트절연막(26)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(26)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다. 바람직하게, 산화공정에 의해 형성한다. 헤드필라(23)의 측벽은 캡핑막(25)에 의해 커버링되어 있으므로 게이트절연막이 형성되지 않는다.As shown in FIG. 3B, the gate insulating layer 26 is formed on the exposed surface of the substrate 21 and the active pillar 100. The gate insulating layer 26 may include a silicon oxide layer, and the gate insulating layer 26 may be formed to have a thickness of 50 μs by a deposition process or an oxidation process. Preferably, it is formed by an oxidation process. Since the sidewalls of the head pillars 23 are covered by the capping film 25, no gate insulating film is formed.

이어서, 게이트절연막(26)이 형성된 구조의 전면에 제1도전막(27)을 형성한다. 이때, 제1도전막(27)은 50∼100Å의 두께로 얇게 형성한다. 여기서, 50∼100Å의 두께는 활성필라(100)의 리세스된 측벽의 리세스량(150Å)보다 얇은 두께이며, 이웃하는 활성필라(100) 사이를 갭필하는 두께보다 현저히 얇은 두께이다. 여기서, '이웃하는 활성필라(100) 사이를 갭필하는 두께보다 현저히 얇은 두께'는 활성필라(100) 사이를 완전히 갭필하지 않는 두께를 의미한다.Subsequently, the first conductive film 27 is formed on the entire surface of the structure in which the gate insulating film 26 is formed. At this time, the first conductive film 27 is thinly formed to a thickness of 50 to 100 GPa. Here, the thickness of 50 to 100 mm 3 is thinner than the recess amount 150 mm of the recessed sidewall of the active pillar 100 and is significantly thinner than the thickness gap gap between the adjacent active pillars 100. Here, 'a significantly thinner thickness than the gap gap between neighboring active pillars 100' means a thickness that does not completely gap gap between the active pillars 100.

이와 같이 얇은 두께로 제1도전막(27)을 형성하므로 활성필라(100) 사이의 공간에 심이 발생되지 않는다. 또한, 얇은 두께로 형성하기 때문에 넥필라(24)와 헤드필라(23)의 경계지역에서 끊어지는 불연속 형태로 형성될 수 있다(도면부호 'G' 참조).As such, since the first conductive layer 27 is formed to have a thin thickness, seams are not generated in the space between the active pillars 100. In addition, since it is formed in a thin thickness it may be formed in a discontinuous form that is broken at the boundary area between the neck pillar 24 and the head pillar 23 (see reference numeral 'G').

제1도전막(27)은 화학기상증착법(CVD)을 이용하여 증착한 폴리실리콘막을 포함한다. 폴리실리콘막은 인(Ph), 비소(As)와 같은 N형 불순물 또는 붕소(Boron)와 같은 P형 불순물을 포함할 수 있다.The first conductive film 27 includes a polysilicon film deposited by chemical vapor deposition (CVD). The polysilicon film may include N-type impurities such as phosphorus (Ph), arsenic (As), or P-type impurities such as boron (Boron).

도 3c에 도시된 바와 같이, 에치백을 진행한다. 이에 따라, 활성필라(100)의 리세스된 측벽에만 제1도전막패턴(27A)이 남게 되고, 헤드필라(23) 및 기판(21) 표면 상부에는 제1도전막이 잔류하지 않는다. 특히, 제1도전막이 심이 없이 얇게 형성된 상태에서 에치백을 진행하므로 과도한 에치백을 진행할 필요가 없다. 따라서, 게이트절연막(26) 및 기판(21)의 손상을 근본적으로 방지할 수 있으면서 활성필라(100)의 상부어택을 방지할 수 있다.As shown in FIG. 3C, the etch back is performed. Accordingly, the first conductive film pattern 27A remains only on the recessed sidewall of the active pillar 100, and the first conductive film does not remain on the top surface of the head pillars 23 and the substrate 21. In particular, since the first conductive film is etched back in a thin state without a core, there is no need to proceed with excessive etchback. Therefore, damage to the gate insulating film 26 and the substrate 21 can be fundamentally prevented, and an upper attack of the active pillar 100 can be prevented.

활성필라(100)의 리세스된 측벽에 잔류하는 제1도전막패턴(27A)을 '제1게이트(27A)'라 약칭한다. 제1게이트(27A)는 각각의 활성필라(100)의 리세스된 측벽을 에워싸는 수직게이트이다.The first conductive layer pattern 27A remaining on the recessed sidewall of the active pillar 100 is abbreviated as 'first gate 27A'. The first gate 27A is a vertical gate that surrounds the recessed sidewall of each active pillar 100.

도 3d에 도시된 바와 같이, 에피택셜성장을 통해 제1게이트(27A) 상에 제2게이트(28)를 형성한다. 제2게이트(28)는 에피택셜실리콘층을 포함할 수 있고, 에피택셜성장은 선택적에피택셜성장(Selective Epitaxial Growth, SEG) 공정을 이용할 수 있다.As shown in FIG. 3D, the second gate 28 is formed on the first gate 27A through epitaxial growth. The second gate 28 may include an epitaxial silicon layer, and epitaxial growth may use a selective epitaxial growth (SEG) process.

에피택셜성장을 통해 제2게이트(28)를 성장시키면 제1게이트(27A)와 제2게이트(28)간 계면특성이 우수하다. 한편, 화학기상증착법과 같은 증착법에 의해 제2게이트를 형성할 수도 있으나, 에피택셜성장에 의한 방법보다는 계면특성이 열악하 다.When the second gate 28 is grown through epitaxial growth, the interface characteristics between the first gate 27A and the second gate 28 are excellent. On the other hand, the second gate may be formed by a deposition method such as chemical vapor deposition, but the interface characteristics are poorer than the method by epitaxial growth.

바람직하게, 제2게이트(28)는 이웃하는 제1게이트(27A) 상에서 측면 방향으로 성장되어 각 제1게이트(27A)의 측벽을 에워싸는 형태가 된다. 에피택셜성장공정은 적어도 15℃ 이상의 온도에서 진행한다. 제2게이트(28)가 에피택셜실리콘층인 경우, 소스물질로는 실레인(SiH4) 가스를 이용할 수 있다.Preferably, the second gate 28 is laterally grown on the neighboring first gate 27A so as to surround the sidewall of each first gate 27A. The epitaxial growth process proceeds at a temperature of at least 15 ° C or higher. When the second gate 28 is an epitaxial silicon layer, a silane (SiH 4 ) gas may be used as the source material.

활성필라(100)의 리세스된 측벽을 에워싸는 제1게이트(27A)와 제1게이트(27A)의 측벽을 에워싸는 제2게이트(28)는 수직게이트(101)를 구성한다. The first gate 27A surrounding the recessed sidewall of the active pillar 100 and the second gate 28 surrounding the sidewall of the first gate 27A constitute a vertical gate 101.

도 3e는 제1실시예에 따른 수직게이트의 사시도로서, 활성필라의 넥필라(24)의 측벽을 제1게이트(27A)가 에워싸고 있고, 제1게이트(27A)의 측벽을 제2게이트(28)가 에워싸고 있다. 제1게이트(27A)와 넥필라(24) 사이에는 게이트절연막(26)이 형성된다.3E is a perspective view of the vertical gate according to the first embodiment, in which the first gate 27A surrounds the sidewall of the neck pillar 24 of the active pillar, and the sidewall of the first gate 27A covers the sidewall of the first gate 27A. 28) is surrounded. A gate insulating film 26 is formed between the first gate 27A and the neck pillar 24.

상술한 바에 따르면, 활성필라(100)의 리세스된 측벽을 에워싸는 제1게이트(27A)와 제1게이트(27A)의 측벽을 에워싸는 제2게이트(28)는 수직게이트(101)를 구성한다. 수직게이트(101)에 의해 활성필라(100)의 리세스된 측벽에 수직방향의 채널이 형성된다.As described above, the first gate 27A surrounding the recessed sidewall of the active pillar 100 and the second gate 28 surrounding the sidewall of the first gate 27A constitute a vertical gate 101. A vertical channel is formed in the recessed sidewall of the active pillar 100 by the vertical gate 101.

제1실시예에 따르면, 제1게이트(27A)를 얇게 형성한 후 에피택셜성장을 통해 제2게이트(28)를 형성하여 수직게이트(101)를 형성하므로써, 심이 없이 수직게이트(101)를 형성할 수 있다. 제1게이트(27A)를 위한 폴리실리콘막이 얇으므로 활성 필라(100) 사이에서 심이 발생하지 않고, 제2게이트(28)또한 에피택셜성장을 통해 형성하므로 활성필라(100) 사이에서 심이 발생하지 않는다. 제1게이트(27A) 형성을 위한 폴리실리콘 에치백공정이 과도하게 진행되지 않아도 되므로 게이트절연막(26) 및 기판(21)의 손상이 방지되고, 아울러 활성필라(100)의 상부어택이 발생하지 않는다.According to the first embodiment, the first gate 27A is thinly formed and then the second gate 28 is formed through epitaxial growth to form the vertical gate 101, thereby forming the vertical gate 101 without a core. can do. Since the polysilicon film for the first gate 27A is thin, no seam is generated between the active pillars 100, and since the second gate 28 is also formed through epitaxial growth, no seam is generated between the active pillars 100. . Since the polysilicon etch back process for forming the first gate 27A does not have to be excessively performed, damage to the gate insulating layer 26 and the substrate 21 is prevented, and an upper attack of the active pillar 100 does not occur. .

도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 수직게이트 형성 방법을 도시한 공정 단면도이다.4A to 4E are cross-sectional views illustrating a method of forming a vertical gate according to a second embodiment of the present invention.

도 4a에 도시된 바와 같이, 기판(31) 상에 리세스된 측벽(Recessed sidewall)을 갖는 활성필라(200)를 형성한다.As shown in FIG. 4A, an active pillar 200 having a recessed sidewall is formed on the substrate 31.

활성필라(200)는 매트릭스 형태로 배열된 원기둥형 필라 구조이다. 활성필라(200)는 넥필라(34)와 헤드필라(33)로 이루어지고, 리세스된 측벽은 넥필라(34)에 의해 제공된다. 활성필라(100)는 하드마스크막패턴(32)을 이용한 여러번의 식각공정을 통해 형성한다. 먼저, 하드마스크막패턴(32)을 식각장벽으로 하여 기판(31)을 이방성식각하여 헤드필라(33)를 형성하고, 추가로 이방성식각 및 등방성식각을 순차적으로 진행하여 넥필라(34)를 형성한다. 등방성식각에 의해 넥필라(34)는 헤드필라(33) 아래에서 측벽이 리세스된 형태를 갖고 형성된다. The active pillar 200 is a cylindrical pillar structure arranged in a matrix form. The active pillar 200 consists of a neck pillar 34 and a head pillar 33, and the recessed sidewalls are provided by the neck pillar 34. The active pillar 100 is formed through several etching processes using the hard mask layer pattern 32. First, the head pillar 33 is formed by anisotropically etching the substrate 31 using the hard mask layer pattern 32 as an etch barrier, and further, the neck pillar 34 is formed by sequentially performing anisotropic etching and isotropic etching. do. By isotropic etching, the neck pillar 34 is formed to have a sidewall recessed under the head pillar 33.

기판(31)은 실리콘기판을 포함한다. 기판(31)이 실리콘기판이므로, 이방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, Cl2와 HBr 가스의 혼합가스를 이용하여 진행한다. 등방성식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다. 습식식각은 수산화칼륨(KOH) 용액 또는 염산(HCl) 용액을 이용할 수 있다. 화학적건식식각은 Cl2, HBr 및 SF6의 혼합가스를 이용하여 진행할 수 있다. SF6 가스는 실리콘기판을 등방성식각하는 것으로 알려져 있다. 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각에 의해 150Å 정도로 측벽이 리세스되어 넥필라(34)가 형성된다. 한편, 헤드필라(33)의 측벽이 손상되지 않도록 하기 위해 헤드필라(33)의 측벽에 캡핑막(35)을 형성한 후에 넥필라(34) 형성을 위한 식각공정을 진행할 수 있다. 캡핑막(35)은 하드마스크막패턴(32)의 측벽에도 형성된다.The substrate 31 includes a silicon substrate. Since the substrate 31 is a silicon substrate, the anisotropic etching proceeds by using Cl 2 or HBr gas alone or by using a mixed gas of Cl 2 and HBr gas. Isotropic etching uses wet etching or chemical dry etching (CDE). Wet etching may use potassium hydroxide (KOH) solution or hydrochloric acid (HCl) solution. Chemical dry etching may be performed using a mixed gas of Cl 2 , HBr, and SF 6 . SF 6 gas is known to isotropically etch silicon substrates. The isotropic etching process is called a pillar trimming process, and the sidewalls are recessed to about 150 s by isotropic etching to form the neck pillars 34. Meanwhile, in order to prevent damage to the sidewalls of the head pillars 33, the capping layer 35 may be formed on the sidewalls of the head pillars 33, and then an etching process for forming the neck pillars 34 may be performed. The capping film 35 is also formed on the sidewall of the hard mask film pattern 32.

하드마스크막패턴(32)은 실리콘질화막(Si3N4) 또는 탄화실리콘막(SiC)으로 형성할 수 있으며, 그 두께는 2000Å으로 할 수 있다.The hard mask film pattern 32 may be formed of a silicon nitride film (Si 3 N 4 ) or a silicon carbide film (SiC), and may have a thickness of 2000 GPa.

도 4b에 도시된 바와 같이, 기판(31)과 활성필라(100)의 노출된 표면 상에 게이트절연막(36)을 형성한다. 게이트절연막(36)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(36)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다. 바람직하게, 산화공정에 의해 형성한다. 헤드필라(33)의 측벽은 캡핑막에 의해 커버링되어 있으므로 게이트절연막이 형성되지 않는다.As shown in FIG. 4B, the gate insulating layer 36 is formed on the exposed surface of the substrate 31 and the active pillar 100. The gate insulating film 36 may include a silicon oxide film, and the gate insulating film 36 may be formed to have a thickness of 50 kHz by a deposition process or an oxidation process. Preferably, it is formed by an oxidation process. Since the sidewall of the head pillar 33 is covered by the capping film, no gate insulating film is formed.

이어서, 게이트절연막(36)이 형성된 구조의 전면에 제1도전막(37)을 형성한다. 이때, 제1도전막(37)은 50∼100Å의 두께로 얇게 형성한다. 여기서, 50∼100Å의 두께는 활성필라(200)의 리세스된 측벽의 리세스량(150Å)보다 얇은 두께이며, 이웃하는 활성필라(200) 사이를 갭필하는 두께보다 현저히 얇은 두께이다. 따라서, 제1도전막(37) 형성후에 활성필라(100) 사이의 공간에 심이 발생되지 않는다. 얇은 두께로 형성하기 때문에 넥필라(34)와 헤드필라(33)의 경계지역에서 끊어지는 불연속 형태로 형성될 수 있다(도면부호 'G' 참조).Subsequently, the first conductive film 37 is formed on the entire surface of the structure in which the gate insulating film 36 is formed. At this time, the first conductive film 37 is thinly formed to a thickness of 50 to 100 GPa. Here, the thickness of 50 to 100 mm 3 is thinner than the recess amount 150 mm of the recessed sidewall of the active pillar 200, and is significantly thinner than the thickness gap gap between neighboring active pillars 200. Therefore, no shim is generated in the space between the active pillars 100 after the first conductive layer 37 is formed. Since it is formed in a thin thickness it can be formed in a discontinuous form that is broken at the boundary between the neck pillar 34 and the head pillar 33 (see reference numeral 'G').

제1도전막(37)은 화학기상증착법(CVD)을 이용하여 증착한 폴리실리콘막을 포함한다. 폴리실리콘막은 인(Ph), 비소(As)와 같은 N형 불순물 또는 붕소(Boron)와 같은 P형 불순물을 포함할 수 있다.The first conductive film 37 includes a polysilicon film deposited by chemical vapor deposition (CVD). The polysilicon film may include N-type impurities such as phosphorus (Ph), arsenic (As), or P-type impurities such as boron (Boron).

도 4c에 도시된 바와 같이, 에치백을 진행한다. 이에 따라, 활성필라(200)의 리세스된 측벽에만 제1도전막패턴(37A)이 남게 되고, 헤드필라(33) 및 기판(31) 표면 상부에는 제1도전막이 잔류하지 않는다. 특히, 제1도전막이 심이 없이 얇게 형성된 상태에서 에치백을 진행하므로 과도한 에치백을 진행할 필요가 없다. 따라서, 게이트절연막(36) 및 기판(31)의 손상을 근본적으로 방지할 수 있으면서 활성필라(200)의 상부어택을 방지할 수 있다.As shown in FIG. 4C, the etch back is performed. Accordingly, the first conductive film pattern 37A remains only on the recessed sidewall of the active pillar 200, and the first conductive film does not remain on the top surface of the head pillar 33 and the substrate 31. In particular, since the first conductive film is etched back in a thin state without a core, there is no need to proceed with excessive etchback. Therefore, damage to the gate insulating film 36 and the substrate 31 can be fundamentally prevented, and an upper attack of the active pillar 200 can be prevented.

활성필라(200)의 리세스된 측벽에 잔류하는 제1도전막패턴(37A)을 '제1게이트(37A)'라 약칭한다. 제1게이트(37A)는 각각의 활성필라(200)의 리세스된 측벽을 에워싸는 수직게이트이다.The first conductive film pattern 37A remaining on the recessed sidewall of the active pillar 200 is abbreviated as 'first gate 37A'. The first gate 37A is a vertical gate that surrounds the recessed sidewall of each active pillar 200.

도 4d에 도시된 바와 같이, 제1게이트(37A)가 형성된 활성필라(200) 사이를 갭필하도록 제1절연막(38)을 형성한다. 이어서, 제1절연막(38)을 에치백(Etchback)하여 넥필라의 주위를 갭필하는 높이로 잔류시킨다. 바람직하게, 제1절연막(38)은 넥필라의 측벽을 에워싸고 있는 제1게이트(37A)의 표면이 노출되는 깊이까지 식각된다. 제1절연막(38)은 질화막 또는 산화막을 포함한다. 예컨대, 제1절연막(38)은 Si3N4, SiO2, PETEOS(Plasma Enhanced TetraEtyl Ortho Silicate), PSG(Phosphorous Silicate Glass), USG(Undoped Silicate Glass) 또는 HDP(High Density Plasma Oxide) 중에서 선택된 어느 하나를 포함한다. 제1절연막(38)의 에치백은 산소 플라즈마(O2 plasma)를 이용하여 진행할 수 있다.As shown in FIG. 4D, the first insulating layer 38 is formed to gap-fill the active pillars 200 having the first gate 37A formed thereon. Subsequently, the first insulating film 38 is etched back and left at a height gap gap around the neck pillar. Preferably, the first insulating layer 38 is etched to a depth at which the surface of the first gate 37A surrounding the sidewall of the neck pillar is exposed. The first insulating film 38 includes a nitride film or an oxide film. For example, the first insulating layer 38 may be any one selected from Si 3 N 4 , SiO 2 , Plasma Enhanced TetraEtyl Ortho Silicate (PETOS), Phosphorous Silicate Glass (PSG), Undoped Silicate Glass (USG), or High Density Plasma Oxide (HDP). It includes one. Etch back of the first insulating layer 38 may be performed by using an oxygen plasma (O 2 plasma).

도 4e에 도시된 바와 같이, 에피택셜성장을 통해 제1게이트(37A)의 노출된 측벽 상에 제2도전막을 형성한다. 이어서, 제2도전막을 선택적으로 식각하여 제2게이트(39)를 형성한다. 제2게이트(39)는 이웃하는 제1게이트(37A)들을 서로 연결시키는 라인 패턴이며, 제1게이트(37A)의 측벽에 형성되는 수직게이트이다. 제2게이트(39)는 라인형 감광막패턴을 식각장벽으로 제2도전막을 식각하므로써 얻는다.As shown in FIG. 4E, a second conductive film is formed on the exposed sidewall of the first gate 37A through epitaxial growth. Subsequently, the second conductive layer is selectively etched to form the second gate 39. The second gate 39 is a line pattern connecting the neighboring first gates 37A to each other, and is a vertical gate formed on the sidewall of the first gate 37A. The second gate 39 is obtained by etching the second conductive film using the line type photoresist pattern as an etch barrier.

제2게이트(39)가 되는 제2도전막은 에피택셜실리콘층을 포함할 수 있고, 에피택셜성장은 선택적에피택셜성장(Selective Epitaxial Growth, SEG) 공정을 이용할 수 있다. 이와 같이, 에피택셜성장을 통해 제2도전막을 성장시키면 제1게이트(37A)와 제2게이트(39)간 계면특성이 우수하다. 한편, 화학기상증착법과 같은 증착법에 의해 제2게이트(39)를 형성할 수도 있으나, 에피택셜성장에 의한 방법보다는 계면특성이 열악하다. The second conductive film serving as the second gate 39 may include an epitaxial silicon layer, and epitaxial growth may use a selective epitaxial growth (SEG) process. As such, when the second conductive film is grown through epitaxial growth, the interface property between the first gate 37A and the second gate 39 is excellent. On the other hand, the second gate 39 may be formed by a deposition method such as chemical vapor deposition, but the interface characteristics are worse than the method by epitaxial growth.

바람직하게, 제2게이트(39)가 되는 제2도전막은 이웃하는 제1게이트(37A) 상에서 측면 방향으로 성장되어 활성필라(200) 중 넥필라(34) 사이를 갭필하게 된다. 또한, 에피택셜성장에 의해 형성되므로, 활성필라(200) 사이에서 심이 없이 제2도전막을 형성할 수 있다. 에피택셜성장공정은 적어도 15℃ 이상의 온도에서 진행한 다. 제2도전막이 에피택셜실리콘층인 경우, 소스물질로는 실레인(SiH4) 가스를 이용할 수 있다.Preferably, the second conductive layer serving as the second gate 39 is laterally grown on the neighboring first gate 37A to gap fill between the neck pillars 34 of the active pillars 200. In addition, since it is formed by epitaxial growth, it is possible to form a second conductive film between the active pillars 200 without a core. The epitaxial growth process is carried out at a temperature of at least 15 ℃. When the second conductive film is an epitaxial silicon layer, silane (SiH 4 ) gas may be used as the source material.

활성필라(200)의 리세스된 측벽(넥필라)을 에워싸는 제1게이트(37A)와 이웃하는 제1게이트들을 연결하도록 제1게이트들의 측벽 일부를 덮는 제2게이트(39)로 이루어진 수직게이트(201)가 형성된다. A vertical gate including a first gate 37A surrounding the recessed sidewall (neck pillar) of the active pillar 200 and a second gate 39 covering a portion of the sidewalls of the first gates to connect neighboring first gates ( 201) is formed.

도 4f는 제2실시예에 따른 수직게이트의 사시도로서, 각 활성필라의 넥필라(34)의 측벽을 제1게이트(37A)가 에워싸고 있고, 제1게이트(37A)의 측벽을 제2게이트(39)가 에워싸고 있다. 제1게이트(37A)와 넥필라(34) 사이에는 게이트절연막(36)이 형성된다. 제2게이트(39)는 워드라인 역할을 한다.4F is a perspective view of a vertical gate according to a second embodiment, in which a first gate 37A surrounds a sidewall of a neck pillar 34 of each active pillar, and a sidewall of a first gate 37A is surrounded by a second gate. (39) is surrounded. A gate insulating film 36 is formed between the first gate 37A and the neck pillar 34. The second gate 39 serves as a word line.

위와 같은 일련의 공정에 의하면, 활성필라(200)의 리세스된 측벽(넥필라)을 에워싸는 제1게이트(37A)와 이웃하는 제1게이트들을 연결하도록 제1게이트들의 측벽 일부를 덮는 제2게이트(39)로 이루어진 수직게이트(201)가 형성된다. 수직게이트(201)의 제1게이트(37A)에 의해 활성필라(200)의 리세스된 측벽에 수직방향의 채널이 형성된다.According to the above series of processes, the second gate covering a portion of the sidewalls of the first gates to connect the first gate 37A surrounding the recessed sidewall (neck pillar) of the active pillar 200 and the neighboring first gates. A vertical gate 201 consisting of 39 is formed. A vertical channel is formed in the recessed sidewall of the active pillar 200 by the first gate 37A of the vertical gate 201.

도 5a 내지 도 5h는 본 발명의 제3실시예에 따른 수직게이트 구비한 반도체장치 제조 방법을 도시한 공정 단면도이다.5A through 5H are cross-sectional views illustrating a method of manufacturing a semiconductor device having a vertical gate in accordance with a third embodiment of the present invention.

도 5a에 도시된 바와 같이, 기판(41) 상에 리세스된 측벽(Recessed sidewall)을 갖는 활성필라(300)를 형성한다.As shown in FIG. 5A, an active pillar 300 having recessed sidewalls is formed on the substrate 41.

활성필라(300)는 매트릭스 형태로 배열된 원기둥형 필라 구조이다. 활성필 라(300)는 넥필라(44)와 헤드필라(43)로 이루어지고, 리세스된 측벽은 넥필라(44)에 의해 제공된다. 활성필라(300)는 하드마스크막패턴(42)을 이용한 여러번의 식각공정을 통해 형성한다. 먼저, 하드마스크막패턴(42)을 식각장벽으로 하여 기판(41)을 이방성식각하여 헤드필라(43)를 형성하고, 추가로 이방성식각 및 등방성식각을 순차적으로 진행하여 넥필라(44)를 형성한다. 등방성식각에 의해 넥필라(44)는 헤드필라(43) 아래에서 측벽이 리세스된 형태를 갖고 형성된다. The active pillar 300 is a cylindrical pillar structure arranged in a matrix form. The active pillar 300 consists of a neck pillar 44 and a head pillar 43, and the recessed sidewall is provided by the neck pillar 44. The active pillar 300 is formed through several etching processes using the hard mask layer pattern 42. First, the head pillar 43 is formed by anisotropically etching the substrate 41 using the hard mask pattern 42 as an etch barrier, and further, the neck pillar 44 is formed by sequentially performing anisotropic etching and isotropic etching. do. By isotropic etching, the neck pillars 44 are formed to have recessed sidewalls under the head pillars 43.

기판(41)은 실리콘기판을 포함한다. 기판(41)이 실리콘기판이므로, 이방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, Cl2와 HBr 가스의 혼합가스를 이용하여 진행한다. 등방성식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다. 습식식각은 수산화칼륨(KOH) 용액 또는 염산(HCl) 용액을 이용할 수 있다. 화학적건식식각은 Cl2, HBr 및 SF6의 혼합가스를 이용하여 진행할 수 있다. SF6 가스는 실리콘기판을 등방성식각하는 것으로 알려져 있다. 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각에 의해 150Å 정도로 측벽이 리세스되어 넥필라(44)가 형성된다. 한편, 헤드필라(43)의 측벽이 손상되지 않도록 하기 위해 헤드필라(43)의 측벽에 캡핑막(45)을 형성한 후에 넥필라(44) 형성을 위한 식각공정을 진행할 수 있다. 캡핑막(45)은 하드마스크막패턴(42)의 측벽에도 형성된다.The substrate 41 includes a silicon substrate. Since the substrate 41 is a silicon substrate, the anisotropic etching proceeds by using Cl 2 or HBr gas alone, or by using a mixed gas of Cl 2 and HBr gas. Isotropic etching uses wet etching or chemical dry etching (CDE). Wet etching may use potassium hydroxide (KOH) solution or hydrochloric acid (HCl) solution. Chemical dry etching may be performed using a mixed gas of Cl 2 , HBr, and SF 6 . SF 6 gas is known to isotropically etch silicon substrates. The isotropic etching process is called a pillar trimming process, and the sidewalls are recessed by about 150 microseconds by the isotropic etching to form the neck pillars 44. In order to prevent damage to the sidewalls of the head pillars 43, the capping layer 45 may be formed on the sidewalls of the head pillars 43, and then an etching process for forming the neck pillars 44 may be performed. The capping film 45 is also formed on the sidewall of the hard mask film pattern 42.

하드마스크막패턴(42)은 실리콘질화막(Si3N4) 또는 탄화실리콘막(SiC)으로 형성할 수 있으며, 그 두께는 2000Å으로 할 수 있다.The hard mask pattern 42 may be formed of a silicon nitride film (Si 3 N 4 ) or a silicon carbide film (SiC), and may have a thickness of 2000 GPa.

도 5b에 도시된 바와 같이, 기판(41)과 활성필라(300)의 노출된 표면 상에 게이트절연막(46)을 형성한다. 게이트절연막(46)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(46)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다. 바람직하게, 산화공정에 의해 형성한다. 헤드필라(43)의 측벽은 캡핑막(45)에 의해 커버링되어 있으므로 게이트절연막이 형성되지 않는다.As shown in FIG. 5B, the gate insulating layer 46 is formed on the exposed surface of the substrate 41 and the active pillar 300. The gate insulating film 46 may include a silicon oxide film, and the gate insulating film 46 may be formed to have a thickness of 50 μs by a deposition process or an oxidation process. Preferably, it is formed by an oxidation process. Since the sidewall of the head pillar 43 is covered by the capping film 45, the gate insulating film is not formed.

이어서, 게이트절연막(46)이 형성된 구조의 전면에 제1도전막(47)을 형성한다. 이때, 제1도전막(47)은 50∼100Å의 두께로 얇게 형성한다. 여기서, 50∼100Å의 두께는 활성필라(300)의 리세스된 측벽의 리세스량(150Å)보다 얇은 두께이며, 이웃하는 활성필라(300) 사이를 갭필하는 두께보다 현저히 얇은 두께이다. 여기서, 갭필하는 두께보다 현저히 얇은 두께는 활성필라(300) 사이를 갭필하지 않는 두께를 의미한다.Subsequently, the first conductive film 47 is formed on the entire surface of the structure in which the gate insulating film 46 is formed. At this time, the first conductive film 47 is thinly formed with a thickness of 50 to 100 GPa. Here, the thickness of 50 to 100 mm 3 is thinner than the recess amount 150 mm of the recessed sidewall of the active pillar 300, and is significantly thinner than the thickness gap gap between neighboring active pillars 300. Here, the thickness that is significantly thinner than the thickness of the gap fill means a thickness that does not gap fill between the active pillars 300.

따라서, 제1도전막(47) 형성후에 활성필라(300) 사이의 공간에 심이 발생되지 않는다. 얇은 두께로 형성하기 때문에 넥필라(44)와 헤드필라(43)의 경계지역에서 끊어지는 불연속 형태로 형성될 수 있다(도면부호 'G' 참조).Therefore, no shim is generated in the space between the active pillars 300 after the first conductive layer 47 is formed. Since it is formed in a thin thickness it may be formed in a discontinuous form that is broken at the boundary area between the neck pillar 44 and the head pillar 43 (see reference numeral 'G').

제1도전막(47)은 화학기상증착법(CVD)을 이용하여 증착한 폴리실리콘막을 포함한다. 폴리실리콘막은 인(Ph), 비소(As)와 같은 N형 불순물 또는 붕소(Boron)와 같은 P형 불순물을 포함할 수 있다.The first conductive film 47 includes a polysilicon film deposited by chemical vapor deposition (CVD). The polysilicon film may include N-type impurities such as phosphorus (Ph), arsenic (As), or P-type impurities such as boron (Boron).

도 5c에 도시된 바와 같이, 에치백을 진행한다. 이에 따라, 활성필라(300)의 리세스된 측벽에만 제1도전막패턴(47A)이 남게 되고, 헤드필라(43) 및 기판(41) 표면 상부에는 제1도전막이 잔류하지 않는다. 특히, 제1도전막이 심이 없이 얇게 형 성된 상태에서 에치백을 진행하므로 과도한 에치백을 진행할 필요가 없다. 따라서, 게이트절연막(46) 및 기판(41)의 손상을 근본적으로 방지할 수 있으면서 활성필라(300)의 상부어택을 방지할 수 있다.As shown in FIG. 5C, the etch back is performed. Accordingly, the first conductive film pattern 47A remains only on the recessed sidewall of the active pillar 300, and the first conductive film does not remain on the top surface of the head pillar 43 and the substrate 41. In particular, since the first conductive film is etched back in a thin form without a core, there is no need to proceed with excessive etchback. Accordingly, damage to the gate insulating film 46 and the substrate 41 can be fundamentally prevented, and an upper attack of the active pillar 300 can be prevented.

활성필라(300)의 리세스된 측벽에 잔류하는 제1도전막패턴(47A)을 '제1게이트(47A)'라 약칭한다. 제1게이트(47A)는 각각의 활성필라(300)의 리세스된 측벽을 에워싸는 수직게이트이다.The first conductive film pattern 47A remaining on the recessed sidewall of the active pillar 300 is abbreviated as 'first gate 47A'. The first gate 47A is a vertical gate that surrounds the recessed sidewall of each active pillar 300.

도 5d에 도시된 바와 같이, 활성필라(300) 사이의 기판(41)에 불순물, 예컨대 인(P) 또는 비소(As)를 이온주입하여 기판(41) 내에 불순물영역(48)을 형성한다. 이때, 불순물영역(48)은 트랜지스터의 소스영역이면서 매립형 비트라인(Buried BitLine, BBL)이 형성될 영역이다.As shown in FIG. 5D, impurities such as phosphorus (P) or arsenic (As) are ion-implanted into the substrate 41 between the active pillars 300 to form the impurity region 48 in the substrate 41. At this time, the impurity region 48 is a source region of the transistor and a region in which buried bitlines (BBLs) are to be formed.

도 5e에 도시된 바와 같이, 게이트절연막(46)을 식각하고, 연속해서 불순물영역(48)이 분리되는 깊이까지 기판(41)을 식각하여 트렌치(49)를 형성한다. 이와 같은 트렌치(49)에 의해 불순물영역(48)은 분리되어 비트라인(48A, 48B)이 된다. 비트라인(48A, 48B)은 기판(41) 내에 매립된 형태를 가지므로 매립형 비트라인(Buried Bitline, BBL)이라고 한다. 게이트절연막(46)은 게이트절연막 역할을 함과 동시에 수직게이트(37A)와 분리된 비트라인(48A, 48B)을 전기적으로 절연시키는 역할도 한다. 아울러, 분리된 비트라인(48A, 48B)은 수직게이트(37)에 대해 수직으로 교차하는 형상을 갖는다.As illustrated in FIG. 5E, the gate insulating layer 46 is etched, and the substrate 41 is etched to a depth from which the impurity region 48 is continuously separated to form the trench 49. The trench 49 separates the impurity region 48 into bit lines 48A and 48B. Since the bit lines 48A and 48B are embedded in the substrate 41, they are referred to as buried bitlines (BBLs). The gate insulating layer 46 serves as a gate insulating layer and also electrically insulates the bit lines 48A and 48B separated from the vertical gate 37A. In addition, the separated bit lines 48A and 48B have a shape perpendicular to the vertical gate 37.

도 5f에 도시된 바와 같이, 트렌치(49) 및 활성필라(300) 사이를 갭필하도록 전면에 제1절연막(50)을 형성한 후, 제1절연막(50)을 일부 식각하므로써 라인형태 의 다마신패턴(52)을 형성한다.As shown in FIG. 5F, after forming the first insulating film 50 on the front surface to gap-fill between the trench 49 and the active pillar 300, damascene in a line form by partially etching the first insulating film 50. The pattern 52 is formed.

먼저, 하드마스크패턴(42)의 상부 표면이 드러나도록 제1절연막(50)을 평탄화시킨다. 제1절연막(50)은 질화막 또는 산화막을 포함한다. 예컨대, 절연막은 Si3N4, SiO2, PETEOS(Plasma Enhanced TetraEtyl Ortho Silicate), PSG(Phosphorous Silicate Glass), USG(Undoped Silicate Glass) 또는 HDP(High Density Plasma Oxide) 중에서 선택된 어느 하나를 포함한다. 제1절연막의 에치백은 산소 플라즈마(O2 plasma)를 이용하여 진행할 수 있다. 이어서, 라인형 개구(Line type opening)를 갖는 감광막패턴(도 6의 '51')을 이용하여 제1절연막(50)을 일부 식각하므로써 라인형태의 다마신패턴(52)을 형성한다. First, the first insulating layer 50 is planarized to expose the upper surface of the hard mask pattern 42. The first insulating film 50 includes a nitride film or an oxide film. For example, the insulating layer may include any one selected from Si 3 N 4 , SiO 2 , Plasma Enhanced TetraEtyl Ortho Silicate (PETOS), Phosphorous Silicate Glass (PSG), Undoped Silicate Glass (USG), or High Density Plasma Oxide (HDP). Etch back of the first insulating layer may be performed using an oxygen plasma (O 2 plasma). Subsequently, the damascene pattern 52 in the form of a line is formed by partially etching the first insulating layer 50 using the photoresist pattern ('51' in FIG. 6) having a line type opening.

도 6은 다마신패턴(52)의 평면도로서, 감광막패턴(51)의 형태에 의해 X-X' 방향에서 살펴볼 때, 다마신패턴(52)의 일측면(52A)은 활성필라(300) 사이에 위치하고, 다마신패턴(52)의 타측면(52B)은 활성필라(300)들의 측벽을 일부 노출시키는 위치에 형성된다.FIG. 6 is a plan view of the damascene pattern 52. When viewed from the XX 'direction by the shape of the photosensitive film pattern 51, one side 52A of the damascene pattern 52 is positioned between the active pillars 300. As shown in FIG. In addition, the other side 52B of the damascene pattern 52 is formed at a position partially exposing sidewalls of the active pillars 300.

다마신패턴(52)의 타측면(52B)에 의해 수직게이트(47A)의 표면이 노출된다. 다마신패턴(52) 형성후에 잔류하는 제1절연막(50)은 활성필라간 절연은 물론 비트라인과 후속의 워드라인간 절연 역할도 수행한다.The surface of the vertical gate 47A is exposed by the other side 52B of the damascene pattern 52. The first insulating layer 50 remaining after the damascene pattern 52 is formed may serve to insulate between the active pillars and to insulate between the bit lines and subsequent word lines.

도 5g에 도시된 바와 같이, 수직게이트(47A)를 시드(Seed)로 이용한 에피택셜성장을 통해 수직게이트(47A) 상에 제2도전막(53)을 형성한다. 제2도전막(53)은 다마신패턴의 일부를 채우는 형태가 된다. 이는 수직게이트(47A) 상에서 측면방향 으로 성장되기 때문이다.As shown in FIG. 5G, the second conductive layer 53 is formed on the vertical gate 47A through epitaxial growth using the vertical gate 47A as a seed. The second conductive film 53 fills a part of the damascene pattern. This is because it grows laterally on the vertical gate 47A.

제2도전막(53)은 에피택셜실리콘층을 포함할 수 있고, 에피택셜성장은 선택적에피택셜성장(Selective Epitaxial Growth, SEG) 공정을 이용할 수 있다.The second conductive layer 53 may include an epitaxial silicon layer, and epitaxial growth may use a selective epitaxial growth (SEG) process.

이와 같이, 에피택셜성장을 통해 제2도전막(53)을 성장시키면 수직게이트(47A)와 제2도전막(53)간 계면특성이 우수하다. 한편, 화학기상증착법과 같은 증착법에 의해 제2도전막을 형성할 수도 있으나, 에피택셜성장에 의한 방법보다는 계면특성이 열악하다.As such, when the second conductive film 53 is grown through epitaxial growth, the interface property between the vertical gate 47A and the second conductive film 53 is excellent. On the other hand, although the second conductive film may be formed by a deposition method such as chemical vapor deposition, the interfacial properties are inferior to the method by epitaxial growth.

바람직하게, 제2도전막(53)은 이웃하는 제1게이트(47A) 상에서 측면 방향으로 성장되어 활성필라(300)의 넥필라(44) 사이를 갭필하게 된다. 또한, 에피택셜성장에 의해 형성되므로, 활성필라(300)의 넥필라(44) 사이에서 심이 없이 제2도전막을 형성할 수 있다.Preferably, the second conductive layer 53 is laterally grown on the neighboring first gate 47A to gap gap between the neck pillars 44 of the active pillar 300. In addition, since it is formed by epitaxial growth, it is possible to form a second conductive film without a core between the neck pillars 44 of the active pillar 300.

에피택셜성장공정은 적어도 15℃ 이상의 온도에서 진행한다. 제2도전막(53)이 에피택셜실리콘층인 경우, 소스물질로는 실레인(SiH4) 가스를 이용할 수 있다.The epitaxial growth process proceeds at a temperature of at least 15 ° C or higher. When the second conductive film 53 is an epitaxial silicon layer, a silane (SiH 4 ) gas may be used as the source material.

상술한 제2도전막(53)은 라인형태의 다마신패턴을 채우는 형태이므로, 이웃하는 수직게이트(47A)들을 연결시키는 라인패턴이 된다. 따라서, 수직게이트들을 연결하는 워드라인의 역할을 하며, 워드라인 형태로 패터닝하기 위한 별도의 식각공정이 불필요하다. 이하, 제2도전막(53)을 '워드라인(53)'이라 약칭한다.Since the second conductive layer 53 fills the line-like damascene pattern, the second conductive layer 53 is a line pattern connecting the adjacent vertical gates 47A. Therefore, it serves as a word line connecting the vertical gates, and a separate etching process for patterning the word lines is unnecessary. Hereinafter, the second conductive film 53 will be abbreviated as 'word line 53'.

워드라인(53)으로 사용되는 제2도전막을 에피택셜성장을 통해 형성하므로 활성필라(300)의 상부가 어택받지 않는다.Since the second conductive film used as the word line 53 is formed through epitaxial growth, the upper portion of the active pillar 300 is not attacked.

도 5h에 도시된 바와 같이, 제2절연막(54)을 형성하여 다마신패턴의 나머지를 매립한다. 제2절연막(54)은 하드마스크막패턴(42)을 제거한 후에 형성할 수도 있다. 제2절연막(54)에 의해 워드라인(53)과 헤드필라(43) 사이가 절연된다.As shown in FIG. 5H, the second insulating layer 54 is formed to fill the rest of the damascene pattern. The second insulating film 54 may be formed after removing the hard mask film pattern 42. The second insulating layer 54 is insulated from the word line 53 and the head pillar 43.

도 7은 본 발명의 제3실시예에 따른 수직게이트 구비한 반도체장치의 구조를 도시한 사시도이다. 설명의 편의상 제1 및 제2절연막은 생략하기로 한다.7 is a perspective view illustrating a structure of a semiconductor device having a vertical gate according to a third embodiment of the present invention. For convenience of description, the first and second insulating layers will be omitted.

도 7을 참조하면, 기판(41) 상에 매트릭스 형태로 소정 간격 이격되어 복수의 활성필라(300)가 형성된다. 활성필라(300)는 기판(41) 상에서 리세스된 측벽을 갖고 형성되며, 측벽에 캡핑막(45)이 구비된다. 활성필라(300)의 리세스된 측벽에는 수직게이트(47A)가 에워싸고 있다. 기판(41) 내에는 불순물 주입에 의해 매립형 비트라인(48A, 48B)이 서로 분리되어 형성되어 있다. 워드라인(53)은 수직게이트(47A)의 외벽 일부와 접촉되면서 어느 한 방향으로 연장된 형태를 갖고, 기판(41) 내에 형성된 비트라인(48A, 48B)과는 교차하는 방향으로 형성되어 있다. 워드라인(53)은 각각의 수직게이트(47A)와 모두 접촉하면서 어느 한 방향(비트라인과 교차하는 방향)으로 연장된 형태이며, 수직게이트(47A)와 모두 접촉하기 위해 활성필라의 일측 측벽에서 수직게이트(47A)와 접촉한다.Referring to FIG. 7, a plurality of active pillars 300 are formed on the substrate 41 at predetermined intervals in a matrix form. The active pillar 300 has a sidewall recessed on the substrate 41, and a capping layer 45 is provided on the sidewall. A vertical gate 47A is surrounded by the recessed sidewall of the active pillar 300. In the substrate 41, the buried bit lines 48A and 48B are separated from each other by impurity implantation. The word line 53 extends in one direction while contacting a portion of the outer wall of the vertical gate 47A, and is formed in a direction crossing the bit lines 48A and 48B formed in the substrate 41. The word line 53 extends in one direction (intersecting with the bit line) while contacting each of the vertical gates 47A, and on one sidewall of the active pillar to contact all of the vertical gates 47A. In contact with the vertical gate 47A.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

도 1a 내지 도 1c는 종래기술에 따른 수직게이트 형성 방법을 도시한 도면.1A to 1C illustrate a vertical gate forming method according to the prior art.

도 2a는 종래기술에 따른 활성필라 사이의 심을 도시한 사진.Figure 2a is a photograph showing the seam between the active pillars according to the prior art.

도 2b는 종래기술에 따른 기판 펀치를 도시한 사진.Figure 2b is a photograph showing a substrate punch according to the prior art.

도 2c는 종래기술에 따른 활성필라의 상부 어택을 도시한 사진.Figure 2c is a photograph showing the upper attack of the active pillar according to the prior art.

도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 수직게이트 형성 방법을 도시한 공정 단면도.3A to 3D are cross-sectional views illustrating a method of forming a vertical gate according to a first embodiment of the present invention.

도 3e는 제1실시예에 따른 수직게이트의 사시도.3E is a perspective view of a vertical gate according to the first embodiment.

도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 수직게이트 형성 방법을 도시한 공정 단면도.4A to 4E are cross-sectional views illustrating a method of forming a vertical gate according to a second embodiment of the present invention.

도 4f는 제2실시예에 따른 수직게이트의 사시도.4F is a perspective view of a vertical gate according to a second embodiment;

도 5a 내지 도 5h는 본 발명의 제3실시예에 따른 수직게이트 구비한 반도체장치 제조 방법을 도시한 공정 단면도.5A through 5H are cross-sectional views illustrating a method of manufacturing a semiconductor device having a vertical gate in accordance with a third embodiment of the present invention.

도 6은 본 발명의 제3실시예에 따른 다마신패턴의 평면도.6 is a plan view of a damascene pattern according to a third embodiment of the present invention.

도 7은 본 발명의 제3실시예에 따른 수직게이트 구비한 반도체장치를 도시한 사시도.7 is a perspective view illustrating a semiconductor device having a vertical gate in accordance with a third embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

41 : 기판 43 : 헤드필라41: substrate 43: head pillar

44 : 넥필라 45 : 캡핑막44: neck Phil 45: capping film

46 : 게이트절연막 47A : 수직게이트46: gate insulating film 47A: vertical gate

48A, 48B : 비트라인 50 : 제1절연막48A, 48B: bit line 50: first insulating film

53 : 워드라인 54 : 제2절연막53 word line 54 second insulating film

300 : 활성필라300: active pillar

Claims (16)

리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계;Forming a plurality of active pillars having recessed sidewalls; 상기 리세스된 측벽을 에워싸는 제1게이트를 형성하는 단계; 및Forming a first gate surrounding the recessed sidewall; And 에피택셜성장을 통해 상기 제1게이트를 에워싸는 제2게이트를 형성하는 단계Forming a second gate surrounding the first gate through epitaxial growth; 를 포함하는 수직게이트 형성 방법.Vertical gate forming method comprising a. 제1항에 있어서,The method of claim 1, 상기 제2게이트를 형성하는 단계는,Forming the second gate, 상기 제1게이트를 시드로 하여 이웃하는 상기 활성필라 사이가 매립되도록 도전막을 에피택셜성장시키는 단계; 및Epitaxially growing a conductive film using the first gate as a seed so as to fill the adjacent active pillars; And 이웃하는 상기 제1게이트를 연결시키도록 상기 도전막을 라인형태로 식각하는 단계Etching the conductive layer in a line form to connect the neighboring first gates 를 포함하는 수직게이트 형성 방법.Vertical gate forming method comprising a. 제1항에 있어서,The method of claim 1, 상기 제2게이트를 형성하는 단계는,Forming the second gate, 상기 활성필라 사이를 갭필하는 절연막을 형성하는 단계;Forming an insulating layer gap gap between the active pillars; 상기 절연막의 일부를 식각하여 이웃하는 상기 제1게이트들의 표면을 노출시키는 다마신패턴을 형성하는 단계; 및Etching a portion of the insulating layer to form a damascene pattern exposing surfaces of the neighboring first gates; And 상기 제1게이트들을 시드로 하여 상기 다마신패턴이 매립되도록 도전막을 에피택셜성장시키는 단계Epitaxially growing a conductive layer using the first gates as seeds to fill the damascene pattern 를 포함하는 수직게이트 형성 방법.Vertical gate forming method comprising a. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제1게이트가 폴리실리콘막을 포함하고, 상기 제2게이트는 에피택셜실리콘층을 포함하는 수직게이트 형성 방법.And the first gate comprises a polysilicon layer and the second gate comprises an epitaxial silicon layer. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제1게이트를 형성하는 단계는,Forming the first gate, 상기 활성필라를 포함한 전면에 상기 활성필라 사이를 갭필하는 두께보다 얇은 두께로 도전막을 형성하는 단계; 및Forming a conductive film having a thickness thinner than a thickness of gap gap between the active pillars on the entire surface including the active pillars; And 상기 도전막을 에치백하는 단계Etching back the conductive layer 를 포함하는 수직게이트 형성 방법.Vertical gate forming method comprising a. 제5항에 있어서,The method of claim 5, 상기 도전막은 상기 활성필라의 리세스된 측벽의 리세스량보다 얇은 두께로 형성하는 수직게이트 형성 방법.And the conductive layer is formed to have a thickness thinner than the recess amount of the recessed sidewall of the active pillar. 제6항에 있어서,The method of claim 6, 상기 제1도전막은 50Å∼100Å 두께로 형성하는 수직게이트 형성 방법.And the first conductive film is formed to have a thickness of 50 kV to 100 kV. 제5항에 있어서,The method of claim 5, 상기 도전막은 폴리실리콘막을 포함하는 수직게이트 형성 방법.The conductive film is a vertical gate forming method comprising a polysilicon film. 기판 상에 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계;Forming a plurality of active pillars having recessed sidewalls on the substrate; 상기 활성필라의 리세스된 측벽을 에워싸는 수직게이트를 형성하는 단계;Forming a vertical gate surrounding the recessed sidewall of the active pillar; 상기 활성필라 사이를 갭필하는 절연막을 형성하는 단계;Forming an insulating layer gap gap between the active pillars; 상기 절연막의 일부를 식각하여 이웃하는 상기 수직게이트의 표면을 동시에 노출시키는 다마신패턴을 형성하는 단계; 및Etching a portion of the insulating film to form a damascene pattern that simultaneously exposes surfaces of neighboring vertical gates; And 상기 노출된 수직게이트를 시드로 이용한 에피택셜성장을 통해 상기 다마신패턴을 매립하는 워드라인을 형성하는 단계Forming a word line to bury the damascene pattern through epitaxial growth using the exposed vertical gate as a seed; 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제9항에 있어서,The method of claim 9, 상기 수직게이트는,The vertical gate, 상기 활성필라의 전면에 도전막을 증착한 후 에치백하여 형성하는 반도체장치 제조방법.And depositing a conductive film on the entire surface of the active pillar and then etching back. 제10항에 있어서,The method of claim 10, 상기 도전막은 상기 활성영역의 리세스된 측벽의 리세스량보다 얇은 두께로 형성하는 반도체장치 제조 방법.And the conductive film is formed to a thickness thinner than the recessed amount of the recessed sidewall of the active region. 제11항에 있어서,The method of claim 11, 상기 도전막은 50Å∼100Å 두께로 형성하는 반도체장치 제조 방법.A method for manufacturing a semiconductor device, wherein the conductive film is formed to a thickness of 50 GPa to 100 GPa. 제10항에 있어서,The method of claim 10, 상기 도전막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.And the conductive film comprises a polysilicon film. 제9항에 있어서,The method of claim 9, 상기 워드라인은,The word line, 에피택셜실리콘층을 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising an epitaxial silicon layer. 제9항에 있어서,The method of claim 9, 상기 워드라인 상에 상기 활성필라와 워드라인 사이를 절연시키는 절연막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.And forming an insulating film on the word line to insulate the active pillar from the word line. 제9항 내지 제15항 중 어느 한 항에 있어서,The method according to any one of claims 9 to 15, 상기 수직게이트를 형성하는 단계후에,After forming the vertical gate, 상기 기판에 이온주입을 통해 비트라인을 형성하는 단계; 및Forming a bit line on the substrate through ion implantation; And 상기 비트라인이 분리되는 깊이까지 상기 기판을 식각하여 트렌치를 형성하는 단계Etching the substrate to a depth where the bit line is separated to form a trench 를 더 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method further comprising.
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