KR101183627B1 - Semiconductor device with buried bitline and method for manufacturing the same - Google Patents

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Abstract

본 발명은 매립비트라인의 저항을 감소시킴과 동시에 공정난이도를 낮출 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 반도체기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 트렌치 내부를 일부 매립하는 매립비트라인을 형성하는 단계; 상기 매립비트라인 상에 오믹콘택층을 형성하는 단계; 상기 오믹콘택층 상에 나머지 상기 트렌치 내부를 매립하는 도전막을 형성하는 단계; 상기 도전막 및 상기 반도체기판을 동시에 식각하여 복수의 활성필라를 형성하는 단계; 각각의 상기 활성필라를 에워싸는 복수의 수직게이트를 형성하는 단계; 및 이웃하는 상기 수직게이트를 서로 연결하는 워드라인을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공하며, 상술한 본 발명에 따르면, 트렌치 내부를 매립하는 형태로 매립비트라인을 형성하므로써 체적이 증가함에 따라 매립비트라인의 저항을 감소시킬 수 있는 효과가 있고, 매립비트라인을 먼저 형성한 후에 후속 공정에서 활성필라, 수직게이트 및 워드라인을 형성함에 따라 공정 난이도도 낮아지며, 공정이 단순화되는 효과가 있다.The present invention is to provide a semiconductor device and a method of manufacturing the same, which can reduce the process difficulty and at the same time reduce the resistance of the buried bit line, the present invention comprises the steps of etching a semiconductor substrate to form a plurality of trenches; Forming a buried bit line filling a portion of the trench; Forming an ohmic contact layer on the buried bit line; Forming a conductive film on the ohmic contact layer to fill the remaining inside of the trench; Simultaneously etching the conductive film and the semiconductor substrate to form a plurality of active pillars; Forming a plurality of vertical gates surrounding each of the active pillars; And forming a word line connecting the neighboring vertical gates to each other. According to the present invention, a volume is increased by forming a buried bit line in a form of filling a trench. As a result, the resistance of the buried bit line can be reduced, and as the active pillar, vertical gate and word line are formed in a subsequent process after the buried bit line is first formed, the process difficulty is lowered and the process is simplified. have.

Description

매립비트라인을 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH BURIED BITLINE AND METHOD FOR MANUFACTURING THE SAME}Semiconductor device with buried bit line and manufacturing method therefor {SEMICONDUCTOR DEVICE WITH BURIED BITLINE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립비트라인을 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to a semiconductor device having a buried bit line and a manufacturing method thereof.

최근에 집적도 향상을 위해 40nm 이하급 메모리 장치(Memory device)가 요구되고 있다. 8F2(F:minimum feature size) 또는 6F2의 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나 트랜지스터(Planar transistor) 또는 리세스드 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어렵다. 따라서 동일 스케일링에서 집적도를 1.5～2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 셀(Cell)이 요구되고 있으며, 그에 따라 수직게이트 공정(Vertical Gate process)이 제안되었다.Recently, a memory device of 40 nm or less is required to improve the degree of integration. In case of planar transistors or recessed gate taransistors used in 8F 2 (F: minimum feature size) or 6F 2 cell architecture, scaling below 40 nm is required. Is very difficult. Accordingly, there is a demand for a cell having a 4F 2 cell architecture that can improve the integration degree by 1.5 to 2 times in the same scaling. Accordingly, a vertical gate process has been proposed.

수직게이트 공정이란, 반도체기판 상에서 수직으로 연장된 활성필라(Active pillar)의 주위를 감싸는 환형(Surround type) 게이트전극('수직게이트'라 약칭함)을 형성하고, 수직게이트를 중심으로 하여 활성필라의 상부와 하부에 각각 소스영역과 드레인 영역을 형성하는 공정이다. 이와 같이, 수직게이트 공정을 적용함으로써 채널이 수직으로 형성되고, 이에 따라 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다. The vertical gate process is to form a round type gate electrode (abbreviated as 'vertical gate') that surrounds an active pillar extending vertically on a semiconductor substrate, and has an active pillar centered on the vertical gate. A process of forming a source region and a drain region on the top and the bottom of each. In this way, the channel is vertically formed by applying the vertical gate process, and thus the channel length is reduced even if the area of the transistor is reduced.

이러한 수직게이트 공정을 이용한 메모리 장치는 고집적화를 위해 매립비트라인(Buried Bitline)을 갖고, 매립비트라인은 도펀트의 이온주입에 의해 형성하고 있다. 그러나, 메모리 장치가 소형화 될 경우 도펀트 이온주입만으로는 매립비트라인의 저항을 감소시키는데 한계가 있어 장치의 특성 저하를 가져오게 된다.The memory device using the vertical gate process has a buried bitline for high integration, and the buried bitline is formed by ion implantation of a dopant. However, when the memory device is miniaturized, the dopant ion implantation alone has a limit in reducing the resistance of the buried bit line, resulting in deterioration of device characteristics.

이에 최근에 매립비트라인을 제조하는 방법으로서 도펀트 이온주입에 의해 형성된 매립비트라인의 일부를 금속실리사이드화(Metal Silidation) 방법이 제안된 바 있다. 그러나, 상술한 종래기술은 다음과 같은 문제가 있다.Recently, as a method of manufacturing a buried bit line, a metal silidation method of a part of the buried bit line formed by dopant ion implantation has been proposed. However, the above-described prior art has the following problems.

금속실리사이드화 방법은 이웃하는 비트라인을 서로 분리시키기 위해 후속으로 실리사이드화된 부분을 각 셀에 맞게 절단해주어야 한다. 이처럼 절단하게 되면 콘택 단면적이 줄어 저항값이 증가하고, 또한 금속실리사이드화가 활성필라 사이의 반도체기판 표면부터 진행되기 때문에 수직게이트와 거리가 짧아 브릿지(Bridge)가 발생할 가능성이 높다.The metal silicideation method must subsequently cut the silicided portions to fit each cell in order to isolate neighboring bit lines from each other. In this case, the contact cross-sectional area decreases, the resistance value increases, and since metal silicide formation proceeds from the surface of the semiconductor substrate between the active pillars, a short distance from the vertical gate is likely to cause a bridge.

또한, 상술한 종래기술은 활성필라를 먼저 형성한 후에 매립비트라인을 형성한다. 이러한 방법은 매립비트라인이 활성필라 이후에 형성되기 때문에 매립비트라인을 금속실리사이드화하여도 저항 측면에서 불리하고, 공정난이도가 높아 수율(yield)이 저하되는 문제점이 있다.In addition, the above-described prior art forms the buried bit line after first forming the active pillar. Since the buried bit line is formed after the active pillar, this method is disadvantageous in terms of resistance even when the buried bit line is metal silicided, and has a problem in that yield is lowered due to high process difficulty.

따라서, 수직게이트 공정을 이용하면서도 매립비트라인 형성공정시 콘택 단면적의 감소에 따른 저항 문제 및 공정난이도 증가 문제를 해결할 수 있는 방법이 필요하다.
Therefore, there is a need for a method that can solve the problem of resistance and process difficulty due to the reduction of the contact cross-sectional area in the buried bit line forming process while using the vertical gate process.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립비트라인의 저항을 감소시킴과 동시에 공정난이도를 낮출 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor device and a method of manufacturing the same, which reduce the process difficulty and reduce the resistance of the buried bit line.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 복수의 트렌치가 형성된 반도체기판; 상기 복수의 트렌치를 각각 일부 매립하는 복수의 매립비트라인; 상기 복수의 매립비트라인 상부에 형성된 복수의 활성필라; 상기 복수의 매립비트라인과 상기 복수의 활성필라 사이에 개재된 복수의 오믹콘택층; 상기 복수의 활성필라를 각각 에워싸는 복수의 수직게이트; 및 이웃하는 상기 복수의 수직게이트를 서로 연결하는 워드라인을 포함하는 반도체 장치를 제공한다. According to an aspect of the present invention, there is provided a semiconductor substrate including a plurality of trenches; A plurality of buried bit lines each partially filling the plurality of trenches; A plurality of active pillars formed on the plurality of buried bitlines; A plurality of ohmic contact layers interposed between the plurality of buried bit lines and the plurality of active pillars; A plurality of vertical gates each surrounding the plurality of active pillars; And a word line connecting the plurality of neighboring vertical gates to each other.

상기 복수의 활성필라는, 상기 복수의 매립비트라인과 각각 전기적으로 연결된 복수의 제1활성필라와 상기 복수의 제1활성필라 양측벽에 형성된 복수의 제2활성필라로 이루어질 수 있다. 이때, 상기 복수의 제1활성필라는 실리콘에피택셜막을 포함할 수 있고, 상기 복수의 제2활성필라는 실리콘기판을 포함할 수 있다. The plurality of active pillars may include a plurality of first active pillars electrically connected to the plurality of buried bit lines, and a plurality of second active pillars formed on both sidewalls of the plurality of first active pillars. In this case, the plurality of first active pillars may include a silicon epitaxial film, and the plurality of second active pillars may include a silicon substrate.

상기 트렌치는, 사각 구조인 복수의 제1트렌치; 및 상기 복수의 제1트렌치 아래에 연결되어 상기 복수의 제1트렌치보다 큰 선폭을 갖는 원형 구조인 복수의 제2트렌치를 포함할 수 있다. 이때, 상기 복수의 매립비트라인은 상기 복수의 제2트렌치를 매립하는 형태를 가질 수 있다. The trench may include a plurality of first trenches having a rectangular structure; And a plurality of second trenches connected under the plurality of first trenches and having a circular structure having a larger line width than the plurality of first trenches. In this case, the plurality of buried bit lines may have a form of filling the plurality of second trenches.

상기 복수의 오믹콘택층은 금속실리사이드막을 포함할 수 있다.
The plurality of ohmic contact layers may include a metal silicide layer.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 반도체기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치 내부를 일부 매립하는 복수의 매립비트라인을 형성하는 단계; 상기 복수의 매립비트라인 상에 복수의 오믹콘택층을 형성하는 단계; 상기 복수의 오믹콘택층 상에 나머지 상기 복수의 트렌치 내부를 매립하는 복수의 도전막을 형성하는 단계; 상기 복수의 도전막 및 상기 반도체기판을 동시에 식각하여 복수의 활성필라를 형성하는 단계; 상기 복수의 활성필라를 각각 에워싸는 복수의 수직게이트를 형성하는 단계; 및 이웃하는 상기 복수의 수직게이트를 서로 연결하는 워드라인을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. 이때, 상기 복수의 매립비트라인 각각의 상부에 상기 복수의 활성필라를 형성할 수 있다. According to another aspect of the present invention, a plurality of trenches are formed by etching a semiconductor substrate; Forming a plurality of buried bit lines that partially fill the plurality of trenches; Forming a plurality of ohmic contact layers on the plurality of buried bit lines; Forming a plurality of conductive layers on the plurality of ohmic contact layers to fill the remaining trenches; Simultaneously etching the plurality of conductive films and the semiconductor substrate to form a plurality of active pillars; Forming a plurality of vertical gates each surrounding the plurality of active pillars; And forming a word line connecting the plurality of adjacent vertical gates to each other. In this case, the plurality of active pillars may be formed on each of the plurality of buried bit lines.

상기 복수의 활성필라를 형성하는 단계는, 상기 복수의 활성필라의 저면을 상기 복수의 오믹콘택층의 표면보다 높게 형성할 수 있다. In the forming of the plurality of active pillars, the bottom surfaces of the plurality of active pillars may be formed higher than the surfaces of the plurality of ohmic contact layers.

상기 복수의 매립비트라인을 형성하는 단계는, 상기 복수의 트렌치를 매립할때까지 상기 반도체기판 전면에 금속막을 증착하는 단계; 및 상기 금속막을 에치백하는 단계를 포함할 수 있다. 이때, 상기 금속막을 증착하기 이전에 상기 복수의 트렌치를 포함한 반도체기판 표면에 배리어막을 형성하는 단계; 및 상기 복수의 오믹콘택층을 형성한 이후에 상기 복수의 오믹콘택층 표면까지 상기 배리어막을 에치백하는 단계를 더 포함할 수 있다. The forming of the plurality of buried bit lines may include depositing a metal film on the entire surface of the semiconductor substrate until the plurality of trenches are buried; And etching back the metal film. Forming a barrier film on a surface of the semiconductor substrate including the plurality of trenches before depositing the metal film; And etching the barrier layer to the surfaces of the plurality of ohmic contact layers after forming the plurality of ohmic contact layers.

상기 복수의 오믹콘택층을 형성하는 단계는, 상기 복수의 매립비트라인을 포함한 반도체기판 표면에 금속실리사이드막을 형성하되, 상기 복수의 매립비트라인 상에 형성되는 금속실리사이드막의 두께를 상기 복수의 트렌치 측벽에 형성되는 금속실리사이드막의 두께보다 더 두껍게 형성하는 단계; 및 상기 금속실리사이드막을 선택적으로 식각하여 상기 복수의 매립비트라인 상에만 잔류시키는 단계를 포함할 수 있다. 이때, 상기 금속실리사이드막을 형성하는 단계는, 물리기상증착법(PVD)을 사용하여 실시할 수 있다. The forming of the plurality of ohmic contact layers may include forming a metal silicide layer on a surface of the semiconductor substrate including the plurality of buried bit lines, and determining a thickness of the metal silicide layer formed on the plurality of buried bit lines. Forming thicker than the thickness of the metal silicide film formed on the substrate; And selectively etching the metal silicide layer and remaining only on the plurality of buried bit lines. In this case, the forming of the metal silicide layer may be performed using physical vapor deposition (PVD).

상기 복수의 도전막을 형성하는 단계는, 상기 복수의 매립비트라인에 의해 노출된 상기 복수의 트렌치의 양쪽 측벽에서 에피택셜성장을 진행할 수 있다. 이때, 상기 복수의 도전막을 형성한 이후에 상기 반도체기판의 표면에 대한 평탄화공정을 실시하는 단계를 더 포함할 수 있다. In the forming of the plurality of conductive layers, epitaxial growth may be performed on both sidewalls of the plurality of trenches exposed by the plurality of buried bit lines. In this case, the method may further include planarizing the surface of the semiconductor substrate after forming the plurality of conductive films.

상기 복수의 트렌치를 형성하는 단계는, 상기 반도체기판을 1차 식각하여 사각 구조인 복수의 제1트렌치를 형성하는 단계; 및 상기 복수의 제1트렌치 아래 상기 반도체기판을 2차 식각하여 상기 복수의 제1트렌치보다 큰 선폭을 갖는 원형 구조인 복수의 제2트렌치를 형성하는 단계를 포함할 수 있다. 이때, 상기 복수의 매립비트라인은 상기 복수의 제2트렌치를 매립하도록 형성할 수 있다.
The forming of the plurality of trenches may include forming a plurality of first trenches having a rectangular structure by first etching the semiconductor substrate; And second etching the semiconductor substrate under the plurality of first trenches to form a plurality of second trenches having a circular structure having a larger line width than the plurality of first trenches. In this case, the plurality of buried bit lines may be formed to fill the plurality of second trenches.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 금속막으로 매립비트라인을 형성함으로써, 매립비트라인의 저항을 감소시킬 수 있다. According to the present invention based on the above-mentioned problem solving means, the resistance of the buried bit line can be reduced by forming the buried bit line with a metal film.

또한, 본 발명은 매립비트라인이 활성필라 아래에서 트렌치를 매립하는 구조를 가짐으로써, 매립비트라인의 체적을 증가시켜 저항을 더욱더 감소시킬 수 있다. 아울러, 셀 간 매립비트라인을 분리하기 위한 식각공정을 필요로하지 않는다.In addition, the present invention has a structure in which the buried bit line fills the trench under the active pillar, thereby increasing the volume of the buried bit line to further reduce the resistance. In addition, there is no need for an etching process for separating embedded bit lines between cells.

또한, 본 발명은 트렌치가 벌브 형태를 갖고, 트렌치 내 상대적으로 큰 선폭을 갖는 제2트렌치를 매립비트라인이 매립하는 구조를 가짐으로써, 매립비트라인의 체적을 더욱더 증가시킬 수 있어 매립비트라인의 저항을 더욱더 감소시킬 수 있다.In addition, the present invention has a structure in which the trench has a bulb shape and the buried bit line has a second trench having a relatively large line width in the trench, thereby further increasing the volume of the buried bit line. The resistance can be further reduced.

또한, 본 발명은 활성필라와 매립비트라인 사이에 오믹콘택층을 개재함으로써, 활성필라와 매립비트라인 사이의 접촉특성 및 콘택저항을 개선할 수 있다. In addition, the present invention may improve contact characteristics and contact resistance between the active pillar and the buried bit line by interposing an ohmic contact layer between the active pillar and the buried bit line.

또한, 본 발명은 매립비트라인을 형성한 이후에 활성필라, 수직게이트 및 워드라인을 형성하기 때문에 매립비트라인 형성공정을 단순화시킬 수 있으며, 공정난이도를 낮출 수 있다.
In addition, since the active pillar, the vertical gate, and the word line are formed after the buried bit line is formed, the buried bit line forming process can be simplified, and the process difficulty can be reduced.

도 1은 본 발명의 일실시예에 따른 반도체 장치를 도시한 평면도.
도 2a는 본 발명의 일실시예에 따른 반도체 장치를 도 1에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 단면도.
도 2b는 본 발명의 일실시예에 따른 반도체 장치를 도시한 사시도.
도 3a 내지 도 3i는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도 1에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 공정단면도.
도 4a 내지 도 4i는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정사시도. 1 is a plan view showing a semiconductor device according to an embodiment of the present invention.
FIG. 2A is a cross-sectional view of the semiconductor device according to the example embodiment taken along the line X-X ′ and Y-Y ′ of FIG. 1.
2B is a perspective view illustrating a semiconductor device in accordance with an embodiment of the present invention.
3A to 3I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, taken along the line X-X ′ and Y-Y ′ of FIG. 1.
4A to 4I are process perspective views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 수직게이트 공정(Vertical Gate process)을 이용하면서도 매립비트라인(Buried Bitline)의 저항을 감소시킴과 동시에 공정난이도를 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 구조적인 측면에서 활성필라 아래에 금속막으로 이루어진 매립비트라인을 구비하는 것을 특징으로 하고, 공정 측면에서 활성필라 이전에 매립비트라인을 형성하는 것을 특징으로 한다.
The present invention to be described later provides a semiconductor device and a method of manufacturing the same, which can reduce the process difficulty while reducing the resistance of a buried bitline while using a vertical gate process. To this end, the present invention is characterized in that it comprises a buried bit line made of a metal film under the active pillar in the structural aspect, it is characterized in that the buried bit line is formed before the active pillar in the process aspect.

도 1은 본 발명의 일실시예에 따른 반도체 장치를 도시한 평면도이고, 도 2a는 본 발명의 일실시예에 따른 반도체 장치를 도 1에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 단면도이다. 그리고, 도 2b는 본 발명의 일실시예에 따른 반도체 장치를 도시한 사시도이다. 1 is a plan view illustrating a semiconductor device according to an embodiment of the present invention, and FIG. 2A illustrates the X-X 'cutting line and the Y-Y' cutting line shown in FIG. It is a cross-sectional view shown. 2B is a perspective view illustrating a semiconductor device according to an embodiment of the present invention.

도 1, 도 2a 및 도 2b를 참조하여 본 발명의 일실시예에 따른 반도체 장치를 살펴보면, 반도체기판(11A) 내에 형성된 복수의 트렌치(12) 내부를 일부 매립하는 복수의 매립비트라인(14)이 형성되어 있다. 매립비트라인(14)은 도펀트를 이온주입하여 형성된 매립비트라인(14)보다 저항을 감소시키기 위해 금속막을 포함한다. 매립비트라인(14)과 반도체기판(11A)의 접촉 계면에는 확산방지 역할을 하는 배리어막(13A)이 형성되어 있다. 배리어막(13A)은 질화막 또는 티타늄막(Ti)과 티타늄질화막(TiN)이 적층된 적층막일 수 있다.Referring to FIGS. 1, 2A, and 2B, a semiconductor device according to an exemplary embodiment of the present invention will be described. A plurality of buried bit lines 14 partially filling the inside of the plurality of trenches 12 formed in the semiconductor substrate 11A may be described. Is formed. The buried bit line 14 includes a metal film to reduce resistance than the buried bit line 14 formed by ion implantation of a dopant. A barrier film 13A is formed at the contact interface between the buried bit line 14 and the semiconductor substrate 11A to prevent diffusion. The barrier film 13A may be a nitride film or a laminated film in which a titanium film Ti and a titanium nitride film TiN are stacked.

트렌치(12)는 벌브(bulb) 형태를 갖는다. 구체적으로, 트렌치(12)는 사각형의 제1트렌치(12A)와 제1트렌치(12) 아래에 연결되고, 제1트렌치(12A)보다 큰 선폭을 갖는 원형의 제2트렌치(12B)로 이루어진다. 매립비트라인(14)은 제2트렌치(12B)를 매립하는 구조를 갖는다. 이때, 매립비트라인(14)은 트렌치(12) 내에서 상대적으로 큰 선폭을 갖는 제2트렌치(12B)를 매립하는 구조를 갖기 때문에 매립비트라인(14)의 총 체적을 증가시킬 수 있다. 이를 통해, 매립비트라인(14)의 저항을 더욱더 감소시킬 수 있다. Trench 12 has a bulb shape. Specifically, the trench 12 is connected to the first trench 12A of the quadrangle and the first trench 12, and is formed of a circular second trench 12B having a larger line width than the first trench 12A. The buried bit line 14 has a structure for filling the second trench 12B. In this case, since the buried bit line 14 has a structure for filling the second trench 12B having a relatively large line width in the trench 12, the buried bit line 14 may increase the total volume of the buried bit line 14. Through this, the resistance of the buried bit line 14 may be further reduced.

매립비트라인(14) 상부에는 복수의 활성필라(17)가 형성되어 있다. 각각의 활성필라(17)는 매립비트라인(14) 상부를 갭필하는 제1활성필라(16B)와 제1활성필라(16B) 양측벽에 형성된 제2활성필라(11B)로 이루어진다. 이때, 제1활성필라(16B)와 제2활성필라(11B)는 서로 동일한 물질일 수 있다. 후술하겠지만, 제2활성필라(11B)는 반도체기판(11A) 예컨대, 실리콘기판을 식각하여 형성된 구조물이고, 제1활성필라(16B)는 실리콘에피택셜막이다. 활성필라(16) 외측의 반도체기판(11A) 상에는 층간절연막(18)이 형성되어 있다. 매립비트라인(14)과 제1활성필라(16B) 사이에는 도전막(16A)이 형성되고, 도전막(16A)은 제1활성필라(16B)와 동일한 물질이다. 즉, 제1활성필라(16B)의 일부 -도전막(16A)- 가 나머지 트렌치(12)를 매립하는 형태를 갖는다. 활성필라(17)는 도전막(15A)에 의해 매립비트라인(14)과 전기적으로 연결된다. A plurality of active pillars 17 are formed on the buried bit line 14. Each of the active pillars 17 includes a first active pillar 16B gap-filling the buried bit line 14 and a second active pillar 11B formed on both side walls of the first active pillar 16B. In this case, the first active pillar 16B and the second active pillar 11B may be made of the same material. As will be described later, the second active pillar 11B is a structure formed by etching a semiconductor substrate 11A, for example, a silicon substrate, and the first active pillar 16B is a silicon epitaxial film. An interlayer insulating film 18 is formed on the semiconductor substrate 11A outside the active pillar 16. A conductive film 16A is formed between the buried bit line 14 and the first active pillar 16B, and the conductive film 16A is made of the same material as the first active pillar 16B. That is, part of the first active pillar 16B-the conductive film 16A-has a form in which the remaining trench 12 is embedded. The active pillar 17 is electrically connected to the buried bit line 14 by the conductive film 15A.

또한, 활성필라(17)와 매립비트라인(14) 사이에는 오믹콘택층(ohmic contact layer, 16A)이 기재되어 있다. 구체적으로, 제1활성필라(16B)와 매립비트라인(14) 사이에 오믹콘택층(15A)이 위치한다. 더욱 구체적으로는, 도전막(16A)과 매립비트라인(14) 사이에 오믹콘택층(15A)이 위치한다. 오믹콘택층(15A)은 반도체물질 즉, 실리콘막을 포함하는 활성필라(17)와 금속막을 포함하는 매립비트라인(14) 사이의 전위장벽(potential barrier) 차이 -또는 일함수(work function) 차이- 를 완화시킴과 동시에 콘택저항을 감소시키는 역할을 수행한다. 참고로, 금속막과 실리콘막 사이의 접합에서는 이들 사이의 일함수 차이로 인해 샤키배리어(Schottky barrier)가 형성될 수 있다. 즉, 매립비트라인(14)과 활성필라(17) 사이에는 샤키배리어가 형성될 수 있으며, 이로 인해 이들 사이의 콘택저항이 증가하거나, 심할 경우 어느 한 방향으로의 전하이동이 어려워지기 때문에 정상적인 동작을 수행하지 못할 우려가 있다. In addition, an ohmic contact layer 16A is described between the active pillar 17 and the buried bit line 14. Specifically, the ohmic contact layer 15A is positioned between the first active pillar 16B and the buried bit line 14. More specifically, the ohmic contact layer 15A is positioned between the conductive film 16A and the buried bit line 14. The ohmic contact layer 15A is a potential barrier difference between a semiconductor material, that is, an active pillar 17 including a silicon film and a buried bit line 14 including a metal film, or a work function difference. It reduces the contact resistance and at the same time. For reference, in the junction between the metal film and the silicon film, a schottky barrier may be formed due to a difference in work function between them. That is, a shark barrier may be formed between the buried bit line 14 and the active pillar 17, and this causes normal contact resistance between the buried bit lines 14 and the active pillars 17, or, in the case of severe charge movement, it is difficult to move in one direction. There is a risk of not performing.

각각의 매립비트라인(14) 상부에 복수의 활성필라(17)가 위치한다. 즉, 서로 일정 간격을 갖고 이격되는 복수의 활성필라(17)가 각각의 매립비트라인(14) 상부에 형성된다. 이에 따라 활성필라(17)는 매트릭스 배열을 갖는다.A plurality of active pillars 17 are positioned above each buried bit line 14. That is, a plurality of active pillars 17 spaced apart from each other at a predetermined interval are formed on each buried bit line 14. Accordingly, the active pillars 17 have a matrix arrangement.

각각의 활성필라(17)의 외벽은 수직게이트(20)가 에워쌓고 있으며, 수직게이트(20)와 활성필라(17) 사이에는 게이트절연막(19)이 형성된다. The outer wall of each active pillar 17 is surrounded by the vertical gate 20, and a gate insulating film 19 is formed between the vertical gate 20 and the active pillar 17.

이웃한 수직게이트(20)들은 워드라인(21)에 의해 서로 연결된다. 워드라인(21)은 층간절연막(18)에 의해 매립비트라인(14)과 절연되며, 워드라인(21)과 매립비트라인(14)은 서로 수직방향으로 교차하여 배열된다. 워드라인(21)은 금속막을 포함한다. 예컨대, 워드라인(21)은 WSix, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.Adjacent vertical gates 20 are connected to each other by a word line 21. The word line 21 is insulated from the buried bit line 14 by the interlayer insulating film 18, and the word line 21 and the buried bit line 14 are arranged to cross each other in the vertical direction. The word line 21 includes a metal film. For example, the word line 21 includes any one selected from the group consisting of WSi x , TiN, W, Al, Cu, Au, and Ru.

상술한 구조를 갖는 반도체 장치는 매립비트라인(14)이 금속막으로 이루어짐에 따라 종래의 도펀트 이온주입에 의한 매립비트라인(14)보다 저항을 감소시킬 수 있다. In the semiconductor device having the above-described structure, since the buried bit line 14 is formed of a metal film, resistance of the buried bit line 14 due to the dopant ion implantation can be reduced.

또한, 활성필라(17)의 하부에 매립비트라인(14)이 위치하기 때문에 인접한 셀간의 분리에 기인한 매립비트라인(14)의 저항 증가를 방지할 수 있다. In addition, since the buried bit line 14 is positioned below the active pillar 17, an increase in resistance of the buried bit line 14 due to separation between adjacent cells may be prevented.

또한, 트렌치(12)가 벌브 형태를 갖고, 트렌치(12) 내 상대적으로 큰 선폭을 갖는 제2트렌치(12B)를 매립비트라인(14)이 매립하는 구조를 가짐으로써, 매립비트라인(14)의 저항을 더욱더 효과적으로 감소시킬 수 있다. In addition, the buried bit line 14 has a structure in which the trench bit 12 has a bulb shape and the buried bit line 14 embeds the second trench 12B having a relatively large line width in the trench 12. The resistance of can be reduced even more effectively.

또한, 활성필라(17)와 매립비트라인(14) 사이에 오믹콘택층(15A)을 개재함으로써, 활성필라(17)와 매립비트라인(14) 사이의 접촉특성 및 콘택저항을 개선할 수 있다.
In addition, by interposing the ohmic contact layer 15A between the active pillar 17 and the buried bit line 14, the contact characteristics and the contact resistance between the active pillar 17 and the buried bit line 14 can be improved. .

도 3a 내지 도 3i는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도 1에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 공정단면도이고, 도 4a 내지 도 4i는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정사시도이다. 3A through 3I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, taken along the line X-X 'and Y-Y' shown in FIG. 1, and FIGS. A process perspective view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 3a 및 도 4a에 도시된 바와 같이, 반도체기판(11)을 일정 깊이 식각하여 트렌치(12)를 형성한다. 반도체기판(11)은 실리콘기판을 포함할 수 있다. 트렌치(12)를 형성하기 위해 하드마스크막(미도시)을 이용하여 반도체기판(11)을 식각할 수 있다. 트렌치(12)는 벌브 형태를 갖고, 어느 한 방향으로 연장된 라인패턴(Line pattern)으로 형성한다. As shown in FIGS. 3A and 4A, the semiconductor substrate 11 is etched to a predetermined depth to form the trench 12. The semiconductor substrate 11 may include a silicon substrate. In order to form the trench 12, the semiconductor substrate 11 may be etched using a hard mask film (not shown). The trench 12 has a bulb shape and is formed in a line pattern extending in one direction.

트렌치(12) 형성을 위한 반도체기판(11) 식각은 비등방성(Anisotropic) 식각을 이용한 1차 식각을 통해 사각형의 제1트렌치(12A)을 형성하고, 등방성(Isotropic) 식각을 이용하여 제1트렌치(12A) 아래 반도체기판(11)을 식각하는 2차 식각을 통해 제1트렌치(12A)보다 큰 선폭을 갖는 원형의 제2트렌치(12B)를 형성하는 순서로 진행할 수 있다. 반도체기판(11)이 실리콘기판인 경우에 1차 및 2차 식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 Cl2와 HBr 가스의 혼합가스를 이용하여 식각한다. 트렌치(12)의 깊이는 후속의 매립비트라인의 높이에 따라 다르지만, 적어도 5000Å 이상의 깊이로 형성한다.The etching of the semiconductor substrate 11 for the formation of the trench 12 forms a first trench 12A of a quadrangle through primary etching using anisotropic etching, and the first trench using isotropic etching. 12A may be performed in the order of forming a circular second trench 12B having a line width larger than that of the first trench 12A through the second etching of the semiconductor substrate 11. When the semiconductor substrate 11 is a silicon substrate, the first and second etchings are performed using Cl 2 or HBr gas alone, or by using a mixed gas of Cl 2 and HBr gas. The depth of the trench 12 depends on the height of the subsequent buried bitline, but is formed at a depth of at least 5000 mm.

도 3b 및 도 4b에 도시된 바와 같이, 트렌치(12)를 포함한 반도체기판(11)의 표면 상에 배리어막(13)을 형성한다. 여기서, 배리어막(13)은 질화막으로 형성하거나, 또는 티타늄막(Ti)과 티타늄질화막(TiN)을 적층하여 형성할 수 있다.As shown in FIGS. 3B and 4B, a barrier film 13 is formed on the surface of the semiconductor substrate 11 including the trench 12. The barrier layer 13 may be formed of a nitride layer or may be formed by stacking a titanium layer Ti and a titanium nitride layer TiN.

다음으로, 배리어막(13) 상에 트렌치(12)를 갭필할때까지 금속막을 형성한 후 에치백하여 트렌치(12)를 일부 매립하는 매립비트라인(14)을 형성한다. 이때, 매립비트라인(14)은 적어도 제2트렌치(12B)를 매립하도록 형성할 수 있다. 여기서, 매립비트라인(14)으로 사용되는 금속막은 텅스텐막을 포함할 수 있다.Next, a buried bit line 14 for partially filling the trench 12 is formed by forming a metal film on the barrier layer 13 until the trench 12 is gap-filled and then etched back. In this case, the buried bit line 14 may be formed to fill at least the second trench 12B. Here, the metal film used as the buried bit line 14 may include a tungsten film.

도 3c 및 도 4c에 도시된 바와 같이, 매립비트라인(14)를 포함한 전면에 금속실리사이드막(15)을 형성한다. 이때, 매립비트라인(14) 상에 형성되는 금속실리사이드막의 두께(T1)가 트렌치(12)의 측벽에 형성되는 금속실리사이드막(15)의 두께(T2)보다 크게 형성하는 것이 바람직하다(T1 > T2). 여기서, 금속실리사이드막(15)은 텅스텐실리사이드막(WSi)을 포함할 수 있다. As shown in FIGS. 3C and 4C, the metal silicide layer 15 is formed on the entire surface including the buried bit line 14. In this case, the thickness T1 of the metal silicide film formed on the buried bit line 14 may be greater than the thickness T2 of the metal silicide film 15 formed on the sidewall of the trench 12 (T1>). T2). Here, the metal silicide layer 15 may include a tungsten silicide layer WSi.

위치별로 서로 다른 두께를 갖는 금속실리사이드막(15)은 수평방향/수직방향에 대한 증착비율(deposition rate)을 조절할 수 있는 물리기상증착법(PVD)을 사용하여 형성할 수 있다. The metal silicide layer 15 having a different thickness for each position may be formed by using a physical vapor deposition method (PVD) capable of adjusting the deposition rate in the horizontal direction / vertical direction.

도 3d 및 도 4d에 도시된 바와 같이, 금속실리사이드막(15)을 선택적으로 식각하여 매립비트라인(14) 상부에만 금속실리사이드막(15)을 잔류시킨다. 즉, 매립비트라인(14) 상에 금속실리사이드막(15)을 잔류시켜 오믹콘택층(15A)을 형성한다. 오믹콘택층(15A)을 형성하기 위한 금속실리사이드막(15)의 식각은 습식식각법 또는 건식식각법을 사용하여 실시할 수 있다. As shown in FIGS. 3D and 4D, the metal silicide layer 15 is selectively etched to leave the metal silicide layer 15 only on the buried bit line 14. That is, the ohmic contact layer 15A is formed by remaining the metal silicide film 15 on the buried bit line 14. Etching of the metal silicide film 15 for forming the ohmic contact layer 15A may be performed using a wet etching method or a dry etching method.

다음으로, 매립비트라인(14)과 오믹콘택층(15A)을 제외한 트렌치(12)의 측벽 및 반도체기판(11) 상의 배리어막(13)을 선택적으로 제거한다. 이하, 식각된 배리어막(13)의 도면부호를 '13A'로 변경하여 표기한다. Next, the sidewalls of the trench 12 and the barrier layer 13 on the semiconductor substrate 11 are selectively removed except the buried bit line 14 and the ohmic contact layer 15A. Hereinafter, the reference numeral of the etched barrier film 13 is changed to '13A'.

배리어막(13A)의 식각은 에치백을 이용하며, 식각된 배리어막(13A)은 트렌치(12) 내부에서 매립비트라인(14) 및 오믹콘택층(15A)과 반도체기판(11)의 접촉계면에만 잔류한다. 이하, 배리어막(13A)이 제거된 트렌치(12)의 측벽을 설명의 편의상 '상부측벽(Top sidewall)'이라 약칭하기로 한다.The etching of the barrier layer 13A uses an etch back, and the etched barrier layer 13A contacts the buried bit line 14 and the ohmic contact layer 15A and the semiconductor substrate 11 in the trench 12. Remaining only. Hereinafter, the sidewalls of the trench 12 from which the barrier layer 13A has been removed will be referred to as 'top sidewall' for convenience of description.

도 3e 및 도 4e에 도시된 바와 같이, 매립비트라인(14) 상부에 나머지 트렌치(12)를 매립하는 도전막(16)을 형성한다. 도전막(16)은 에피택셜성장(Epitaxial growth)을 통해 매립비트라인(14) 상부를 갭필한다. 이때, 에피택셜성장은 트렌치(12)의 상부측벽에서 측면방향으로 성장이 이루어지며, 반도체기판(11)이 실리콘기판이므로, 실리콘에피택셜성장이 이루어진다.As shown in FIGS. 3E and 4E, the conductive film 16 filling the remaining trench 12 is formed on the buried bit line 14. The conductive layer 16 gap fills the upper portion of the buried bit line 14 through epitaxial growth. At this time, epitaxial growth is performed in the lateral direction on the upper side wall of the trench 12, and since the semiconductor substrate 11 is a silicon substrate, silicon epitaxial growth is performed.

위와 같은 에피택셜성장을 통해 매립비트라인(14) 상부를 갭필하는 도전막(15)이 성장되며, 도전막(15)은 실리콘에피택셜막을 포함한다.Through the epitaxial growth as described above, the conductive film 15 gap-filling the buried bit line 14 is grown, and the conductive film 15 includes a silicon epitaxial film.

한편, 도전막(15)은 반도체기판(11) 상부면에서도 성장되며, 반도체기판(11) 상부면에 형성된 도전막(15)으로인해 표면 단차가 발생할 수 있다. 따라서, 반도체기판(11) 상부면의 표면 단차를 제거하기 위한 평탄화공정을 진행할 수 있다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.On the other hand, the conductive film 15 is also grown on the upper surface of the semiconductor substrate 11, a surface step may occur due to the conductive film 15 formed on the upper surface of the semiconductor substrate 11. Therefore, the planarization process for removing the surface step of the upper surface of the semiconductor substrate 11 can be performed. In this case, the planarization process may be performed using chemical mechanical polishing (CMP).

도 3f 및 도 4f에 도시된 바와 같이, 반도체기판(11)과 도전막(16)을 동시에 식각하여 서로 분리되는 복수의 활성영역(17)을 형성한다. 이때, 활성영역(17)은 원통형의 필라 구조이다. 이하, 활성영역(17)을 '활성필라(17)'라고 약칭하기로 하며, 반도체기판(11)의 도면부호를 '11A'로 변경하여 표기한다. .As shown in FIGS. 3F and 4F, the semiconductor substrate 11 and the conductive film 16 are simultaneously etched to form a plurality of active regions 17 separated from each other. At this time, the active region 17 has a cylindrical pillar structure. Hereinafter, the active region 17 will be abbreviated as 'active pillar 17', and the reference numeral of the semiconductor substrate 11 will be changed to '11A'. .

활성필라(17)는 제1활성필라(16B)와 제2활성필라(11B)로 이루어진 원통형 필라 형태이다. 제1활성필라(16B)는 도전막(16)을 식각하여 형성된 것이고, 제2활성필라(11B)는 반도체기판(11A)을 식각하여 형성된 것이다. 따라서, 제1활성필라(16B)는 실리콘에피택셜막이고, 제2활성필라(11B)는 실리콘막이므로, 활성필라(17)는 그 재질이 실리콘막이라 할 수 있다. 활성필라(17)는 평면상으로 볼 때 복수개의 활성필라(17)가 매트릭스 배열을 갖는다. The active pillar 17 is in the form of a cylindrical pillar consisting of a first active pillar 16B and a second active pillar 11B. The first active pillars 16B are formed by etching the conductive film 16, and the second active pillars 11B are formed by etching the semiconductor substrate 11A. Therefore, since the first active pillars 16B are silicon epitaxial films and the second active pillars 11B are silicon films, the active pillars 17 may be made of silicon films. The active pillars 17 have a matrix arrangement in which a plurality of active pillars 17 are in plan view.

활성필라(17)를 형성하기 위해 감광막패턴(도시 생략)을 이용하여 반도체기판(11A) 및 도전막(16)을 식각하며, 그 식각 깊이는 -활성필라(17)의 저면은- 적어도 매립비트라인(14)의 상부 표면보다는 높게 한다. 바람직하게는, 활성필라(17)를 형성하기 위한 식각공정시 식각 깊이를 오믹콘택층(15A)의 표면보다 높게 형성한다. 이에 따라, 매립비트라인(14) 상부에는 도전막(16A)이 일정 두께를 갖고 잔류할 수 있고, 반도체기판(11A)은 그 높이가 낮아질 수 있다. 도전막(16A)은 상부의 제1활성필라(16B)와 연결되는 일체형의 라인패턴이 된다. 도전막(16A)에 의해 활성영역으로 기능하는 활성필라(17)가 매립비트라인(14)과 전기적으로 연결된다.The semiconductor substrate 11A and the conductive film 16 are etched using a photosensitive film pattern (not shown) to form the active pillar 17, and the etching depth thereof is-at least the bottom of the active pillar 17-at least the buried bits. It is higher than the top surface of line 14. Preferably, the etching depth is formed higher than the surface of the ohmic contact layer 15A during the etching process for forming the active pillars 17. Accordingly, the conductive film 16A may remain on the buried bit line 14 with a predetermined thickness, and the height of the semiconductor substrate 11A may be lowered. The conductive film 16A becomes an integral line pattern connected to the first active pillar 16B on the upper side. An active pillar 17 serving as an active region is electrically connected to the buried bit line 14 by the conductive film 16A.

도 3g 및 도 4g에 도시된 바와 같이, 활성필라(16) 사이를 갭필하는 층간절연막(18)을 형성한 후, 에치백 공정 및 습식식각을 순차적으로 진행하여 리세스시킨다. 층간절연막(18)은 갭필 특성이 우수한 BPSG(Boro Phosphorous Silicate Glass)막으로 형성할 수 있다. 층간절연막(18)은 활성필라(17) 외측의 반도체기판(11A) 및 도전막(16A)의 표면을 덮는다.As shown in FIGS. 3G and 4G, after forming the interlayer insulating film 18 gap-filling between the active pillars 16, the etch back process and the wet etching are sequentially performed and recessed. The interlayer insulating film 18 may be formed of a BPSG (Boro Phosphorous Silicate Glass) film having excellent gap fill characteristics. The interlayer insulating film 18 covers the surfaces of the semiconductor substrate 11A and the conductive film 16A on the outer side of the active pillar 17.

도 3h 및 도 4h에 도시된 바와 같이, 활성필라(17)의 측벽에 게이트절연막(19)을 형성한다. 게이트절연막(19)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(19)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다.As shown in FIGS. 3H and 4H, the gate insulating film 19 is formed on the sidewall of the active pillar 17. The gate insulating film 19 may include a silicon oxide film, and the gate insulating film 19 may be formed to have a thickness of 50 Å by a deposition process or an oxidation process.

다음으로, 수직게이트로 사용될 도전막을 증착한 후 에치백하여 수직게이트(20)를 형성한다. 수직게이트(20)로 사용된 도전막은 금속막 또는 실리콘막을 포함한다. 수직게이트(20)는 활성필라(17)를 에워싸는 환형의 형태이다.Next, the conductive film to be used as the vertical gate is deposited and then etched back to form the vertical gate 20. The conductive film used as the vertical gate 20 includes a metal film or a silicon film. The vertical gate 20 is in the form of an annulus surrounding the active pillars 17.

도 3i 및 도 4i에 도시된 바와 같이, 이웃하는 수직게이트(20)들을 서로 연결시켜주는 워드라인(21)을 형성한다. 워드라인(21)은 금속막을 포함한다. 예를 들어, 워드라인(21)은 WSi, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 워드라인(21)은 매립비트라인(14)과는 수직으로 교차하는 형태로 배열되며, 층간절연막(18)에 의해 매립비트라인(14)과 워드라인(21)이 절연된다.As shown in FIGS. 3I and 4I, the word lines 21 connecting the adjacent vertical gates 20 are formed. The word line 21 includes a metal film. For example, the word line 21 may include any one selected from the group consisting of WSi, TiN, W, Al, Cu, Au, and Ru. The word lines 21 are arranged to vertically cross the buried bit lines 14, and the buried bit lines 14 and the word lines 21 are insulated by the interlayer insulating layer 18.

워드라인(21)을 형성하는 방법은 수직게이트(20)를 포함한 전면에 워드라인(21)으로 사용되는 금속막을 형성한 후 금속막을 일부 에치백하고, 매립비트라인(14)과 교차하는 방향으로 에치백된 금속막을 식각하여 워드라인(21)을 형성한다.In the method of forming the word line 21, a metal film used as the word line 21 is formed on the entire surface including the vertical gate 20, and then the metal film is partially etched back in a direction crossing the buried bit line 14. The etched back metal film is etched to form a word line 21.

상술한 바와 따르면, 본 발명은 활성필라(17) 아래에서 트렌치(12) 내부를 매립하는 형태로 매립비트라인(14)을 형성함으로써, 종래에 매립비트라인(14)을 셀 간 분리시키는 과정에서 발생하는 저항 증가를 방지할 수 있다. 아울러, 셀 간 매립비트라인(14)을 분리하는 공정을 필요로하지 않기 때문에 공정을 단순화시킬 수 있고, 공정난이도를 낮출 수 있다. As described above, the present invention forms the buried bit line 14 in the form of filling the trench 12 under the active pillar 17, thereby conventionally separating the buried bit line 14 between cells. It is possible to prevent the increase in resistance that occurs. In addition, since the process of separating the buried bit line 14 between cells is not required, the process can be simplified and the process difficulty can be reduced.

또한, 트렌치(12)가 벌브 형태를 갖고, 트렌치(12) 내 상대적으로 큰 선폭을 갖는 제2트렌치(12B)를 매립비트라인(14)이 매립함으로써, 매립비트라인(14)의 저항을 더욱더 효과적으로 감소시킬 수 있다. In addition, the trench 12 has a bulb shape, and the buried bit line 14 fills the second trench 12B having a relatively large line width in the trench 12, thereby further increasing the resistance of the buried bit line 14. Can be effectively reduced.

또한, 활성필라(17)와 매립비트라인(14) 사이에 오믹콘택층(15A)을 개재함으로써, 활성필라(17)와 매립비트라인(14) 사이의 접촉특성 및 콘택저항을 개선할 수 있다. In addition, by interposing the ohmic contact layer 15A between the active pillar 17 and the buried bit line 14, the contact characteristics and the contact resistance between the active pillar 17 and the buried bit line 14 can be improved. .

또한, 매립비트라인(14)을 먼저 형성한 후에 후속 공정에서 활성필라(17), 수직게이트(20) 및 워드라인(21)을 형성하기 때문에 매립비트라인(14)의 공정 난이도가 낮아진다.
In addition, since the buried bit line 14 is formed first, the active pillar 17, the vertical gate 20, and the word line 21 are formed in a subsequent process, thereby reducing the process difficulty of the buried bit line 14.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

11, 11A : 기판 11B : 제2활성필라
12 : 트렌치 12A : 제1트렌치
12B : 제2트렌치 13, 13A : 배리어막
14 : 매립비트라인 15 : 금속실리사이드막
15A : 오믹콘택층 16, 16A : 도전막
16B : 제1활성필라 17 : 활성필라
18 : 층간절연막 19 : 게이트절연막
20 : 수직게이트 21 : 워드라인11, 11A: substrate 11B: second active pillar
12: trench 12A: first trench
12B: second trench 13, 13A: barrier film
14: buried bit line 15: metal silicide film
15A: ohmic contact layer 16, 16A: conductive film
16B: first active pillar 17: active pillar
18: interlayer insulating film 19: gate insulating film
20: vertical gate 21: word line

Claims (17)

제1트렌치와 상기 제1트렌치 아래에 연결되어 상기 제1트렌치보다 큰 선폭을 갖는 제2트렌치로 이루어진 복수의 트렌치가 형성된 반도체기판;
상기 복수의 트렌치를 각각 일부 매립하는 복수의 매립비트라인;
상기 복수의 매립비트라인 상부에 형성된 복수의 활성필라;
상기 복수의 매립비트라인과 상기 복수의 활성필라 사이에 개재된 복수의 오믹콘택층;
상기 복수의 활성필라를 각각 에워싸는 복수의 수직게이트; 및
이웃하는 상기 복수의 수직게이트를 서로 연결하는 워드라인을 포함하고,
상기 매립비트라인은 상기 제2트렌치를 매립하는 형태를 갖는 반도체 장치.
A semiconductor substrate having a plurality of trenches formed with a first trench and a second trench connected under the first trench and having a line width greater than that of the first trench;
A plurality of buried bit lines each partially filling the plurality of trenches;
A plurality of active pillars formed on the plurality of buried bitlines;
A plurality of ohmic contact layers interposed between the plurality of buried bit lines and the plurality of active pillars;
A plurality of vertical gates each surrounding the plurality of active pillars; And
A word line connecting the plurality of neighboring vertical gates to each other;
And the buried bit line filling the second trench.
제1항에 있어서,
상기 복수의 활성필라는,
상기 복수의 매립비트라인과 각각 전기적으로 연결된 복수의 제1활성필라와 상기 복수의 제1활성필라 양측벽에 형성된 복수의 제2활성필라로 이루어진 반도체 장치.
The method of claim 1,
The plurality of active pillars,
And a plurality of first active pillars electrically connected to the plurality of buried bit lines, and a plurality of second active pillars formed on both sidewalls of the plurality of first active pillars.
제2항에 있어서,
상기 복수의 제1활성필라는 실리콘에피택셜막을 포함하고, 상기 복수의 제2활성필라는 실리콘기판을 포함하는 반도체 장치.
The method of claim 2,
And the plurality of first active pillars includes a silicon epitaxial film, and the plurality of second active pillars includes a silicon substrate.
제1항에 있어서,
상기 제1트렌치는 사각 구조를 갖고, 상기 제2트렌치를 원형 구조를 갖는 반도체 장치.
The method of claim 1,
And the first trench has a quadrangular structure, and the second trench has a circular structure.
제1항에 있어서,
상기 복수의 매립비트라인은 금속막을 포함하고, 상기 복수의 활성필라는 실리콘을 포함하는 반도체 장치.
The method of claim 1,
The plurality of buried bit lines includes a metal film, and the plurality of active pillars includes silicon.
제5항에 있어서,
상기 복수의 오믹콘택층은 금속실리사이드막을 포함하는 반도체 장치.
The method of claim 5,
The plurality of ohmic contact layers includes a metal silicide layer.
반도체기판을 식각하여 복수의 트렌치를 형성하는 단계;
상기 복수의 트렌치 내부를 일부 매립하고 금속막을 포함하는 복수의 매립비트라인을 형성하는 단계;
상기 복수의 매립비트라인 상에 복수의 오믹콘택층을 형성하는 단계;
상기 복수의 오믹콘택층 상에 나머지 상기 복수의 트렌치 내부를 매립하는 복수의 도전막을 형성하는 단계;
상기 복수의 도전막 및 상기 반도체기판을 동시에 식각하여 복수의 활성필라를 형성하는 단계;
상기 복수의 활성필라를 각각 에워싸는 복수의 수직게이트를 형성하는 단계; 및
이웃하는 상기 복수의 수직게이트를 서로 연결하는 워드라인을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
Etching the semiconductor substrate to form a plurality of trenches;
Forming a plurality of buried bit lines that partially fill the plurality of trenches and include metal layers;
Forming a plurality of ohmic contact layers on the plurality of buried bit lines;
Forming a plurality of conductive layers on the plurality of ohmic contact layers to fill the remaining trenches;
Simultaneously etching the plurality of conductive films and the semiconductor substrate to form a plurality of active pillars;
Forming a plurality of vertical gates each surrounding the plurality of active pillars; And
Forming a word line connecting the plurality of neighboring vertical gates to each other
≪ / RTI >
제7항에 있어서,
상기 복수의 매립비트라인 각각의 상부에 상기 복수의 활성필라를 형성하는 반도체 장치 제조방법.
The method of claim 7, wherein
And forming the plurality of active pillars on each of the plurality of buried bit lines.
제7항에 있어서,
상기 복수의 활성필라를 형성하는 단계는,
상기 복수의 활성필라의 저면을 상기 복수의 오믹콘택층의 표면보다 높게 형성하는 반도체 장치 제조방법.
The method of claim 7, wherein
Forming the plurality of active pillars,
And forming bottom surfaces of the plurality of active pillars higher than surfaces of the plurality of ohmic contact layers.
제7항에 있어서,
상기 복수의 매립비트라인을 형성하는 단계는,
상기 복수의 트렌치를 매립할때까지 상기 반도체기판 전면에 금속막을 증착하는 단계; 및
상기 금속막을 에치백하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 7, wherein
Forming the plurality of buried bit lines,
Depositing a metal film on the entire surface of the semiconductor substrate until the plurality of trenches are buried; And
Etching back the metal film
≪ / RTI >
제10항에 있어서,
상기 금속막을 증착하기 이전에 상기 복수의 트렌치를 포함한 반도체기판 표면에 배리어막을 형성하는 단계; 및
상기 복수의 오믹콘택층을 형성한 이후에 상기 복수의 오믹콘택층 표면까지 상기 배리어막을 에치백하는 단계
를 더 포함하는 반도체 장치 제조방법.
The method of claim 10,
Forming a barrier film on a surface of the semiconductor substrate including the plurality of trenches before depositing the metal film; And
Etching the barrier layer to the surfaces of the plurality of ohmic contact layers after forming the plurality of ohmic contact layers
A semiconductor device manufacturing method further comprising.
제7항에 있어서,
상기 복수의 오믹콘택층을 형성하는 단계는,
상기 복수의 매립비트라인을 포함한 반도체기판 표면에 금속실리사이드막을 형성하되, 상기 복수의 매립비트라인 상에 형성되는 금속실리사이드막의 두께를 상기 복수의 트렌치 측벽에 형성되는 금속실리사이드막의 두께보다 더 두껍게 형성하는 단계; 및
상기 금속실리사이드막을 선택적으로 식각하여 상기 복수의 매립비트라인 상에만 잔류시키는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 7, wherein
Forming the plurality of ohmic contact layers,
Forming a metal silicide film on a surface of the semiconductor substrate including the plurality of buried bit lines, wherein a thickness of the metal silicide film formed on the plurality of buried bit lines is thicker than a thickness of the metal silicide film formed on the sidewalls of the plurality of trenches; step; And
Selectively etching the metal silicide layer and remaining only on the plurality of buried bit lines
≪ / RTI >
제12항에 있어서,
상기 금속실리사이드막을 형성하는 단계는,
물리기상증착법(PVD)을 사용하여 실시하는 반도체 장치 제조방법.
The method of claim 12,
Forming the metal silicide film,
A semiconductor device manufacturing method using physical vapor deposition (PVD).
제7항에 있어서,
상기 복수의 도전막을 형성하는 단계는,
상기 복수의 매립비트라인에 의해 노출된 상기 복수의 트렌치의 양쪽 측벽에서 에피택셜성장을 진행하는 반도체 장치 제조방법.
The method of claim 7, wherein
Forming the plurality of conductive films,
And epitaxial growth on both sidewalls of the plurality of trenches exposed by the plurality of buried bit lines.
제14항에 있어서,
상기 복수의 도전막을 형성한 이후에
상기 반도체기판의 표면에 대한 평탄화공정을 실시하는 단계를 더 포함하는 반도체 장치 제조방법.
15. The method of claim 14,
After forming the plurality of conductive films
And performing a planarization process on the surface of the semiconductor substrate.
제7항에 있어서,
상기 복수의 트렌치를 형성하는 단계는,
상기 반도체기판을 1차 식각하여 사각 구조인 복수의 제1트렌치를 형성하는 단계; 및
상기 복수의 제1트렌치 아래 상기 반도체기판을 2차 식각하여 상기 복수의 제1트렌치보다 큰 선폭을 갖는 원형 구조인 복수의 제2트렌치를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 7, wherein
Forming the plurality of trenches,
First etching the semiconductor substrate to form a plurality of first trenches having a rectangular structure; And
Second etching the semiconductor substrate under the plurality of first trenches to form a plurality of second trenches having a circular structure having a larger line width than the plurality of first trenches;
≪ / RTI >
제16항에 있어서,
상기 복수의 매립비트라인은 상기 복수의 제2트렌치를 매립하도록 형성하는 반도체 장치 제조방법. The method of claim 16,
And forming the plurality of buried bit lines to fill the plurality of second trenches.
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