KR20090106152A - Method for manufacturing semiconductor device with vertical gate - Google Patents

Method for manufacturing semiconductor device with vertical gate Download PDF

Info

Publication number
KR20090106152A
KR20090106152A KR1020080031688A KR20080031688A KR20090106152A KR 20090106152 A KR20090106152 A KR 20090106152A KR 1020080031688 A KR1020080031688 A KR 1020080031688A KR 20080031688 A KR20080031688 A KR 20080031688A KR 20090106152 A KR20090106152 A KR 20090106152A
Authority
KR
South Korea
Prior art keywords
film
carbon
forming
pillar
active
Prior art date
Application number
KR1020080031688A
Other languages
Korean (ko)
Other versions
KR101046702B1 (en
Inventor
이춘희
박상훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080031688A priority Critical patent/KR101046702B1/en
Publication of KR20090106152A publication Critical patent/KR20090106152A/en
Application granted granted Critical
Publication of KR101046702B1 publication Critical patent/KR101046702B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE: A manufacturing method of a semiconductor device including a vertical gate is provided to prevent a crack of an active pillar by reducing thickness of a protecting film in forming the active pillar. CONSTITUTION: A substrate(41) is etched by using a structure in which a protecting film(43) and a first carbon contained film(44) are laminated as an etching barrier. A plurality of active pillars(42) having a recessed sidewall is formed. A vertical gate(47) surrounds the recessed sidewall of the active pillar. A second carbon contained film(51) is formed on a whole surface of the substrate including the active pillar. An interlayer insulation film(52,52A) is filled between the active pillars. A damascene pattern(54) is formed between the active pillars by etching a part of the interlayer insulation film. The second carbon contained film exposed by the damascene pattern is removed. A word line connected to the vertical gate is filled inside the damascene pattern.

Description

수직게이트를 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH VERTICAL GATE}Method of manufacturing semiconductor device having vertical gates {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH VERTICAL GATE}

본 발명은 반도체장치 제조 방법에 관한 것으로서, 보다 상세하게는 수직게이트(Vertical gate; VG)를 구비한 반도체장치 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a vertical gate (VG).

최근에 집적도 향상을 위해 서브 50nm 이하급 반도체장치가 요구되고 있는데, 플라나채널(Planar channel) 또는 리세스채널(Recess channel)을 갖는 반도체장치의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있는 반도체장치가 요구되고 있으며, 그에 따라 수직게이트(Vertical gate)를 구비한 반도체장치가 제안되었다.Recently, a semiconductor device having a sub 50 nm or less class is required to improve integration. In the case of a semiconductor device having a planar channel or a recess channel, scaling to less than 40 nm is very difficult. There is. Therefore, there is a demand for a semiconductor device capable of improving the integration degree by 1.5 to 2 times in the same scaling. Accordingly, a semiconductor device having a vertical gate has been proposed.

수직 게이트는 기판 상에서 수직으로 연장된 활성필라(Active pillar)의 주위를 감싸는 환형(Surround type)의 게이트로서, 수직게이트에 의해 채널(Channel)이 수직방향으로 형성된다.The vertical gate is a round type gate that wraps around an active pillar extending vertically on a substrate, and a channel is formed in a vertical direction by the vertical gate.

이와 같은 수직게이트를 구비한 반도체장치는 DWL(Damascene Word Line) 공정에 의해 워드라인을 형성하고 있다.Such a semiconductor device having a vertical gate forms a word line by a DWL (Damascene Word Line) process.

도 1a는 종래기술에 따른 수직게이트를 구비한 반도체장치의 사시도이고, 도 1b는 종래기술에 따른 수직게이트, 매립형비트라인 및 워드라인을 도시한 평면도이며, 도 1c는 도 1b의 각 방향에 따른 단면도를 동시에 도시한 도면이다.FIG. 1A is a perspective view of a semiconductor device having a vertical gate according to the prior art, and FIG. 1B is a plan view illustrating a vertical gate, a buried bit line, and a word line according to the prior art, and FIG. 1C is along the respective directions of FIG. 1B. It is a figure which shows sectional drawing simultaneously.

도 1a 내지 도 1c를 참조하면, 기판(11) 상에 넥필라(12B)와 헤드필라(12A)로 이루어져 리세스된 측벽을 갖는 활성필라(12)가 구축되고, 활성필라(12)의 리세스된 측벽을 에워싸는 수직게이트(15)가 형성된다. 기판(11) 내에는 이온주입에 의한 매립형비트라인(16A, 16B)이 형성된다. 매립형비트라인(16A, 16B)은 트렌치(17)에 의해 서로 분리되어 있다. 수직게이트(15)와 활성필라(12)의 리세스된 측벽 사이에는 게이트절연막(18)이 구비되고, 활성필라(12) 상부에는 트렌치 형성시 활성필라를 보호하기 위해 보호막(13)이 구비된다. 활성필라(12)와 보호막(13)의 측벽에는 캡핑막(14)이 형성된다. 보호막(13)은 질화막을 포함한다.1A to 1C, an active pillar 12 having a recessed sidewall formed of a neck pillar 12B and a head pillar 12A is formed on a substrate 11, and a back of the active pillar 12 is formed. Vertical gates 15 are formed which enclose the recessed sidewalls. In the substrate 11, buried bit lines 16A and 16B are formed by ion implantation. The buried bit lines 16A and 16B are separated from each other by the trenches 17. A gate insulating layer 18 is provided between the vertical gate 15 and the recessed sidewall of the active pillar 12, and a protective layer 13 is provided on the active pillar 12 to protect the active pillar when forming the trench. . The capping layer 14 is formed on sidewalls of the active pillar 12 and the passivation layer 13. The protective film 13 includes a nitride film.

상술한 종래기술에서는 이웃한 수직게이트들을 연결하는 워드라인(20)을 형성하기 위해 도 2에 도시된 바와 같이, DWL(Damascene Word Line) 공정을 적용하고 있다.In the above-described prior art, a damascene word line (DWL) process is applied as shown in FIG. 2 to form a word line 20 connecting adjacent vertical gates.

도 2는 종래기술에 따른 DWL 공정을 설명하기 위한 도면이다.2 is a view for explaining a DWL process according to the prior art.

DWL 공정이란, 매립형비트라인(16A, 16B)이 분리된 후에 활성필라 사이를 갭필하는 층간절연막(19B)을 형성한 후, 층간절연막(19B)을 식각하여 다마신패턴(19)을 형성하는 공정이다. 이 다마신패턴(19) 내부에 워드라인(도 1b의 '20')이 매립 된다.The DWL process is a process of forming the damascene pattern 19 by etching the interlayer insulating film 19B after forming the interlayer insulating film 19B gap-filling the active pillars after the buried bit lines 16A and 16B are separated. to be. A word line ('20' in FIG. 1B) is embedded in the damascene pattern 19.

그러나, 종래기술은 DWL 공정시 보호막(13)으로 사용된 질화막이 손실(도 2의 도면부호 'A' 참조)되기 때문에 보호막(13)의 두께를 높게 사용해야만 하고, 이에 따라 활성필라(12) 형성시 구조적으로 넥필라가 취약하여 활성필라가 쓰러지는(Collapse) 문제가 발생한다. 보호막(13)으로 사용된 질화막은 DWL 공정시 높은 선택성을 확보하는데 한계가 있다.However, in the prior art, since the nitride film used as the protective film 13 in the DWL process is lost (see reference numeral 'A' in FIG. 2), the thickness of the protective film 13 must be used, and thus, the active pillar 12 When forming, structurally weak neck pillars cause a problem of collapsing the active pillars. The nitride film used as the protective film 13 has a limitation in ensuring high selectivity in the DWL process.

또한, DWL 공정시 수직게이트(15)의 측벽쪽에서 층간절연막(19B)이 손실되어 수직게이트가 어택받게 되고(도 2의 도면부호 'B' 참조), 이는 매립형비트라인과 워드라인간의 숏트를 발생시켜 트랜지스터의 특성을 열화시킨다.In addition, during the DWL process, the interlayer insulating film 19B is lost on the sidewall of the vertical gate 15 so that the vertical gate is attacked (see reference numeral 'B' in FIG. 2), which causes a short between the buried bit line and the word line. To deteriorate the transistor characteristics.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, DWL 공정시 보호막의 손실을 최소화할 수 있는 수직게이트를 구비한 반도체장치 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems of the prior art, and an object of the present invention is to provide a semiconductor device manufacturing method having a vertical gate that can minimize the loss of the protective film during the DWL process.

또한, 본 발명의 다른 목적은 활성필라가 쓰러지는 것을 방지할 수 있는 수직게이트를 구비한 반도체장치 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device having a vertical gate which can prevent the active pillar from falling down.

또한, 본 발명의 또다른 목적은 활성필라 측벽손실을 최소화하여 매립형비트라인과 워드라인간 숏트를 방지할 수 있는 수직게이트를 구비한 반도체장치 제조 방법을 제공하는데 있다.In addition, another object of the present invention is to provide a method of manufacturing a semiconductor device having a vertical gate which can prevent the short-circuit between the buried bit line and the word line by minimizing the active pillar sidewall loss.

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 보호막과 제1탄소함유막이 적층된 구조를 식각장벽으로 기판을 식각하여 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계; 상기 활성필라의 리세스된 측벽을 에워싸는 수직게이트를 형성하는 단계; 상기 활성필라를 포함한 기판의 전면에 제2탄소함유막을 형성하는 단계; 상기 활성필라 사이를 갭필하는 층간절연막을 형성하는 단계; 상기 층간절연막을 일부 식각하여 상기 활성필라 사이에 다마신패턴을 형성하는 단계; 상기 다마신패턴에 의해 노출된 제2탄소함유막을 제거하는 단계; 및 상기 다마신패턴 내부에 상기 수직게이트와 연결되는 워드라인을 매립시키는 단계를 포함하 는 것을 특징으로 하고, 상기 제1 및 제2탄소함유막은 실리콘(Si)과 탄소(Carbon)가 함유된 물질을 포함하거나, SiC, SiCN 또는 SiCO 중에서 선택된 적어도 어느 하나를 포함하거나, 탄화물, 탄화질화물 또는 탄화산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a plurality of active pillars having a recessed sidewall by etching the substrate with an etch barrier structure of the protective film and the first carbon-containing film laminated; Forming a vertical gate surrounding the recessed sidewall of the active pillar; Forming a second carbon-containing film on an entire surface of the substrate including the active pillars; Forming an interlayer insulating film gap-filling the active pillars; Partially etching the interlayer insulating layer to form a damascene pattern between the active pillars; Removing the second carbon-containing film exposed by the damascene pattern; And embedding word lines connected to the vertical gates in the damascene pattern, wherein the first and second carbon-containing films are made of silicon (Si) and carbon (Carbon). It includes, or at least any one selected from SiC, SiCN or SiCO, characterized in that it comprises at least one of carbide, carbide nitride or carbide oxide.

상술한 본 발명은 활성필라를 위한 식각공정시 보호막의 손실을 감소시키므로써 DWL 공정의 식각공정마진을 향상시킬 수 있는 효과가 있다.The present invention described above has the effect of improving the etching process margin of the DWL process by reducing the loss of the protective film during the etching process for the active pillar.

또한, 본 발명은 활성필라 형성시 보호막의 두께를 감소시킬 수 있으므로 활성필라의 쓰러짐현상을 방지할 수 있다.In addition, the present invention can reduce the thickness of the protective film when forming the active pillar, it is possible to prevent the fall of the active pillar.

또한, 본 발명은 탄소함유막이 활성필라의 측벽 손실을 방지하므로써 워드라인과 매립형비트라인간 숏트를 억제할 수 있다.In addition, the present invention can suppress the short circuit between the word line and the buried bit line by preventing the carbon-containing film from preventing sidewall loss of the active pillar.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 3은 본 발명의 실시예에 따른 수직게이트, 매립형비트라인 및 워드라인을 도시한 평면도이다.3 is a plan view illustrating a vertical gate, a buried bit line, and a word line according to an exemplary embodiment of the present invention.

도 3을 참조하면, 활성필라의 측벽을 에워싸는 수직게이트(47)에 워드라 인(55)이 연결되고, 워드라인(55)과 수직으로 교차하는 방향의 매립형비트라인(48A, 48B)이 형성되어 있다. 수직게이트(47)가 에워싸는 부분은 활성필라 중 넥필라(42B)에 해당한다.Referring to FIG. 3, word lines 55 are connected to the vertical gates 47 surrounding the sidewalls of the active pillar, and buried bit lines 48A and 48B are formed to cross the word lines 55 vertically. It is. The portion surrounded by the vertical gate 47 corresponds to the neck pillar 42B of the active pillars.

도 4a 내지 도 4h는 본 발명의 실시예에 따른 수직게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도이다. X-X' 방향과 Y-Y'방향은 도 3에 따른다.4A through 4H are cross-sectional views illustrating a method of manufacturing a semiconductor device having a vertical gate in accordance with an embodiment of the present invention. X-X 'direction and Y-Y' direction follow FIG.

도 4a에 도시된 바와 같이, 기판(41) 상에 리세스된 측벽(Recessed sidewall)을 갖는 활성필라(42)를 복수개 형성한다. As shown in FIG. 4A, a plurality of active pillars 42 having recessed sidewalls are formed on the substrate 41.

활성필라(42)는 매트릭스 형태로 배열된 원기둥형 필라 구조이다. 활성필라(42)는 넥필라(42B)와 헤드필라(42A)로 이루어지고, 리세스된 측벽은 넥필라(42B)에 의해 제공된다. The active pillar 42 is a cylindrical pillar structure arranged in a matrix form. The active pillar 42 is composed of a neck pillar 42B and a head pillar 42A, and the recessed sidewall is provided by the neck pillar 42B.

활성필라(42)는 보호막(43), 제1탄소함유막(44)과 필라마스크(도시 생략)을 이용한 여러번의 식각공정을 통해 형성한다. 먼저, 감광막을 이용한 필라마스크(도시 생략)를 식각장벽으로 하여 제1탄소함유막(44)과 보호막(43)을 식각하고 연속해서 기판(41)을 이방성식각하여 헤드필라(42A)를 형성한다. 추가로 이방성식각 및 등방성식각을 순차적으로 진행하여 넥필라(42B)를 형성한다. 등방성식각에 의해 넥필라(42B)는 헤드필라(42A) 아래에서 측벽이 리세스된 형태를 갖고 형성된다. 넥필라(42B) 형성시에 제1탄소함유막(44)과 보호막(43)이 식각장벽 역할을 한다. 한편, 필라마스크 아래에 하드마스크막으로서 비정질카본막을 사용할 수도 있고, 넥필라(42B) 형성후의 필라마스크 스트립시에 비정질카본막도 동시에 제거된다.The active pillar 42 is formed through several etching processes using the passivation layer 43, the first carbon-containing layer 44, and a pillar mask (not shown). First, the first carbon-containing film 44 and the protective film 43 are etched using a pillar mask (not shown) using a photoresist film as an etch barrier, and anisotropically etches the substrate 41 to form a head pillar 42A. . Further, anisotropic etching and isotropic etching are sequentially performed to form the neck pillar 42B. By isotropic etching, the neck pillar 42B is formed with a recessed sidewall under the head pillar 42A. When the neck pillar 42B is formed, the first carbon-containing film 44 and the protective film 43 serve as an etch barrier. On the other hand, an amorphous carbon film may be used as the hard mask film under the pillar mask, and at the same time, the amorphous carbon film is also removed at the time of the pillar mask strip after the neck pillar 42B is formed.

기판(41)은 실리콘기판을 포함한다. 기판(41)이 실리콘기판이므로, 이방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, Cl2와 HBr 가스의 혼합가스를 이용하여 진행한다. 등방성식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다. 습식식각은 수산화칼륨(KOH) 용액 또는 염산(HCl) 용액을 이용할 수 있다. 화학적건식식각은 Cl2, HBr 및 SF6의 혼합가스를 이용하여 진행할 수 있다. SF6 가스는 실리콘기판을 등방성식각하는 것으로 알려져 있다. 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각에 의해 150Å 정도로 측벽이 리세스되어 넥필라(42B)가 형성된다. The substrate 41 includes a silicon substrate. Since the substrate 41 is a silicon substrate, the anisotropic etching proceeds by using Cl 2 or HBr gas alone, or by using a mixed gas of Cl 2 and HBr gas. Isotropic etching uses wet etching or chemical dry etching (CDE). Wet etching may use potassium hydroxide (KOH) solution or hydrochloric acid (HCl) solution. Chemical dry etching may be performed using a mixed gas of Cl 2 , HBr, and SF 6 . SF 6 gas is known to isotropically etch silicon substrates. The isotropic etching process is called a pillar trimming process, and the sidewalls are recessed by about 150 microseconds by the isotropic etching to form the neck pillar 42B.

보호막(43)은 후속 식각공정에서 활성필라(42)를 보호하는 보호막 역할외에 식각장벽 역할을 한다. 따라서, 보호막(43)은 활성필라(42)를 형성하기 위한 식각공정시 높은 선택성을 갖는 물질로 형성하는 것이 바람직하다. 보호막(43)은 질화막, 특히 실리콘질화막(Si3N4)으로 형성할 수 있으며, 그 두께는 1000Å으로 할 수 있다. 여기서, 보호막(43)의 두께는 제1탄소함유막(44)을 도입하므로써 낮아진 것이다. 종래에는 보호막(43)의 두께를 2000Å 이상으로 매우 두껍게 형성하였다. 이처럼, 보호막(43)의 두께를 낮추어도 제1탄소함유막(44)에 의해 활성필라(42) 형성을 위한 식각공정시 선택성을 확보할 수 있다. 결국, 보호막(43) 두께가 낮아지면 활성필라가 쓰러지는(Collapse) 것을 방지할 수 있다.The passivation layer 43 serves as an etching barrier in addition to the passivation layer protecting the active pillar 42 in a subsequent etching process. Therefore, the protective film 43 is preferably formed of a material having high selectivity during the etching process for forming the active pillar 42. The protective film 43 may be formed of a nitride film, especially a silicon nitride film (Si 3 N 4 ), and may have a thickness of 1000 mW. Here, the thickness of the protective film 43 is lowered by introducing the first carbon-containing film 44. Conventionally, the thickness of the protective film 43 was formed very thick more than 2000 GPa. As such, even when the thickness of the protective film 43 is reduced, selectivity may be secured during the etching process for forming the active pillars 42 by the first carbon-containing film 44. As a result, when the thickness of the protective layer 43 is lowered, it is possible to prevent the active pillar from collapsing.

제1탄소함유막(44)은 보호막(43)을 보호하는 역할을 한다. 활성필라(42)를 형성하기 위한 식각공정시 높은 선택성을 갖는 물질로 형성하는 것이 바람직하다.The first carbon-containing film 44 serves to protect the protective film 43. It is preferable to form a material having high selectivity during the etching process for forming the active pillar 42.

바람직하게, 제1탄소함유막(44)은 실리콘(Si)과 탄소(Carbon)가 함유된 물질을 포함한다. 제1탄소함유막(44)은 탄화물, 탄화질화물 또는 탄화산화물을 포함한다. 더욱 바람직하게, 제1탄소함유막(44)은 SiC, SiCN 또는 SiCO 중 어느 하나를 포함한다. 그리고, 제1탄소함유막(44)은 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 분자선에피택시(Molecular Beam Epitaxy) 중에서 선택된 어느 하나의 증착법을 이용하여 형성한다. 제1탄소함유막(44)의 두께는 1000Å으로 할 수 있다.Preferably, the first carbon-containing film 44 includes a material containing silicon (Si) and carbon. The first carbon-containing film 44 includes carbide, carbide nitride or carbide oxide. More preferably, the first carbon-containing film 44 includes any one of SiC, SiCN or SiCO. The first carbon-containing film 44 is formed using any one of a vapor deposition method selected from chemical vapor deposition (CVD), physical vapor deposition (PVD), and molecular beam epitaxy. The thickness of the first carbon containing film 44 may be 1000 kPa.

이와 같이 제1탄소함유막(44)의 높은 선택성은 탄소가 함유되어 있기 때문이다.This is because the high selectivity of the first carbon-containing film 44 contains carbon.

도시하지 않았지만, 보호막(43)과 헤드필라(42A) 사이에는 보호막(43)에 의해 초래되는 응력을 완화시키기 위해 버퍼막(Buffer layer)이 더 구비될 수 있다. 버퍼막은 실리콘산화막을 포함한다. 또한, 헤드필라(42A)의 측벽이 손상되지 않도록 하기 위해 헤드필라(42A)의 측벽에 필라스페이서(45)를 형성한 후에 넥필라(42B) 형성을 위한 식각공정을 진행할 수 있다. 필라스페이서(45)는 보호막(43)의 측벽에도 형성된다. 필라스페이서(45)는 실리콘질화막 등의 질화막을 증착한 후 에치백하여 형성할 수 있다.Although not shown, a buffer layer may be further provided between the passivation layer 43 and the head pillar 42A to relieve stress caused by the passivation layer 43. The buffer film includes a silicon oxide film. In addition, in order to prevent the side wall of the head pillar 42A from being damaged, an etching process for forming the neck pillar 42B may be performed after the pillar spacer 45 is formed on the side wall of the head pillar 42A. The pillar spacers 45 are also formed on the sidewalls of the protective film 43. The pillar spacer 45 may be formed by depositing a nitride film such as a silicon nitride film and then etching it back.

이어서, 넥필라(42B)와 기판(41)의 노출된 표면 상에 게이트절연막(46)을 형성한다. 게이트절연막(46)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(46)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다. 바람직하게, 산화공정에 의해 형성한다.Subsequently, a gate insulating film 46 is formed on the exposed surfaces of the neck pillars 42B and the substrate 41. The gate insulating film 46 may include a silicon oxide film, and the gate insulating film 46 may be formed to have a thickness of 50 μs by a deposition process or an oxidation process. Preferably, it is formed by an oxidation process.

게이트절연막(46)이 형성된 구조의 전면에 도전막을 형성한 후 에치백하여 활성필라(42)의 리세스된 측벽을 에워싸는 수직게이트(47)를 형성한다. 활성필라의 리세스량이 150Å이므로, 도전막은 150Å보다 두꺼우면 된다. 수직게이트(47)는 화학기상증착법(CVD)을 이용하여 증착한 폴리실리콘막을 포함한다. 폴리실리콘막은 인(Ph), 비소(As)와 같은 N형 불순물 또는 붕소(Boron)와 같은 P형 불순물을 포함할 수 있다. 한편, 수직게이트(47)는 활성필라 사이를 채우도록 도전막을 증착한 후 수직게이트마스크를 이용한 식각공정에 의해 형성될 수도 있다.A conductive film is formed on the entire surface of the structure in which the gate insulating film 46 is formed and then etched back to form a vertical gate 47 that surrounds the recessed sidewall of the active pillar 42. Since the recess amount of the active pillar is 150 kPa, the conductive film may be thicker than 150 kPa. The vertical gate 47 includes a polysilicon film deposited by chemical vapor deposition (CVD). The polysilicon film may include N-type impurities such as phosphorus (Ph), arsenic (As), or P-type impurities such as boron (Boron). Meanwhile, the vertical gate 47 may be formed by an etching process using a vertical gate mask after depositing a conductive layer to fill the active pillars.

도 4b에 도시된 바와 같이, 기판(41)에 이온주입을 진행하여 매립형비트라인(48)을 형성한다. 매립형비트라인(48)은 트랜지스터의 소스(드레인) 영역으로도 작용한다. 따라서, 매립형비트라인(48)은 N형 불순물 또는 P형 불순물이 이온주입될 수 있다. N형 불순물은 인(P) 또는 비소(As)를 포함하고, P형 불순물은 보론(Boron)을 포함한다.As shown in FIG. 4B, ion implantation is performed on the substrate 41 to form the buried bit line 48. The buried bit line 48 also serves as a source (drain) region of the transistor. Accordingly, the buried bit line 48 may be ion implanted with N-type impurities or P-type impurities. N-type impurities include phosphorus (P) or arsenic (As), and P-type impurities include boron.

도 4c에 도시된 바와 같이, 감광막을 이용하여 BBL 마스크(Buried Bitline mask, 49)를 형성한 후, BBL 마스크(49)를 이용하여 트렌치(50)를 형성한다. 트렌치(50)는 서로 분리된 매립형 비트라인(48A, 48B)을 형성한다.As shown in FIG. 4C, after forming a BBL mask (Buried Bitline mask) 49 using a photosensitive film, a trench 50 is formed using the BBL mask 49. The trench 50 forms buried bit lines 48A and 48B that are separated from each other.

트렌치(50)에 의해 이웃하는 매립형비트라인(48A, 48B)이 분리된다. 트렌치(50)는 매립형비트라인(48A, 48B)보다 더 깊게 형성하여 이웃하는 매립형비트라인 사이를 충분히 분리시킨다.The trench 50 separates neighboring buried bit lines 48A and 48B. The trench 50 is formed deeper than the buried bit lines 48A and 48B to sufficiently separate neighboring buried bit lines.

도 4d에 도시된 바와 같이, BBL 마스크(49)를 스트립한 후, 전면에 제2탄소함유막(51)을 형성한다. 제2탄소함유막(51) 형성전에 전면에 산화막질의 라이너막(Liner layer)을 형성할 수 있고, 라이너막 형성후에는 필드스탑이온주입(Field Stop implant)이 진행될 수 있다.As shown in FIG. 4D, after stripping the BBL mask 49, a second carbon-containing film 51 is formed on the entire surface. An oxide film liner layer may be formed on the entire surface before the second carbon-containing film 51 is formed, and after the liner film is formed, a field stop implant may be performed.

제2탄소함유막(51)은 후속 DWL 공정시 활성필라(42)의 측벽이 손상되는 것을 방지하여 워드라인과 매립형비트라인간 숏트를 방지하기 위한 것이다. The second carbon-containing film 51 is to prevent the sidewall of the active pillar 42 from being damaged during a subsequent DWL process to prevent shorting between the word line and the buried bit line.

제2탄소함유막(51)은 실리콘(Si)과 탄소(Carbon)가 함유된 물질을 포함한다. 제2탄소함유막(51)은 탄화물, 탄화질화물 또는 탄화산화물을 포함한다. 더욱 바람직하게, 제2탄소함유막(51)은 SiC, SiCN 또는 SiCO 중 어느 하나를 포함한다. 그리고, 제2탄소함유막(51)은 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 분자선에피택시(Molecular Beam Epitaxy) 중에서 선택된 어느 하나의 증착법을 이용하여 형성한다.The second carbon-containing film 51 includes a material containing silicon (Si) and carbon. The second carbon containing film 51 includes carbide, carbide nitride or carbide oxide. More preferably, the second carbon-containing film 51 includes any one of SiC, SiCN or SiCO. The second carbon-containing film 51 is formed using any one of a vapor deposition method selected from chemical vapor deposition (CVD), physical vapor deposition (PVD), and molecular beam epitaxy.

이와 같이 제2탄소함유막(51)은 탄소가 함유되어 있기 때문에 후속 DWL 공정시 산화막레시피에 대해 식각내성이 뛰어나다. 즉, 높은 선택성을 갖는다.As described above, since the second carbon-containing film 51 contains carbon, the second carbon-containing film 51 has excellent etching resistance to the oxide film recipe during the subsequent DWL process. That is, it has high selectivity.

도 4e에 도시된 바와 같이, 활성필라(42) 사이를 갭필하는 층간절연막(52)을 형성한다. 이때, 층간절연막(52)은 갭필특성이 우수한 스핀온절연막(Spin On Dielectric; SOD)을 포함할 수 있다. 또한, 층간절연막(52)은 SOC(Spin On Carbon), HDP 또는 BPSG중 어느 하나를 포함할 수 있다.As shown in FIG. 4E, an interlayer insulating film 52 gap-filling between the active pillars 42 is formed. In this case, the interlayer insulating layer 52 may include a spin on dielectric (SOD) having excellent gap fill characteristics. In addition, the interlayer insulating layer 52 may include any one of spin on carbon (SOC), HDP, and BPSG.

이후, 제1탄소함유막(44)의 표면이 드러날때까지 층간절연막(52)을 평탄화시킨다. 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 적용할 수 있다. 평탄화공정에 의해 제1탄소함유막(44) 표면의 라이너막, 제2탄소함유막(51)도 평탄화되어 제1탄소함유막(44) 표면이 노출된다.Thereafter, the interlayer insulating film 52 is planarized until the surface of the first carbon-containing film 44 is exposed. The planarization process may be applied to a chemical mechanical polishing (CMP) process. By the planarization process, the liner film and the second carbon-containing film 51 on the surface of the first carbon-containing film 44 are also planarized to expose the surface of the first carbon-containing film 44.

도 4f에 도시된 바와 같이, DWL 마스크스택(53)을 형성한다. DWL 마스크스 택(53)은 제3탄소함유막(53A), 산화막(53B) 및 감광막(53C)의 순서로 형성한다. 감광막(53C)은 워드라인을 형성하기 위해 패터닝된 패턴이다. 제3탄소함유막(53A)은 비정질카본막을 포함할 수 있고, 후속 식각공정시 산화막(53B)과 함께 하드마스크 역할을 한다. 산화막(53B)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다.As shown in FIG. 4F, the DWL mask stack 53 is formed. The DWL mask stack 53 is formed in the order of the third carbon-containing film 53A, the oxide film 53B, and the photosensitive film 53C. The photoresist film 53C is a pattern patterned to form a word line. The third carbon-containing film 53A may include an amorphous carbon film, and serve as a hard mask together with the oxide film 53B in a subsequent etching process. The oxide film 53B may include TEOS (Tetra Ethyl Ortho Silicate).

DWL 마스크스택(53)은 도 4c의 BBL 마스크와 수직교차하도록 패터닝될 수 있다. 이는 매립형비트라인(48A, 48B)과 후속의 워드라인이 교차하는 방향으로 배열되도록 하기 위함이다. 따라서, DWL 마스크스택(53)에 의해 Y-Y' 방향에서는 제1탄소함유막(44)의 표면이 노출되고, X-X'방향에서는 층간절연막(52), 활성필라(42) 및 그 상부의 구조물이 모두 노출되는 형태가 된다.The DWL mask stack 53 may be patterned to cross vertically with the BBL mask of FIG. 4C. This is so that the buried bit lines 48A and 48B and the subsequent word lines are arranged in the crossing direction. Accordingly, the surface of the first carbon-containing film 44 is exposed by the DWL mask stack 53 in the YY 'direction, and the interlayer insulating film 52, the active pillar 42 and the structure thereon in the X-X' direction. All of these will be exposed.

이어서, DWL 마스크스택(53)을 식각장벽으로 하여 층간절연막(52)을 식각한다. 이에 따라 다마신패턴(54)이 형성되고, X-X'방향에서는 높이가 낮아진 층간절연막(52A)이 잔류한다. 이때, 제1 및 제2탄소함유막(44, 51)은 탄소가 함유되어 있으므로 다마신패턴을 위한 식각공정시 높은 선택성을 갖는다. 즉, 층간절연막(52)이 산화막이므로, 제1및 제2탄소함유막(44, 51)은 산화막식각에 대해 높은 선택성을 갖는다. 여기서, 제3탄소함유막(53A)도 산화막식각에 대해 높은 선택성을 갖는다.Next, the interlayer insulating film 52 is etched using the DWL mask stack 53 as an etch barrier. As a result, the damascene pattern 54 is formed, and the interlayer insulating film 52A whose height is lowered in the X-X 'direction remains. In this case, since the first and second carbon-containing films 44 and 51 contain carbon, the first and second carbon-containing films 44 and 51 have high selectivity during an etching process for the damascene pattern. That is, since the interlayer insulating film 52 is an oxide film, the first and second carbon-containing films 44 and 51 have a high selectivity for oxide film etching. Here, the third carbon-containing film 53A also has high selectivity for oxide film etching.

이와 같이, 제1 및 제2탄소함유막(44, 51)이 다마신패턴 형성시 높은 선택성을 가져 손실되지 않으므로 제2탄소함유막(51)에 의해 활성필라(42)의 측벽을 충분히 보호할 수 있다. 이에 따라, 다마신패턴(54) 형성시 수직게이트(47)의 측벽이 어택받는 것을 방지할 수 있다.As such, since the first and second carbon-containing films 44 and 51 are not lost due to high selectivity when forming the damascene pattern, the sidewalls of the active pillar 42 may be sufficiently protected by the second carbon-containing film 51. Can be. Accordingly, it is possible to prevent the side wall of the vertical gate 47 from being attacked when the damascene pattern 54 is formed.

또한, 제1 및 제2탄소함유막(44, 51)에 의해 보호막(43)이 보호되므로 보호막(43)의 손실이 최소화된다. 따라서, 제1 및 제2탄소함유막(44, 51)을 도입하므로써 보호막(43)을 두껍게 형성하지 않아도 되고, 이로써 활성필라(42) 형성을 위한 식각공정시 활성필라(42)가 쓰러지지 않는다.In addition, since the passivation layer 43 is protected by the first and second carbon-containing layers 44 and 51, the loss of the passivation layer 43 is minimized. Accordingly, the introduction of the first and second carbon-containing films 44 and 51 does not require a thicker protective film 43, so that the active pillars 42 do not fall during the etching process for forming the active pillars 42.

한편, 다마신패턴(54)이 완성된 후에 DWL 마스크스택은 일부가 소모될 수 있으나 제3탄소함유막(53A)과 제1탄소함유막(44)에 의해 보호막(43)이 보호된다.On the other hand, after the damascene pattern 54 is completed, a portion of the DWL mask stack may be consumed, but the protective film 43 is protected by the third carbon-containing film 53A and the first carbon-containing film 44.

후속으로, DWL 마스크스택(53) 중에서 남아있는 물질을 제거한다. 여기서, 남아있는 물질은 제3탄소함유막(53A)이 될 것이며, 제3탄소함유막(53A)은 산소플라즈마를 이용한 스트립 공정에 의해 제거될 수 있다. 이와 같이, DWL 마스크스택(53)이 제거되므로 설명의 편의상 점선으로 도시하였다.Subsequently, the remaining material in the DWL mask stack 53 is removed. Here, the remaining material will be the third carbon-containing film 53A, and the third carbon-containing film 53A can be removed by a strip process using oxygen plasma. As such, since the DWL mask stack 53 is removed, the DWL mask stack 53 is shown as a dotted line for convenience of description.

도 4g에 도시된 바와 같이, 제2탄소함유막(51)을 스트립한다. 따라서, 수직게이트(47)의 표면이 노출된다. 다마신패턴(54) 아래 수직게이트(47) 측벽에서 층간절연막(52A)과 접촉하고 있는 제2탄소함유막(51)은 더이상 식각되지 않는다. 남아있는 층간절연막(52A)과 제2탄소함유막(51)은 이웃하는 매립형비트라인(48A, 48B)을 분리시키는 층간절연 역할을 한다.As shown in FIG. 4G, the second carbon-containing film 51 is stripped. Thus, the surface of the vertical gate 47 is exposed. The second carbon-containing film 51 in contact with the interlayer insulating film 52A on the sidewall of the vertical gate 47 under the damascene pattern 54 is no longer etched. The remaining interlayer insulating film 52A and the second carbon-containing film 51 serve as interlayer insulation to separate neighboring buried bit lines 48A and 48B.

이와 같이, 수직게이트(47)의 측벽을 노출시키므로써 후속의 워드라인과 수직게이트(47)를 전기적으로 도통시킬 수 있다.As such, by exposing the sidewall of the vertical gate 47, the subsequent word line and the vertical gate 47 may be electrically connected to each other.

도 4h에 도시된 바와 같이, 다마신패턴 내부를 채우도록 도전막을 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing)를 통해 평탄화시킨다. 이에 따라 다마신패턴 내부에 워드라인(55)이 매립된다.As shown in FIG. 4H, the conductive film is deposited to fill the damascene pattern, and then planarized through etch back or chemical mechanical polishing (CMP). Accordingly, the word line 55 is embedded in the damascene pattern.

상술한 실시예의 반도체장치는 4.8F2(F:minimum feature size)의 셀아키텍쳐(cell architecture))를 갖는다. 따라서, 단위셀이 4.8F2의 면적을 갖고 형성되며, 이 면적 내에 단위셀을 구성하는 트랜지스터, 비트라인 및 워드라인이 위치한다. 4.8F2의 셀아키텍쳐는 8F2 또는 6F2 셀아키텍쳐보다 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있다.The semiconductor device of the above embodiment has a cell architecture of 4.8F 2 (F: minimum feature size). Therefore, the unit cell is formed to have an area of 4.8F 2 , and the transistors, bit lines, and word lines constituting the unit cell are located within this area. The 4.8F 2 cell architecture can achieve 1.5 to 2 times greater integration at the same scaling than the 8F 2 or 6F 2 cell architecture.

본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention is not limited to the above-described embodiments and the accompanying drawings, and it is common knowledge in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have

도 1a는 종래기술에 따른 수직게이트를 구비한 반도체장치의 사시도.1A is a perspective view of a semiconductor device having a vertical gate according to the prior art.

도 1b는 도 1a의 수직게이트, 매립형비트라인 및 워드라인을 도시한 평면도.FIG. 1B is a plan view of the vertical gate, buried bit line, and word line of FIG. 1A; FIG.

도 1c는 도 1a의 X-X' 방향 및 Y-Y' 방향에 따른 단면도.1C is a cross-sectional view taken along the line X-X 'and Y-Y' of FIG. 1A;

도 2는 종래기술에 따른 DWL 공정을 설명하기 위한 도면이다.2 is a view for explaining a DWL process according to the prior art.

도 3은 본 발명의 실시예에 따른 수직게이트, 매립형비트라인 및 워드라인을 도시한 평면도이다.3 is a plan view illustrating a vertical gate, a buried bit line, and a word line according to an exemplary embodiment of the present invention.

도 4a 내지 도 4h는 본 발명의 실시예에 따른 수직게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도.4A to 4H are cross-sectional views illustrating a method of manufacturing a semiconductor device having a vertical gate in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

41 : 기판 43 : 보호막41 substrate 43 protective film

44 : 제1탄소함유막 45 : 필라스페이서44: first carbon-containing film 45: pillar spacer

46 : 게이트절연막 47 : 수직게이트46: gate insulating film 47: vertical gate

48A, 48B : 매립형비트라인 51 : 제2탄소함유막48A, 48B: buried bitline 51: second carbon-containing film

52,52A : 층간절연막 54 : 다마신패턴52,52A: interlayer insulating film 54: damascene pattern

55 : 워드라인55: word line

Claims (10)

보호막과 제1탄소함유막이 적층된 구조를 식각장벽으로 기판을 식각하여 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계;Forming a plurality of active pillars having recessed sidewalls by etching the substrate using the stacked structure of the protective film and the first carbon-containing film as an etch barrier; 상기 활성필라의 리세스된 측벽을 에워싸는 수직게이트를 형성하는 단계;Forming a vertical gate surrounding the recessed sidewall of the active pillar; 상기 활성필라를 포함한 기판의 전면에 제2탄소함유막을 형성하는 단계Forming a second carbon-containing film on the entire surface of the substrate including the active pillar; 상기 활성필라 사이를 갭필하는 층간절연막을 형성하는 단계;Forming an interlayer insulating film gap-filling the active pillars; 상기 층간절연막을 일부 식각하여 상기 활성필라 사이에 다마신패턴을 형성하는 단계;Partially etching the interlayer insulating layer to form a damascene pattern between the active pillars; 상기 다마신패턴에 의해 노출된 제2탄소함유막을 제거하는 단계; 및Removing the second carbon-containing film exposed by the damascene pattern; And 상기 다마신패턴 내부에 상기 수직게이트와 연결되는 워드라인을 매립시키는 단계Embedding word lines connected to the vertical gates in the damascene pattern; 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2탄소함유막은 실리콘(Si)과 탄소(Carbon)가 함유된 물질을 포함하는 반도체장치 제조 방법.And the first and second carbon-containing films include a material containing silicon (Si) and carbon. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2탄소함유막은, SiC, SiCN 또는 SiCO 중에서 선택된 적어도 어느 하나를 포함하는 반도체장치 제조 방법.The first and second carbon-containing films, at least one selected from SiC, SiCN or SiCO. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2탄소함유막은, 탄화물, 탄화질화물 또는 탄화산화물 중 적어도 어느 하나를 포함하는 반도체장치 제조 방법.The first and second carbon-containing films include at least one of carbide, carbide nitride or carbide oxide. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 제1 및 제2탄소함유막은, 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 분자선에피택시(MBE) 중에서 선택된 어느 하나의 증착법을 이용하여 형성하는 반도체장치 제조 방법.The first and second carbon-containing films are formed using any one of chemical vapor deposition (CVD), physical vapor deposition (PVD), and molecular beam epitaxy (MBE). 제1항에 있어서,The method of claim 1, 상기 보호막은 질화막을 포함하는 반도체장치 제조 방법.The protective film includes a nitride film. 제1항에 있어서,The method of claim 1, 상기 층간절연막은 산화막을 포함하는 반도체장치 제조 방법.And said interlayer insulating film comprises an oxide film. 제1항에 있어서,The method of claim 1, 상기 다마신패턴을 형성하는 단계는,Forming the damascene pattern, 제3탄소함유막, 산화막 및 감광막의 순서로 적층된 마스크스택을 식각장벽으로 이용하여 진행하는 반도체장치 제조 방법.A semiconductor device manufacturing method which proceeds by using a mask stack stacked in the order of a third carbon-containing film, an oxide film, and a photosensitive film as an etching barrier. 제8항에 있어서,The method of claim 8, 상기 제3탄소함유막은, 비정질카본막을 포함하는 반도체장치 제조 방법.And the third carbon-containing film comprises an amorphous carbon film. 제1항에 있어서,The method of claim 1, 상기 제2탄소함유막 형성 전에,Before forming the second carbon-containing film, 상기 기판에 이온주입을 통해 매립형비트라인을 형성하는 단계; 및Forming a buried bit line through ion implantation in the substrate; And 상기 기판을 식각하여 상기 매립형비트라인을 분리시키는 트렌치를 형성하는 단계; 및Etching the substrate to form a trench that separates the buried bit line; And 상기 기판 전면에 라이너막(Liner layer)을 형성하는 단계Forming a liner layer on the entire surface of the substrate 를 더 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method further comprising.
KR1020080031688A 2008-04-04 2008-04-04 Method of manufacturing semiconductor device with vertical gate KR101046702B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080031688A KR101046702B1 (en) 2008-04-04 2008-04-04 Method of manufacturing semiconductor device with vertical gate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080031688A KR101046702B1 (en) 2008-04-04 2008-04-04 Method of manufacturing semiconductor device with vertical gate

Publications (2)

Publication Number Publication Date
KR20090106152A true KR20090106152A (en) 2009-10-08
KR101046702B1 KR101046702B1 (en) 2011-07-05

Family

ID=41535801

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080031688A KR101046702B1 (en) 2008-04-04 2008-04-04 Method of manufacturing semiconductor device with vertical gate

Country Status (1)

Country Link
KR (1) KR101046702B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546218B2 (en) 2010-12-17 2013-10-01 Hynix Semiconductor Inc. Method for fabricating semiconductor device with buried word line

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140017272A (en) 2012-07-31 2014-02-11 에스케이하이닉스 주식회사 Semiconductor device and method of fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959325A (en) * 1997-08-21 1999-09-28 International Business Machines Corporation Method for forming cornered images on a substrate and photomask formed thereby
KR100361392B1 (en) * 1998-10-29 2002-11-21 인터내셔널 비지네스 머신즈 코포레이션 Method for forming memory cells and device formed thereby, and method for forming a horizontal surface spacer and device formed thereby
KR20000043202A (en) * 1998-12-28 2000-07-15 김영환 Method for forming contact of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546218B2 (en) 2010-12-17 2013-10-01 Hynix Semiconductor Inc. Method for fabricating semiconductor device with buried word line

Also Published As

Publication number Publication date
KR101046702B1 (en) 2011-07-05

Similar Documents

Publication Publication Date Title
US6870268B2 (en) Integrated circuit devices formed through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region
US7858457B2 (en) Methods of forming integrated circuit devices including a depletion barrier layer at source/drain regions
KR101055747B1 (en) Method of manufacturing semiconductor device having vertical channel transistor
KR101096976B1 (en) Semiconductor device and method of fabricating the same
TW201327690A (en) Semiconductor devices and methods of manufacturing the same
US20090004861A1 (en) Method for fabricating semiconductor device with vertical channel
US8928073B2 (en) Semiconductor devices including guard ring structures
US8623724B2 (en) Method of manufacturing a semiconductor device including a capacitor electrically connected to a vertical pillar transistor
KR100541515B1 (en) Semiconductor device having a vertical channel pattern and method of manufacturing the same
US7741178B2 (en) Method for fabricating vertical channel transistor in semiconductor device
US8198674B2 (en) Semiconductor device and manufacturing method thereof
KR101055749B1 (en) Method of manufacturing semiconductor device with vertical gate
KR100950552B1 (en) Semiconductor device with vertical channel transistor and buried bitline and method for fabricating the same
US8580633B2 (en) Method for manufacturing a semiconductor device with gate spacer
KR101046702B1 (en) Method of manufacturing semiconductor device with vertical gate
US8653575B2 (en) Semiconductor device having vertical gate including active pillar
KR20090106153A (en) Method for manufacturing semiconductor device with vertical gate
KR101060767B1 (en) Junction Formation Method for Semiconductor Devices
KR20110060864A (en) Semiconductor device with buried bitlin method for manufacturing the samee
KR101145396B1 (en) Method for forming vertical gate and method for manufacturing semiconductor device using the same
KR100543459B1 (en) Method of forming a self-aligned contact
KR20090104978A (en) Method for fabricating semiconductor device
KR20100079798A (en) Method for manufacturing semiconductor device with vertical gate
KR20100053843A (en) Method for manufacturing semiconductor device with vertical gate

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee