KR20090103118A - Internal voltage generation circuit - Google Patents

Internal voltage generation circuit

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KR20090103118A
KR20090103118A KR1020080028507A KR20080028507A KR20090103118A KR 20090103118 A KR20090103118 A KR 20090103118A KR 1020080028507 A KR1020080028507 A KR 1020080028507A KR 20080028507 A KR20080028507 A KR 20080028507A KR 20090103118 A KR20090103118 A KR 20090103118A
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정상훈
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삼성전자주식회사
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Abstract

PURPOSE: An internal voltage generation circuit is provided to prevent a rapid drop of an internal voltage when an excessive internal current is consumed by a load. CONSTITUTION: An internal voltage generation circuit includes a first voltage control part(101) and a second voltage control part(102). The first voltage control part compares a reference voltage with an internal voltage. The first voltage control part generates an internal voltage by driving a first external power voltage(VEXT1) in response to voltage difference of the reference voltage and the internal voltage. The second voltage control part compares the reference voltage with the internal voltage. The second voltage control part generates an internal voltage by driving a second external power voltage(VEXT2) in response to voltage difference of the reference voltage and the internal voltage. The second external power voltage is higher than the first external power voltage.

Description

내부전압 발생회로{Internal voltage generation circuit}Internal voltage generation circuit

본 발명은 내부전압 발생회로에 관한 것으로서, 특히 낮은 동작 전압에서도 내부 전압을 안정적으로 유지 할 수 있는 내부전압 발생회로에 관한 것이다.The present invention relates to an internal voltage generation circuit, and more particularly, to an internal voltage generation circuit capable of stably maintaining the internal voltage even at a low operating voltage.

반도체 메모리 장치는 외부에서 인가되는 전압과 무관하게 내부 전압을 두어 외부 전압 변화 또는 부하에 의한 내부 전압 변화에 둔감하게 하며, 한편으로 소모전류를 줄이고자 하는 노력이 오래 전부터 있어 왔다. 이를 위하여 반도체 메모리 장치에 부가되는 회로가 내부 전압 발생회로(Internal Voltage down Converter; IVC)이다. Background Art A semiconductor memory device has been trying to reduce the current consumption while keeping the internal voltage irrespective of the externally applied voltage to change the external voltage or the internal voltage caused by the load. For this purpose, a circuit added to the semiconductor memory device is an internal voltage down converter (IVC).

도1은 종래의 내부 전압 발생회로를 도시한 도면으로서, 비교기(10), MOS 트랜지스터(PM1), 부하회로(LOAD)로 구성되어 있다.Fig. 1 shows a conventional internal voltage generation circuit, which is composed of a comparator 10, a MOS transistor PM1, and a load circuit LOAD.

도면을 참조하면, 내부 전압 발생회로는 외부에서 인가되는 전압, 즉 외부 전원 전압(Vext)으로부터 내부 전압(Vint)을 발생하여 부하회로(LOAD)에 공급하는 MOS 트랜지스터(PM1)와, 내부 전압(Vint)을 피드백 받아 기준 전압(Vref)과 비교하여 MOS 트랜지스터(PM1)를 제어하는 비교기(10)로 구성된다.Referring to the drawings, the internal voltage generator circuit generates an internal voltage Vint from an externally applied voltage, that is, an external power supply voltage Vext, and supplies the internal voltage Vint to the load circuit LOAD and the internal voltage ( The comparator 10 receives the feedback and compares the reference voltage Vref to control the MOS transistor PM1.

도1의 내부 전압 발생회로의 구성을 설명하면 다음과 같다.The configuration of the internal voltage generator circuit of FIG. 1 is as follows.

MOS 트랜지스터(PM1)는 외부 전원 전압(Vext)과 제1 노드(n1)사이에 연결되고, 게이트에 인가되는 비교기(10)의 출력신호에 응답하여 외부 전원 전압(Vext)을 제1 노드(n1)로 인가한다.The MOS transistor PM1 is connected between the external power supply voltage Vext and the first node n1 and receives the external power supply voltage Vext in response to the output signal of the comparator 10 applied to the gate. Is applied.

부하회로(LOAD)는 내부전압 발생회로에 연결되는 다양한 형태의 부하들로서, 제1 노드(n1)와 접지 전원 사이(Vss)에 접속된다.The load circuit LOAD is various types of loads connected to the internal voltage generation circuit and is connected between the first node n1 and the ground power source Vss.

비교기(10)는 외부로부터 입력되는 소정 레벨의 기준 전압(Vref)과 제1 노드(n1)에서 피드백(Feedback) 되는 내부 전압(Vint)을 인가받고 비교하여 그 결과를 MOS 트랜지스터(PM1)의 게이트 전극에 인가한다.The comparator 10 receives and compares the reference voltage Vref of a predetermined level input from the outside with the internal voltage Vint fed back from the first node n1, and compares the result with the gate of the MOS transistor PM1. Applied to the electrode.

도1의 종래의 내부전압 발생회로의 동작을 설명하면 다음과 같다.Referring to the operation of the conventional internal voltage generation circuit of Figure 1 as follows.

기준 전압(Vref)은 비교기(10)의 부 입력단(-)으로 인가되고, 내부 전압(Vint)은 비교기(10)의 정 입력단(+)에 인가된다. 비교기(10)에 입력되는 내부 전압(Vint)이 기준 전압(Vref)보다 작아지는 경우에는 비교기(10)의 출력은 낮아지고, 비교기(10)의 출력이 낮아져 트랜지스터의 문턱전압(threshold voltage) 이하가 되면 MOS 트랜지스터(PM1)는 턴-온 되고, 제1 노드(n1)에 전류를 공급하기 시작하여 제1 노드(n1)의 전압이 상승하기 시작한다. 따라서, 제1 노드(n1)의 전압, 즉 내부 전압(Vint)이 상승하게 된다.The reference voltage Vref is applied to the negative input terminal (−) of the comparator 10, and the internal voltage Vint is applied to the positive input terminal (+) of the comparator 10. When the internal voltage Vint input to the comparator 10 is smaller than the reference voltage Vref, the output of the comparator 10 is lowered, and the output of the comparator 10 is lowered, which is lower than or equal to the threshold voltage of the transistor. When the MOS transistor PM1 is turned on, the MOS transistor PM1 is turned on and starts to supply current to the first node n1, and the voltage of the first node n1 starts to increase. Therefore, the voltage of the first node n1, that is, the internal voltage Vint increases.

그리고 입력되는 내부 전압(Vint)이 기준 전압(Vref)보다 커지는 경우에는 비교기(10)의 출력이 상승하게 되고, 비교기(10)의 출력이 트랜지스터의 문턱전압 을 초과하면 MOS 트랜지스터(PM1)는 턴-오프 되고, 제1 노드(n1)에 흐르는 전류를 차단한다. 따라서, 내부 전압(Vint)은 하강하게 된다.When the input internal voltage Vint is greater than the reference voltage Vref, the output of the comparator 10 is increased. When the output of the comparator 10 exceeds the threshold voltage of the transistor, the MOS transistor PM1 is turned on. -Is turned off and the current flowing to the first node n1 is blocked. Therefore, the internal voltage Vint drops.

상기와 같은 동작으로 내부 전압 발생회로는 외부 전압(Vext)을 인가받아 항상 안정한 타겟(target) 전압레벨을 가지는 내부 전압(Vint)을 발생하여 부하회로(LOAD)에 제공한다.In the above operation, the internal voltage generation circuit receives an external voltage Vext to generate an internal voltage Vint having a stable target voltage level, and provides the internal voltage Vint to the load circuit LOAD.

도2는 도1에서 부하전류의 변화로 인한 내부 전압 변화를 나타낸 그래프이다.FIG. 2 is a graph illustrating a change in internal voltage due to a change in load current in FIG. 1.

도2를 참조하면 0 ~ 't1'시간까지는 스텐바이 모드(standby mode)로 상기 내부전압 발생회로와 같은 동작을 하여 MOS 트랜지스터(PM1)가 턴-온과 턴-오프를 반복하며 내부 전압(Vint)을 일정한 레벨로 유지한다.Referring to FIG. 2, the MOS transistor PM1 repeats turn-on and turn-off while operating in the standby mode from 0 to 't1' in the standby mode, and the internal voltage Vint. Maintain a constant level.

스텐바이 모드인 't0'시간부터 부하회로(LOAD) 쪽으로 부하전류(IL)가 흐르기 시작하지만, 't1'시간까지 흐르는 전류의 양은 내부전압 발생회로에 영향을 주지 못하며, 부하회로(LOAD) 쪽으로 일정량 이상의 부하전류(IL)가 흐르는 't1'시간부터 액티브 모드(active mode)가 된다. 부하전류(IL)는 't2'시간에 최고치의 전류(Peak current)가 흐르며, 이때 제1 노드(n1), 즉 내부 전압(Vint)은 't1'시간부터 부하전류(IL)로 인하여 하강하기 시작하고, 최고치의 부하전류(IL)가 흐르는't2'의 시간에 최저 전압레벨(L_L)이 된다. 여기서, MOS 트랜지스터(PM1)는 비교기(10)의 출력신호가 문턱전압 이하가 되는 't1'시간에 턴 온 되어, 외부 전원 전압(Vext)으로부터 전류를 제1 노드(n1)에 공급하기 시작하여, 제1 노드(n1)의 전압, 즉 내부 전압(Vint)이 최저 전압레벨(L_L)에서 타겟 전압레벨(T_L)로 회복될 때까지 전류를 공급하고, 't3'시간 이후 턴 오프 된다.The load current IL starts to flow to the load circuit LOAD from the 't0' time in standby mode, but the amount of current flowing up to the 't1' time does not affect the internal voltage generating circuit, but to the load circuit LOAD side. The active mode starts from the 't1' time at which a predetermined amount or more of the load current IL flows. The maximum current Peak current flows in the load current IL at 't2' time, and at this time, the first node n1, that is, the internal voltage Vint, decreases due to the load current IL from the 't1' time. It starts and becomes the lowest voltage level L_L at the time of t2 through which the highest load current IL flows. Here, the MOS transistor PM1 is turned on at the time 't1' when the output signal of the comparator 10 becomes below the threshold voltage, and starts supplying current to the first node n1 from the external power supply voltage Vext. The current is supplied until the voltage of the first node n1, that is, the internal voltage Vint is restored from the lowest voltage level L_L to the target voltage level T_L and is turned off after the 't3' time.

여기서, 내부 전압(Vint)이 최저 전압레벨(L_L)에서 타겟 전압레벨(T_L)로 회복되는 속도는 MOS 트랜지스터(PM1)의 소스와 드레인 간의 전압 차이로 결정된다. 이는 전압 차이가 크면 클수록 많은 전류가 흐르기 때문이다.Here, the speed at which the internal voltage Vint recovers from the lowest voltage level L_L to the target voltage level T_L is determined by the voltage difference between the source and the drain of the MOS transistor PM1. This is because the larger the voltage difference, the more current flows.

따라서, 상기 종래의 내부전압 발생회로는 그 출력 전압인 내부 전압(Vint)이 외부 전원 전압(Vext)보다 충분히 작은 경우 그 출력값이 빠르게 보상되지만 내부 전압(Vint)과 외부 전원 전압(Vext)의 차이가 미세한 경우 비교기(10)의 출력신호는 MOS 트랜지스터(PM1)를 충분히 구동시킬 수 없어 내부 전압(Vint)을 보상하는 효율이 감소하는 문제점이 있다.Therefore, in the conventional internal voltage generation circuit, the output value is quickly compensated when the internal voltage Vint, which is its output voltage, is sufficiently smaller than the external power supply voltage Vext, but the difference between the internal voltage Vint and the external power supply voltage Vext. If the output signal of the comparator 10 is fine, the MOS transistor PM1 cannot be sufficiently driven, thereby reducing the efficiency of compensating the internal voltage Vint.

즉, 최근 들어 반도체 메모리 장치의 동작 환경은 낮은 동작 전압을 사용하여 전류 소모를 줄이는 경향이 있고, 동작전압인 외부 전원 전압(Vext)을 낮춘 결과 외부 전원 전압과 내부 전압의 차이가 줄어들게 되므로, 이에 따라 MOS 트랜지스터(PM1)의 내부 전압 보상 능력이 작아져 그 사용 효율이 감소되는 문제점이 있다. That is, recently, the operating environment of the semiconductor memory device has a tendency to reduce current consumption by using a low operating voltage, and as a result of decreasing the external power voltage Vext, which is an operating voltage, the difference between the external power voltage and the internal voltage is reduced. As a result, the internal voltage compensation capability of the MOS transistor PM1 is reduced, thereby reducing its use efficiency.

본 발명의 목적은 낮은 동작전압에서도 내부 전압을 안정적으로 유지 할 수 있는 내부전압 발생회로를 제공하는 것이다.It is an object of the present invention to provide an internal voltage generation circuit capable of stably maintaining an internal voltage even at a low operating voltage.

상기 목적을 달성하기 위한 본 발명의 내부전압 발생회로는 기준전압과 피드백되는 내부전압을 입력받아 비교하며, 상기 기준전압과 상기 내부전압의 전압 차에 응답하여 제1 외부 전원 전압을 구동하여 상기 내부전압을 발생하는 제1 전압제어부, 및 상기 기준전압과 상기 내부전압을 입력받아 비교하며, 상기 기준 전압과 상기 내부전압의 전압 차에 응답하여 상기 제1 외부 전원 전압보다 높은 제2 외부 전원 전압을 구동하여 상기 내부전압을 발생하는 제2 전압제어부를 구비하는 것을 특징으로 한다.The internal voltage generation circuit of the present invention for achieving the above object receives and compares a reference voltage and an internal voltage fed back, and drives the first external power supply voltage in response to a voltage difference between the reference voltage and the internal voltage to the internal voltage. A first voltage controller configured to generate a voltage, and receive and compare the reference voltage and the internal voltage, and compare a second external power voltage higher than the first external power voltage in response to a voltage difference between the reference voltage and the internal voltage. And a second voltage controller configured to generate the internal voltage by driving.

상기 목적을 달성하기 위한 본 발명의 상기 제1 전압제어부는 상기 기준전압과 상기 내부전압을 입력받고 비교하며, 상기 기준전압과 상기 내부전압의 전압 차에 대응하는 제1 비교신호를 출력하는 제1 비교부, 및 상기 제1 외부 전원 전압을 입력받고, 상기 제1 비교신호에 응답하여 상기 내부전압을 발생하는 제1 드라이버부를 구비하는 것을 특징으로 한다.The first voltage control unit of the present invention for achieving the above object receives and compares the reference voltage and the internal voltage, and outputs a first comparison signal corresponding to the voltage difference between the reference voltage and the internal voltage And a comparator, and a first driver configured to receive the first external power voltage and generate the internal voltage in response to the first comparison signal.

상기 목적을 달성하기 위한 본 발명의 상기 제2 전압제어부는 상기 기준전압과 상기 내부전압을 입력받고 비교하며, 상기 기준전압과 상기 내부전압의 전압 차에 대응하는 제2 비교신호를 출력하는 제2 비교부, 및 상기 제2 외부 전원 전압을 입력받고, 상기 제2 비교신호에 응답하여 상기 내부전압을 발생하는 제2 드라이버부를 구비하는 것을 특징으로 한다.The second voltage control unit of the present invention for achieving the above object receives and compares the reference voltage and the internal voltage, and outputs a second comparison signal corresponding to the voltage difference between the reference voltage and the internal voltage And a comparator, and a second driver configured to receive the second external power voltage and generate the internal voltage in response to the second comparison signal.

상기 목적을 달성하기 위한 본 발명의 상기 제2 드라이버부는 상기 제1 드라이버부보다 전류 구동능력이 작은 것을 특징으로 한다.The second driver unit of the present invention for achieving the above object is characterized in that the current driving capability is smaller than the first driver unit.

상기 목적을 달성하기 위한 본 발명의 상기 제1 및 제2 드라이버부는 적어도 하나의 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.The first and second driver units of the present invention for achieving the above object is characterized by having at least one PMOS transistor.

따라서, 본 발명의 내부전압 발생회로는 제1 외부 전원 전압을 이용하여 내부전압을 발생하는 제1 전압제어부와 제1 외부 전원 전압보다 높은 제2 외부 전원 전압을 이용하여 내부전압을 발생하는 제2 전압제어부를 이용하여 부하로 인한 과다한 내부전류가 소모될 때, 내부전압이 급격히 강하되는 것을 방지하고 타겟 전압레벨로의 회복을 빠르게 할 수 있다.Accordingly, the internal voltage generation circuit of the present invention uses the first voltage control unit for generating the internal voltage using the first external power supply voltage and the second voltage for generating the internal voltage using the second external power supply voltage higher than the first external power supply voltage. When the excessive internal current due to the load is consumed by using the voltage controller, the internal voltage can be prevented from dropping rapidly and recovery to the target voltage level can be quickened.

도1은 종래의 내부 전압 발생회로를 도시한 도면이다.1 is a view showing a conventional internal voltage generation circuit.

도2는 도1에서 부하전류의 변화로 인한 내부 전압 변화를 나타낸 그래프이다.FIG. 2 is a graph illustrating a change in internal voltage due to a change in load current in FIG. 1.

도3은 본 발명의 내부전압 발생회로를 나타낸 도면이다.3 is a diagram showing an internal voltage generation circuit of the present invention.

도4는 도3에서 부하전류의 변화로 인한 내부 전압 변화를 나타낸 그래프이다.4 is a graph showing a change in internal voltage due to a change in load current in FIG.

이하, 첨부한 도면을 참고로 하여 본 발명의 내부전압 발생회로를 설명하면 다음과 같다.Hereinafter, an internal voltage generation circuit of the present invention will be described with reference to the accompanying drawings.

도3은 본 발명의 내부전압 발생회로를 나타낸 도면으로서, 제1 전압제어부(101), 및 제2 전압제어부(102), 및 부하회로(LOAD)로 구성되어 있고, 제1 및 제2 전압제어부(101, 102)는 각각은 비교기(10, 100)와 MOS 트랜지스터(PM1, PM2)로 구성되어 있다.3 is a diagram showing an internal voltage generation circuit of the present invention, which is composed of a first voltage controller 101, a second voltage controller 102, and a load circuit LOAD, and includes first and second voltage controllers. 101 and 102 are each composed of comparators 10 and 100 and MOS transistors PM1 and PM2.

제1 전압제어부(10)는 도1의 종래의 내부전압 발생회로와 구성과 동작이 동일하다.The first voltage controller 10 has the same configuration and operation as the conventional internal voltage generation circuit of FIG.

도3의 내부전압 발생회로를 구성을 설명하면 다음과 같다.Referring to the configuration of the internal voltage generation circuit of Figure 3 as follows.

제1 전압제어부(101)의 제1 MOS 트랜지스터(PM1)에는 제1 외부 전원 전압(Vext1)이 연결되고, 제2 전압제어부(102)의 제2 MOS 트랜지스터(PM2)에는 제1 외부 전원 전압(Vext1)보다 높은 제2 외부 전원 전압(Vext2)이 연결된다.The first external power supply voltage Vext1 is connected to the first MOS transistor PM1 of the first voltage controller 101, and the first external power supply voltage is connected to the second MOS transistor PM2 of the second voltage controller 102. The second external power supply voltage Vext2 higher than Vext1) is connected.

MOS 트랜지스터들(PM1, PM2)은 각각이 제1 및 제2 외부 전원 전압(Vext1, Vext2)과 제1 노드(n1) 사이에 연결되고, MOS 트랜지스터들(PM1, PM2) 각각의 게이트에 인가되는 비교기들(10, 100)의 출력신호에 응답하여 제1 및 제2 외부 전원 전압(Vext1, Vext2)을 각각 제1 노드(n1)로 인가한다. 그리고 MOS 트랜지스터들(PM1, PM2)의 제2 MOS 트랜지스터(PM2)는 제1 MOS 트랜지스터(PM1)보다 작은 전류를 드라이빙 할 수 있도록 설계한다. 본 발명에서는 PMOS 트랜지스터를 예로 들어 설명하기로 한다.The MOS transistors PM1 and PM2 are connected between the first and second external power supply voltages Vext1 and Vext2 and the first node n1, respectively, and are applied to the gates of the MOS transistors PM1 and PM2, respectively. The first and second external power supply voltages Vext1 and Vext2 are respectively applied to the first node n1 in response to the output signals of the comparators 10 and 100. The second MOS transistors PM2 of the MOS transistors PM1 and PM2 are designed to drive a current smaller than that of the first MOS transistor PM1. In the present invention, a PMOS transistor will be described as an example.

부하회로(LOAD)는 내부전압 발생회로에 연결되는 다양한 형태의 부하들로서, 제1 노드(n1)와 접지 전원 사이(Vss)에 접속된다.The load circuit LOAD is various types of loads connected to the internal voltage generation circuit and is connected between the first node n1 and the ground power source Vss.

비교기들(10, 100) 각각은 외부로부터 인가되는 소정 레벨의 기준 전압(Vref)과 제1 노드(n1)에서 피드백 되는 내부 전압(Vint)을 인가받고 비교하여 결과를 MOS 트랜지스터들(PM1, PM2)의 게이트 전극에 각각 인가한다.Each of the comparators 10 and 100 receives and compares a reference level Vref of a predetermined level applied from the outside with an internal voltage Vint fed back from the first node n1, and compares the result with the MOS transistors PM1 and PM2. Are applied to the gate electrodes of the respective electrodes.

도3의 내부전압 발생회로의 동작을 설명하면 다음과 같다.The operation of the internal voltage generator of FIG. 3 will be described below.

제1 전압제어부(101)와 제2 전압제어부(102) 각각은 기준 전압(Vref)이 비교기들(10, 100) 각각의 부 입력단(-)으로 인가되고, 내부 전압(Vint)이 비교기들(10, 100) 각각의 정 입력단(+)에 인가된다.In each of the first voltage controller 101 and the second voltage controller 102, a reference voltage Vref is applied to the negative input terminal (−) of each of the comparators 10 and 100, and the internal voltage Vint is applied to the comparators ( 10, 100) to each positive input terminal (+).

비교기들(10, 100)에 입력되는 내부 전압(Vint)이 기준 전압(Vref)보다 작아지는 경우에 비교기들(10, 100)의 출력은 낮아지고, 비교기들(10, 100) 각각의 출력이 낮아져 문턱전압 이하가 되면 MOS 트랜지스터들(PM1, PM2) 각각은 턴-온 되고, 제1 노드(n1)에 전류를 공급하기 시작한다.When the internal voltage Vint input to the comparators 10 and 100 becomes smaller than the reference voltage Vref, the outputs of the comparators 10 and 100 are lowered, and the output of each of the comparators 10 and 100 is reduced. When the voltage falls below the threshold voltage, each of the MOS transistors PM1 and PM2 is turned on and starts to supply current to the first node n1.

여기서, MOS 트랜지스터들(PM1, PM2) 중 제1 MOS 트랜지스터(PM1)는 소스단자에 연결된 제1 외부 전원 전압(Vext1)을 이용하여 제2 MOS 트랜지스터(PM2)보다 큰 전류인 제1 출력전류(I1)를 제1 노드(n1)에 공급한다. 그리고 MOS 트랜지스터들(PM1, PM2) 중 제2 MOS 트랜지스터(PM2)는 제1 MOS 트랜지스터(PM1)의 제1 출력전류(I1)보다 작은 전류인 제2 출력전류(I2)를 제1 노드(n1)에 공급한다. 따라서, 제1 노드(n1)의 전압, 즉 내부 전압(Vint)은 제1 출력전류(I1)와 제2 출력전류(I2)가 더하여 져서 빠르게 상승하게 된다. Here, among the MOS transistors PM1 and PM2, the first MOS transistor PM1 is a first output current that is a larger current than the second MOS transistor PM2 using the first external power supply voltage Vext1 connected to the source terminal. I1) is supplied to the first node n1. Among the MOS transistors PM1 and PM2, the second MOS transistor PM2 receives the second output current I2, which is a current smaller than the first output current I1 of the first MOS transistor PM1, from the first node n1. Supplies). Therefore, the voltage of the first node n1, that is, the internal voltage Vint, rises rapidly by adding the first output current I1 and the second output current I2.

한편, 비교기들(10, 100)에 입력되는 내부 전압(Vint)이 기준 전압(Vref)보다 커지는 경우에는 비교기들(10, 100)의 출력이 상승하게 되고, 비교기들(10, 100) 각각의 출력이 문턱전압을 초과하면 MOS 트랜지스터들(PM1, PM2)은 턴-오프 되어 제1 노드(n1)에 흐르는 전류를 차단한다. 따라서, 내부 전압(Vint)은 하강하게 된다.On the other hand, when the internal voltage Vint input to the comparators 10 and 100 becomes larger than the reference voltage Vref, the outputs of the comparators 10 and 100 are increased, and each of the comparators 10 and 100 is increased. When the output exceeds the threshold voltage, the MOS transistors PM1 and PM2 are turned off to cut off the current flowing to the first node n1. Therefore, the internal voltage Vint drops.

여기서, 제2 MOS 트랜지스터(PM2)가 제1 MOS 트랜지스터(PM1)보다 작은 전류를 드라이빙 할 수 있게 설계되기 때문에 제2 전압제어부(102)는 내부 전압(Vint) 발생에 있어 보조적인 역할을 하고, 제1 전압제어부(101)는 내부 전압(Vint) 발생에 있어 주도적인 역할을 한다. 이에 따라 제2 MOS 트랜지스터(PM2)는 제1 MOS 트랜지스터(PM1)보다 작은 전류를 드라이빙 하지만, 동일한 작은 게이트 신호가 인가될 경우에 제2 MOS 트랜지스터(PM2)는 제1 외부 전원 전압(Vext1)보다 높은 제2 외부 전원 전압(Vext2)이 연결되어 소스단자와 드레인단자 간의 전압차이가 크기 때문에 제1 MOS 트랜지스터(PM1)보다 많은 양의 전류를 드라이빙(Driving) 할 수 있다. 반면, 제1 MOS 트랜지스터(PM1)는 제2 외부 전원 전압(Vext2)보다 낮은 제1 외부 전원 전압(Vext1)이 연결되어 내부 전압(Vint)과의 차이가 작으므로 동일한 작은 게이트 신호에 응답하여 적은 양의 전류를 드라이빙 한다.Here, since the second MOS transistor PM2 is designed to drive a smaller current than the first MOS transistor PM1, the second voltage controller 102 plays an auxiliary role in generating the internal voltage Vint. The first voltage controller 101 plays a leading role in generating the internal voltage Vint. Accordingly, the second MOS transistor PM2 drives a smaller current than the first MOS transistor PM1, but when the same small gate signal is applied, the second MOS transistor PM2 is less than the first external power voltage Vext1. Since a high second external power supply voltage Vext2 is connected and the voltage difference between the source terminal and the drain terminal is large, a larger amount of current may be driven than the first MOS transistor PM1. On the other hand, the first MOS transistor PM1 is connected to the first external power supply voltage Vext1 which is lower than the second external power supply voltage Vext2 and thus has a small difference from the internal voltage Vint. Drive a positive current.

도4는 도3에서 부하전류의 변화로 인한 내부 전압 변화를 나타낸 그래프이다.4 is a graph showing a change in internal voltage due to a change in load current in FIG.

도4를 참조하면 0 ~ 't1'시간까지는 스텐바이 모드(standby mode)로 상기 본 발명의 내부전압 발생회로와 같은 동작을 하여 MOS 트랜지스터들(PM1, PM2)은 턴-온과 턴-오프를 반복하며 내부 전압(Vint)을 일정 레벨을 유지한다.Referring to FIG. 4, the MOS transistors PM1 and PM2 are turned on and off by operating in the standby mode from 0 to 't1' time in the standby mode. Repeat and maintain the internal voltage (Vint) at a constant level.

스텐바이 모드인 't0'시간부터 부하회로(LOAD) 쪽으로 부하전류(IL)가 흐르기 시작하지만, 't1'시간까지 흐르는 전류의 양은 내부전압 발생회로에 영향을 주지 못하며, 부하회로(LOAD) 쪽으로 일정량 이상의 부하전류(IL)가 흐르는 't1'시간부터 액티브 모드(active mode)가 된다. 부하전류(IL)는't2'시간에 최고치의 전류(Peak current)가 흐르며, 이때 제1 노드(n1), 즉 내부 전압(Vint)은 't1'시간부터 흐르는 부하전류(IL)로 인하여 하강하기 시작하고, 't2'의 시간에는 최저 전압레벨(L_L)보다 높고, 타겟 전압레벨(T_L)보다는 낮은 소정의 전압레벨(H_L)이 된다.The load current IL starts to flow to the load circuit LOAD from the 't0' time in standby mode, but the amount of current flowing up to the 't1' time does not affect the internal voltage generating circuit, but to the load circuit LOAD side. The active mode starts from the 't1' time at which a predetermined amount or more of the load current IL flows. The peak current flows at peak time at the 't2' time, and at this time, the first node n1, that is, the internal voltage Vint falls due to the load current IL flowing from the 't1' time. At the time t2, the predetermined voltage level H_L is higher than the lowest voltage level L_L and lower than the target voltage level T_L.

여기서, 내부 전압(Vint)이 최저 전압레벨(L_L)이 되지 않는 이유는 비교기들(10, 100)의 출력신호가 문턱전압 이하가 되는't1'시간에 제1 MOS 트랜지스터(PM1)뿐만 아니라 제2 MOS 트랜지스터(PM2)도 턴 온 되어, 제1 및 제2 외부 전원 전압(Vext1, Vext2)으로부터 제1 출력전류(I1) 및 제2 출력전류(I2)가 제1 노드(n1)에 공급되기 시작하기 때문이다. 여기서, 제1 MOS 트랜지스터(PM1)의 제1 출력전류(I1)보다 더 많은 양의 제2 MOS 트랜지스터(PM2)의 제2 출력전류(I2)를 제1 노드에 공급하게 되는데, 제2 MOS 트랜지스터(PM2)의 소스단자에 연결된 제2 외부 전원 전압(Vext2)이 제1 외부 전원 전압(Vext1)보다 높기 때문에 제2 MOS 트랜지스터(PM2)에는 제1 MOS 트랜지스터(PM1)보다 높은 소스와 드레인의 전압레벨 차이가 생기기 때문이다. 제2 MOS 트랜지스터(PM2)로 인하여 타겟 전압레벨(T_L)로 복귀하는 시간(t3)도 빨라진다.Here, the reason why the internal voltage Vint does not become the lowest voltage level L_L is because not only the first MOS transistor PM1 but also the first MOS transistor PM1 at the time 't1' when the output signal of the comparators 10 and 100 becomes below the threshold voltage. The 2 MOS transistor PM2 is also turned on so that the first output current I1 and the second output current I2 are supplied to the first node n1 from the first and second external power supply voltages Vext1 and Vext2. Because it starts. Here, the second output current I2 of the second MOS transistor PM2 is supplied to the first node in a larger amount than the first output current I1 of the first MOS transistor PM1. Since the second external power supply voltage Vext2 connected to the source terminal of the PM2 is higher than the first external power supply voltage Vext1, the second MOS transistor PM2 has a higher source and drain voltage than the first MOS transistor PM1. This is because a level difference occurs. Due to the second MOS transistor PM2, the time t3 of returning to the target voltage level T_L is also shortened.

제1 및 제2 MOS 트랜지스터(PM1, PM2)는 제1 노드(n1)의 전압, 즉 내부 전압(Vint)이 타겟 전압레벨(T_L)로 회복될 때까지 전류를 공급하고, 't3'시간 이후 턴 오프 되어, 제1 노드(n1)에 공급되는 제1 출력전류(I1)와 제2 출력전류(I2)를 각각 차단한다.The first and second MOS transistors PM1 and PM2 supply current until the voltage of the first node n1, that is, the internal voltage Vint is restored to the target voltage level T_L, and after 't3' time. It is turned off to block the first output current I1 and the second output current I2 supplied to the first node n1, respectively.

여기서, 내부 전압(Vint)이 부하회로(LOAD)에 흐르는 부하전류(IL)로 인하여 하강한 레벨에서 타겟 전압레벨(T_V)로 회복되는 속도는 제2 MOS 트랜지스터(PM2)의 소스단자에 인가되는 제2 외부 전원 전압(Vext2)에 따라 결정된다. 이는 같은 크기의 게이트 신호에 응답하여 소스단자와 드레인단자의 전압 차이가 큰 MOS 트랜지스터가 많은 양의 전류를 공급하기 때문이다.Here, the speed at which the internal voltage Vint recovers to the target voltage level T_V at a level lowered due to the load current IL flowing through the load circuit LOAD is applied to the source terminal of the second MOS transistor PM2. It is determined according to the second external power supply voltage Vext2. This is because a MOS transistor having a large voltage difference between a source terminal and a drain terminal supplies a large amount of current in response to a gate signal of the same magnitude.

본 발명의 내부전압 발생회로는 제2 MOS 트랜지스터(PM2)가 제1 MOS 트랜지스터(PM1)보다 작은 전류를 드라이빙할 수 있도록 설계되지만, 제2 MOS 트랜지스터(PM2)의 소스단자에는 제1 외부 전원 전압(Vext1)보다 높은 제2 외부 전원 전압(Vext2)이 인가되어 동일한 작은 게이트 신호에 응답하여 제1 및 제2 MOS 트랜지스터 중 제2 MOS 트랜지스터가 많은 양의 제2 출력 전류(I2)를 공급한다. 하지만 제2 MOS 트랜지스터(PM2)는 제1 MOS 트랜지스터(PM1)보다 작은 전류를 드라이빙 할 수 있도록 설계되므로 큰 게이트 신호가 동일하게 입력될 때 상대적으로 제1 MOS 트랜지스터(PM1)의 제1 출력전류(I1)보다 작은 제2 출력전류(I2) 출력하여 내부 전압(Vint)을 공급한다. 따라서, 보조적인 역할을 하는 제2 MOS 트랜지스터(PM2)로 인한 회로 전체의 소모율은 종래의 내부전압 발생회로에 비하여 크게 변하지 않는다.The internal voltage generation circuit of the present invention is designed such that the second MOS transistor PM2 can drive a current smaller than that of the first MOS transistor PM1, but the source terminal of the second MOS transistor PM2 has a first external power supply voltage. A second external power supply voltage Vext2 higher than Vext1 is applied to supply a large amount of the second output current I2 to the second MOS transistor of the first and second MOS transistors in response to the same small gate signal. However, since the second MOS transistor PM2 is designed to drive a smaller current than the first MOS transistor PM1, when the large gate signal is input identically, the first output current of the first MOS transistor PM1 is relatively high. The second output current I2 smaller than I1) is output to supply the internal voltage Vint. Therefore, the consumption rate of the entire circuit due to the second MOS transistor PM2 serving as a secondary role does not change significantly compared to the conventional internal voltage generation circuit.

상기와 같이 본 발명의 내부전압 발생회로는 제2 전압제어부(102)를 구비하므로 제2 외부 전압(Vext2)을 이용하여 부하회로(LOAD)에 의해 강하된 내부 전압(Vint)을 종래의 내부전압 발생회로보다 빠르게 안정한 타겟 전압레벨(T_L)로 회복시킬 수 있다.As described above, since the internal voltage generation circuit of the present invention includes the second voltage controller 102, the internal voltage Vint dropped by the load circuit LOAD using the second external voltage Vext2 is converted into a conventional internal voltage. It is possible to recover to a stable target voltage level T_L faster than the generating circuit.

상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention described in the claims below. It will be appreciated.

Claims (5)

기준전압과 피드백되는 내부전압을 입력받아 비교하며, 상기 기준전압과 상기 내부전압의 전압 차에 응답하여 제1 외부 전원 전압을 구동하여 상기 내부전압을 발생하는 제1 전압제어부; 및 A first voltage controller configured to receive and compare a reference voltage and an internal voltage fed back, and to drive the first external power voltage in response to a voltage difference between the reference voltage and the internal voltage to generate the internal voltage; And 상기 기준전압과 상기 내부전압을 입력받아 비교하며, 상기 기준 전압과 상기 내부전압의 전압 차에 응답하여 상기 제1 외부 전원 전압보다 높은 제2 외부 전원 전압을 구동하여 상기 내부전압을 발생하는 제2 전압제어부를 구비하는 것을 특징으로 하는 내부전압 발생회로.Receiving and comparing the reference voltage and the internal voltage, and driving a second external power voltage higher than the first external power voltage in response to a voltage difference between the reference voltage and the internal voltage to generate the internal voltage. An internal voltage generation circuit comprising a voltage control unit. 제1항에 있어서, 상기 제1 전압제어부는The method of claim 1, wherein the first voltage control unit 상기 기준전압과 상기 내부전압을 입력받고 비교하며, 상기 기준전압과 상기 내부전압의 전압 차에 대응하는 제1 비교신호를 출력하는 제1 비교부; 및A first comparison unit configured to receive and compare the reference voltage and the internal voltage, and output a first comparison signal corresponding to a voltage difference between the reference voltage and the internal voltage; And 상기 제1 외부 전원 전압을 입력받고, 상기 제1 비교신호에 응답하여 상기 내부전압을 발생하는 제1 드라이버부를 구비하는 것을 특징으로 하는 내부전압 발생회로.And a first driver configured to receive the first external power voltage and generate the internal voltage in response to the first comparison signal. 제2항에 있어서, 상기 제2 전압제어부는The method of claim 2, wherein the second voltage control unit 상기 기준전압과 상기 내부전압을 입력받고 비교하며, 상기 기준전압과 상기 내부전압의 전압 차에 대응하는 제2 비교신호를 출력하는 제2 비교부; 및A second comparison unit receiving and comparing the reference voltage and the internal voltage and outputting a second comparison signal corresponding to a voltage difference between the reference voltage and the internal voltage; And 상기 제2 외부 전원 전압을 입력받고, 상기 제2 비교신호에 응답하여 상기 내부전압을 발생하는 제2 드라이버부를 구비하는 것을 특징으로 하는 내부전압 발생회로.And a second driver configured to receive the second external power supply voltage and generate the internal voltage in response to the second comparison signal. 제3항에 있어서, 상기 제2 드라이버부는The method of claim 3, wherein the second driver unit 상기 제1 드라이버부보다 전류 구동능력이 작은 것을 특징으로 하는 내부전압 발생회로Internal voltage generating circuit, characterized in that the current driving capacity is smaller than the first driver unit 제4항에 있어서, 상기 제1 및 제2 드라이버부는The method of claim 4, wherein the first and second driver unit 적어도 하나의 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부전압 발생회로.And at least one PMOS transistor.
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