KR20090102997A - High efficiency boosting circuit - Google Patents

High efficiency boosting circuit

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KR20090102997A
KR20090102997A KR1020080028306A KR20080028306A KR20090102997A KR 20090102997 A KR20090102997 A KR 20090102997A KR 1020080028306 A KR1020080028306 A KR 1020080028306A KR 20080028306 A KR20080028306 A KR 20080028306A KR 20090102997 A KR20090102997 A KR 20090102997A
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Abstract

PURPOSE: A high efficiency boosting circuit is provided to output a pumped input voltage to a next boosting terminal without a loss by preventing reduction of a voltage gain due to a threshold voltage of a transistor for a charge transfer in each boosting terminal. CONSTITUTION: A high efficiency boosting circuit includes one or more charge pump circuits. The charge pump circuit includes a first bias switching part(101), a second bias switching part(103), a first pumping capacitor(105), a second pumping capacitor(107), a clock drive(113), a first charge transfer switching part(109), and a second charge transfer switching part(111). The first bias switching part and the second bias switching part supply an input voltage. The first pumping capacitor charges a first node. The second pumping capacitor charges a second node. The clock drive supplies a first clock signal and a second clock signal of different phases. The clock drive supplies the first clock signal to the second bias switching part and the first pumping capacitor. The clock drive supplies the second clock signal to the first bias switching part and the second pumping capacitor.

Description

고효율 승압 회로{HIGH EFFICIENCY BOOSTING CIRCUIT}High Efficiency Boost Circuit {HIGH EFFICIENCY BOOSTING CIRCUIT}

본 발명은 고효율 승압회로에 관한 것으로, 더욱 상세하게는 클럭신호에 따라 각 노드에 전압을 충전시키고 충전된 전압에 따라 전하전송용 트랜지스터를 온/오프시켜 승압단의 각 노드에 충전된 전압을 다음 승압단으로 출력하는 고효율 승압회로에 관한 것이다.The present invention relates to a high efficiency booster circuit, and more particularly, charges a voltage to each node according to a clock signal, and turns on / off a charge transfer transistor according to a charged voltage to supply a voltage charged to each node of the boost stage. The present invention relates to a high efficiency boost circuit outputted to a boost stage.

일반적으로, 챠지 펌프(charge pump) 회로는 DC-DC 변환을 수행하는 승압 회로의 일종으로써 단일칩 내부에서 클럭 신호에 따른 커패시터 양단 전압의 스위칭을 통하여 요구되는 전압을 생성하는 회로로서, 플래시 메모리, EEPROM, 저전압 아날로그 회로, DRAM, 오디오 비디오 코덱, 이미지 센서 등 다양한 회로에 적용된다.In general, a charge pump circuit is a circuit for generating a required voltage through switching of a voltage across a capacitor according to a clock signal as a boost circuit that performs a DC-DC conversion. It is applied to various circuits such as EEPROM, low voltage analog circuit, DRAM, audio video codec and image sensor.

또한 집적 회로에서 구현할 수 있는 챠지 펌프 회로는 Dickson에 의해서 최초 제안되었으며, 상기 Dickson의 회로를 개선한 Floating-well charge pump(FWCP), Body-controlled Charge Pump(BCCP) 등의 회로가 제안되었다.In addition, a charge pump circuit that can be implemented in an integrated circuit was first proposed by Dickson, and circuits such as a floating-well charge pump (FWCP) and a body-controlled charge pump (BCCP) that improved the Dickson circuit were proposed.

상기 FWCP나 BCCP는 Dickson의 챠지 펌프 회로의 단점이었던 body-effect 문제를 해결할 수 있었으나, 반도체 칩의 공급 전압 레벨이 낮아짐에 따라 트랜지스터의 문턱 전압에 의한 전압 강하 문제가 대두되었다.The FWCP or BCCP solved the body-effect problem, which was a disadvantage of Dickson's charge pump circuit, but as the supply voltage level of the semiconductor chip was lowered, the problem of voltage drop caused by the threshold voltage of the transistor emerged.

이러한 문턱 전압에 의한 전압 강하는 높은 출력 전압을 생성하기 어렵게 할 뿐만아니라 전력 효율을 낮아지게 하는 문제점이 있었다.The voltage drop due to the threshold voltage not only makes it difficult to generate a high output voltage, but also has a problem of lowering power efficiency.

본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 전하 전송용 트랜지스터의 문턱전압에 의한 전압 강하 문제를 해결하여 승압단 간에 손실없이 전압을 전달함으로써 저전압에서 고효율로 동작가능한 고효율 승압회로를 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and solves the voltage drop caused by the threshold voltage of the charge transfer transistor to transfer the voltage without loss between the boost stages. The purpose is to provide.

전술한 본 발명의 목적은, 입력전압을 공급하는 제1 및 제2 바이어스용 스위칭부와, 제1노드를 충전시키는 제1펌핑캐패시터와, 제2노드를 충전시키는 제2펌핑캐패시터와, 서로 다른 위상의 제1 및 제2클럭신호를 공급하며, 상기 제1클럭신호는 상기 제2바이어스용 스위칭부 및 상기 제1펌핑캐패시터에 공급하고, 상기 제2클럭신호는 상기 제1바이어스용 스위칭부 및 상기 제2펌핑캐패시터에 공급하는 클럭드라이브 및 상기 클럭드라이브를 통해 입력되는 클럭신호에 따라 상기 제1노드 및 제2노드에 충전된 전원에 의해 온(On)/오프(Off)되어 상기 제1노드 및 제2노드에 충전된 전원을 출력하는 제1 및 제2전하전송용스위칭부를 포함하는 하나이상의 챠지 펌프 회로를 포함하는 고효율 승합회로를 제공함으로써 달성된다.The object of the present invention described above is different from the first and second bias switching units for supplying an input voltage, a first pumping capacitor for charging the first node, a second pumping capacitor for charging the second node, and different from each other. Supplying a first clock signal and a second clock signal of a phase, the first clock signal being supplied to the second bias switching unit and the first pumping capacitor, and the second clock signal being the first bias switching unit and The first node is turned on / off by power charged in the first node and the second node according to a clock drive supplied to the second pumping capacitor and a clock signal input through the clock drive. And one or more charge pump circuits including first and second charge transfer switching units for outputting power charged to the second node.

본 발명의 바람직한 특징에 따른 고효율 승압회로는, 상기 제2바이어스용 스위칭부 및 상기 제1펌핑캐패시터에 입력된 상기 제1클럭신호가 하이(high)신호인 경우 상기 제2바이어스용 스위칭부는 온(On)되어 상기 제2노드가 입력전압으로 충전되고 상기 제1노드는 상기 제1펌핑캐패시터를 통해 입력전압으로 펌핑되어 충전되는 것을 특징으로 하는 상기 챠지 펌프 회로를 포함한다.According to an exemplary embodiment of the present invention, the high-efficiency booster circuit may include the second bias switching unit when the first bias signal input to the second bias switching unit and the first pumping capacitor is a high signal. On) and the second node is charged to the input voltage and the first node comprises the charge pump circuit characterized in that the pumped to the input voltage through the first pumping capacitor.

본 발명의 바람직한 특징에 따른 고효율 승압회로는, 상기 제1노드가 입력전압으로 충전되면 상기 제1바이어스용 스위칭부, 상기 제2바이어스용 스위칭부 및 상기 제2전하전송용 스위칭부가 오프(Off)되는 것을 특징으로 하는 상기 챠지 펌프 회로를 포함한다.In the high efficiency boost circuit according to a preferred aspect of the present invention, when the first node is charged with an input voltage, the first bias switching unit, the second bias switching unit, and the second charge transfer switching unit are turned off. And the charge pump circuit.

본 발명의 바람직한 특징에 따른 고효율 승압회로는, 상기 제1바이어스용 스위칭부 및 상기 제2펌핑캐패시터에 입력된 상기 제2클럭신호가 하이(high)신호인 경우 상기 제1바이어스용 스위칭부는 온(On)되고 상기 제1노드는 입력전압으로 충전되고 상기 제2노드는 상기 제2펌핑캐패시터를 통해 펌핑된 전압이 상기 제1클럭신호가 하이(high)신호인 경우 충전된 입력전압에 더하여져 충전되는 것을 특징으로 하는 상기 챠지 펌프 회로를 포함한다.According to an aspect of the present invention, the high-efficiency booster circuit may include the first bias switching unit turned on when the second clock signal input to the first bias switching unit and the second pumping capacitor is a high signal. On) and the first node is charged with an input voltage, and the second node is charged by being added to a charged input voltage when the voltage pumped through the second pumping capacitor is the first clock signal is a high signal. And the charge pump circuit.

본 발명의 바람직한 특징에 따른 고효율 승압회로는, 상기 제2노드에 상기 제2펌핑캐패시터를 통해 펌핑된 전압이 충전되면 상기 제1바이어스 스위칭부, 상기 제2바이어스 스위칭부 및 상기 제1전하전송용 스위칭부를 오프(Off)시키는 것을 특징으로 하는 상기 챠지 펌프 회로를 포함한다.The high efficiency step-up circuit according to a preferred aspect of the present invention, the first bias switching unit, the second bias switching unit and the first charge transmission for the second node is charged with the pumped voltage through the second pumping capacitor And the charge pump circuit characterized in that the switching unit is turned off.

본 발명의 바람직한 특징에 따른 고효율 승압회로는, 상기 제1바이어스용 스위칭부, 제2바이어스용 스위칭부, 상기 제1전하전송용 스위칭부 및 상기 제2전하전송용 스위칭부는 MOS트랜지스터인것을 특징으로 한다.According to an aspect of the present invention, the high-efficiency boosting circuit may include the first bias switching unit, the second bias switching unit, the first charge transfer switching unit and the second charge transfer switching unit as MOS transistors. do.

본 발명의 바람직한 특징에 따른 고효율 승압회로는, 제1MOS트랜지스터의 소스가 제2MOS트랜지스터의 게이트에 연결되고 상기 상기 제1MOS트랜지스터와 상기 제2MOS트랜지스터의 사이에 제3MOS트랜지스터의 드레인이 연결되며 상기 제3MOS트랜지스터의 소스와 제4MOS트랜지스터의 드레인이 연결되는 것을 특징으로 하는 상기 제1바이어스용 스위칭부를 포함한다.In a high efficiency boost circuit according to a preferred aspect of the present invention, a source of a first MOS transistor is connected to a gate of a second MOS transistor, and a drain of a third MOS transistor is connected between the first MOS transistor and the second MOS transistor, and the third MOS transistor is connected to the third MOS transistor. The first bias switching unit is characterized in that the source of the transistor and the drain of the fourth MOS transistor is connected.

본 발명의 바람직한 특징에 따른 고효율 승압회로는, 제5MOS트랜지스터의 드레인이 제6MOS트랜지스터의 게이트와 연결되고 상기 제5MOS트랜지스터와 상기 제6MOS트랜지스터의 사이에 제7MOS트랜지스터의 소스가 연결되며 상기 제7MOS트랜지스터의 드레인과 제8MOS트랜지스터의 소스가 연결되는 것을 특징으로 하는 상기 제2바이어스용 스위칭부를 포함한다.In a high-efficiency boosting circuit according to a preferred aspect of the present invention, a drain of a fifth MOS transistor is connected to a gate of a sixth MOS transistor, and a source of a seventh MOS transistor is connected between the fifth MOS transistor and the sixth MOS transistor, and the seventh MOS transistor is connected. The second bias switching unit is characterized in that the drain of and the source of the eighth MOS transistor is connected.

본 발명의 바람직한 특징에 따른 고효율 승압회로는, 상기 제1노드에 충전된 전압이 상기 제7MOS트랜지스터, 상기 제8MOS트랜지스터 및 상기 제2전하전송용 스위칭부의 게이트에 입력되는 것을 특징으로 한다.In a high efficiency boost circuit according to a preferred aspect of the present invention, a voltage charged in the first node is input to a gate of the seventh MOS transistor, the eighth MOS transistor, and the second charge transfer switching unit.

본 발명의 바람직한 특징에 따른 고효율 승압회로는, 상기 제2노드에 충전된 전압이 상기 제3MOS트랜지스터, 상기 제4MOS트랜지스터 및 상기 제1전하전송용 스위칭부의 게이트에 입력되는 것을 특징으로 한다.In the high-efficiency boosting circuit according to a preferred aspect of the present invention, a voltage charged in the second node is input to a gate of the third MOS transistor, the fourth MOS transistor, and the first charge transfer switching unit.

본 발명의 바람직한 특징에 따른 고효율 승압회로는, 전단의 챠지 펌프 회로에 입력되는 클럭신호와 반대위상을 가진 클럭신호가 후단의 챠지 펌프 회로에 입력되는 것을 특징으로 한다.The high efficiency step-up circuit according to a preferred feature of the present invention is characterized in that a clock signal having a phase opposite to that of the clock signal input to the charge pump circuit of the front end is input to the charge pump circuit of the rear end.

상술한 바와 같은 본 발명에 의한 고효율 승압회로는, 전하전송용 트랜지스터를 서로 상보 대칭적으로 연결하여 각 승압단에서 전하전송용 트랜지스터의 문턱전압에 의한 전압이득의 감소를 예방함으로써 펌핑된 입력전압을 손실없이 다음 승압단으로 출력할 수 있도록 하는 효과가 있다.The high efficiency booster circuit according to the present invention as described above connects the charge transfer transistors symmetrically with each other to prevent the reduction of the voltage gain due to the threshold voltage of the charge transfer transistors at each boost stage, thereby reducing the pumped input voltage. It is effective to output to the next boost stage without loss.

또한 본 발명에 의한 고효율 승압 회로는, 종래의 승압회로에 비해 출력전압이 높을 뿐만 아니라, 전류 구동능력과 전력효율이 우수하며, 일반 CMOS 로직공정을 사용함으로 생산비용이 적고 설계가 용이한 효과가 있다.In addition, the high-efficiency booster circuit according to the present invention has a higher output voltage than the conventional booster circuit, has excellent current driving capability and power efficiency, and has a low production cost and easy design by using a general CMOS logic process. have.

도 1은 본 발명의 바람직한 일실시예에 따른 고효율 승압회로를 구성하는 챠지 펌프 회로의 구성도이다.1 is a configuration diagram of a charge pump circuit constituting a high efficiency boost circuit according to an embodiment of the present invention.

도 2는 본 발명의 바람직한 일실시예에 따른 고효율 승압회로의 세부회로도이다.2 is a detailed circuit diagram of a high efficiency boost circuit according to an exemplary embodiment of the present invention.

도 3은 본 발명의 일실시예에 따른 고효율 승압회로의 각 노드의 전압변화를 나타낸 그래프이다.3 is a graph showing the voltage change of each node of the high-efficiency boost circuit according to an embodiment of the present invention.

도 4는 본 발명의 일실시예에 따른 고효율 승압회로의 설계를 위해 사용된 발진기의 구성도이다.4 is a configuration diagram of an oscillator used for the design of the high efficiency booster circuit according to an embodiment of the present invention.

도 5(a)는 본 발명의 일실시예에 따른 클럭드라이브를 나타낸 회로도이다.5A is a circuit diagram illustrating a clock drive according to an embodiment of the present invention.

도 5(b)는 본 발명의 일실시예에 따른 클럭드라이브회로의 레이아웃을 나타낸 도면이다.5B is a diagram showing the layout of a clock drive circuit according to an embodiment of the present invention.

도 6은 본 발명의 일실시예에 따른 고효율 승압회로의 전체모듈을 나타낸 도면이다.6 is a view showing the entire module of the high-efficiency boosting circuit according to an embodiment of the present invention.

도 7은 본 발명의 일실시예에 따른 고효율 승압회로의 모의실험시 나타난 출력전압을 나타낸 그래프이다.7 is a graph showing the output voltage shown in the simulation of the high-efficiency booster circuit according to an embodiment of the present invention.

도 8은 본 발명의 일실시예에 따른 고효율 승압회로의 공급전압의 변화에 따른 출력전압을 나타낸 그래프이다.8 is a graph illustrating an output voltage according to a change in a supply voltage of a high efficiency boost circuit according to an embodiment of the present invention.

도 9는 본 발명의 일실시예에 따른 고효율 승압회로의 전류구동능력을 나타낸 그래프이다.9 is a graph showing the current driving capability of the high-efficiency boosting circuit according to an embodiment of the present invention.

***도면이 주요부분에 대한 부호의 설명****** Description of symbols for main parts of drawings ***

101: 제1바이어스용 스위칭부 103: 제2바이어스용 스위칭부101: switching unit for the first bias 103: switching unit for the second bias

105: 제1펌핑캐패시터 107: 제2펌핑캐패시터105: first pumping capacitor 107: second pumping capacitor

109: 제1전하전송용 스위칭부 111: 제2전하전송용 스위칭부109: switching unit for the first charge transfer 111: switching unit for the second charge transfer

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예에 따른 고효율 승합 회로에 대해 상세히 설명한다.Hereinafter, a high efficiency multiplication circuit according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1는 본 발명의 바람직한 일실시예에 따른 고효율 승합 회로를 구성하는 챠지 펌프 회로의 구성도이다.1 is a configuration diagram of a charge pump circuit constituting a high efficiency multiplication circuit according to an embodiment of the present invention.

도 1를 참조하면, 본 발명인 고효율 승압회로는 제1바이어스용 스위칭부(101), 제2바이어스용 스위칭부(103), 제1펌핑캐패시터(105), 제2펌핑캐패시터(107), 클럭신호(113), 제1전하전송용 스위칭부(109), 제2전하전송용 스위칭부(111)를 포함하는 하나이상의 챠지 펌프 회로를 포함하고, 두개의 입출력단자를 갖는 제1내지 제N의 챠지 펌프 회로가 직렬로 연결되어 있다.Referring to FIG. 1, the high-efficiency booster circuit of the present invention includes a first bias switching unit 101, a second bias switching unit 103, a first pumping capacitor 105, a second pumping capacitor 107, and a clock signal. A first to N-th charge including one or more charge pump circuits including a 113, a first charge transfer switching unit 109, and a second charge transfer switching unit 111; Pump circuits are connected in series.

두개의 입력단에는 각각 상기 제1바이어스용 스위칭부(101)와 제2바이어스용 스위칭부(103)가 연결되어 있고 상기 제1바이어스용 스위칭부(101)는 4개의 MOS트랜지스터를 포함한다.The first bias switching unit 101 and the second bias switching unit 103 are connected to two input terminals, respectively, and the first bias switching unit 101 includes four MOS transistors.

제1MOS트랜지스터(M14)의 드레인은 제2MOS트랜지스터(M10)의 게이트와 연결되고 상기 제1MOS트랜지스터(M14)와 상기 제2MOS트랜지스터(M10) 사이에 제3MOS트랜지스터(M13)의 드레인이 연결되어 있다. 또한 상기 제3MOS트랜지스터(M13)의 소스와 제4MOS트랜지스터(M12)의 소스가 연결되어 있다.A drain of the first MOS transistor M14 is connected to the gate of the second MOS transistor M10 and a drain of the third MOS transistor M13 is connected between the first MOS transistor M14 and the second MOS transistor M10. In addition, the source of the third MOS transistor M13 and the source of the fourth MOS transistor M12 are connected.

상기 제2바이어스용 스위칭부(103)도 4개의 MOS트랜지스터를 포함하며, 상기 4개의 MOS트랜지스터중 제5MOS트랜지스터(M19)의 드레인은 제6MOS트랜지스터(M15)의 게이트와 연결되고 상기 제5MOS트랜지스터(M19)와 상기 제6MOS트랜지스터(M15) 사이에 제7MOS트랜지스터(M18)의 드레인이 연결되고 상기 제7MOS트랜지스터(M18)의 소스는 제8MOS트랜지스터(M17)의 소스와 연결되어 있다.The second bias switching unit 103 also includes four MOS transistors, and the drain of the fifth MOS transistor M19 of the four MOS transistors is connected to the gate of the sixth MOS transistor M15 and the fifth MOS transistor ( The drain of the seventh MOS transistor M18 is connected between M19) and the sixth MOS transistor M15, and the source of the seventh MOS transistor M18 is connected to the source of the eighth MOS transistor M17.

상기 제1 펌핑 캐패시터(105)와 제2 펌핑 캐패시터(107)의 일단은 각각 서로 상보적인 클럭 신호 입력단에 연결되고, 타단은 각각 제1,2 노드(A1,B1)에 연결된다. 상기 제1 노드(A1)는 제1 바이어스용 스위칭부(101)의 출력과 제1 전하전송용 스위칭부(109)의 입력이 동시에 연결되고, 제2 노드(B1)은 상기 제2 바이어스용 스위칭부(103)의 출력과 제2 전하전송용 스위칭부(111)의 입력이 동시에 연결된다.One end of the first pumping capacitor 105 and the second pumping capacitor 107 is connected to a clock signal input terminal complementary to each other, and the other end is connected to the first and second nodes A1 and B1, respectively. The first node A1 is connected to the output of the first bias switching unit 101 and the input of the first charge transfer switching unit 109 at the same time, and the second node B1 is the second bias switching. An output of the unit 103 and an input of the second charge transfer switching unit 111 are simultaneously connected.

상기 클럭신호(113)는 서로 180°위상차를 갖는 투-페이서 클럭신호에 해당하는 상기 제1클럭신호는 상기 제2바이어스용 스위칭부(103)와 상기 제1펌핑캐패시터(105)에 공급되고 상기 제1클럭신호와 180°위상차를 갖는 제2클럭신호는 상기 제1바이어스용 스위칭부(101)와 상기 제2펌핑캐패시터(107)에 공급된다.The first clock signal corresponding to the two-phase clock signal having a 180 ° phase difference from the clock signal 113 is supplied to the second bias switching unit 103 and the first pumping capacitor 105. The second clock signal having a 180 ° phase difference from the first clock signal is supplied to the first bias switching unit 101 and the second pumping capacitor 107.

상기 제1 및 제2전하전송용 스위칭부(109,111)는 각각 상기 제2노드(B1)와 상기 제1노드(A1)에 충전된 전원량에 따라 온/오프되어, 챠지 펌프 회로에서 펌핑된 입력전원을 다음 승압단으로 출력한다.The first and second charge transfer switching units 109 and 111 are turned on / off according to the amount of power charged in the second node B1 and the first node A1, respectively, and are pumped by the charge pump circuit. Output power to the next boost stage.

본 발명에 의한 고효율 승압 회로에 있어서, 상기 제1 및 제2바이어스용 스위칭부(101, 103)와 상기 제1 및 제2전하전송용 스위칭부(109, 111)는 CMOS공정에 의해 제작 가능하도록 MOS트랜지스터로 이루어 질 수 있으며 이하 MOS트랜지스터로 구현된 본 발명의 일실시예에 대해 설명한다.In the high-efficiency boosting circuit according to the present invention, the first and second bias switching units 101 and 103 and the first and second charge transfer switching units 109 and 111 may be manufactured by a CMOS process. An embodiment of the present invention, which may be made of a MOS transistor and implemented with a MOS transistor, will now be described.

도 2은 본 발명의 바람직한 일실시예에 따른 고효율 승압회로의 세부회로도 이다.2 is a detailed circuit diagram of a high efficiency boost circuit according to an exemplary embodiment of the present invention.

도 2을 참조하여 본 발명의 바람직한 일실시예에 따른 고효율 승압회로의 동작을 상세히 설명하면, 먼저 첫번째 챠지 펌프 회로의 입력단자에 VDD 가 연결되어 있고 상기 제1노드(A1)와 상기 제2노드(B1)는 그라운드로 초기화 되어 있다.Referring to Figure 2 in detail the operation of the high-efficiency boosting circuit according to an embodiment of the present invention, first, V DD to the input terminal of the first charge pump circuit Is connected and the first node A1 and the second node B1 are initialized to ground.

상기 제1노드(A1)는 상기 제7MOS트랜지스터(M18)와 제8MOS트랜지스터(M17) 및 상기 제2전하전송용MOS트랜지스터(M16)의 게이트와 연결되어 있고, 상기 제2노드(B1)는 상기 제3MOS트랜지스터(M13)와 상기 제4MOS트랜지스터(M12) 및 상기 제1전하전송용MOS트랜지스터(M11)의 게이트와 연결되어 있다.The first node A1 is connected to the gates of the seventh MOS transistor M18, the eighth MOS transistor M17, and the second charge transfer MOS transistor M16, and the second node B1 is connected to the gate. A gate of the third MOS transistor M13, the fourth MOS transistor M12, and the first charge transfer MOS transistor M11 is connected.

먼저 제5MOS트랜지스터(M19)와 상기 제1펌핑캐패시터(105)에 상기 클럭신호(113)중 제1클럭신호인 하이(high)신호가 공급되면 상기 제5MOS트랜지스터(M19)가 온되고 이에 따라 상기 제6MOS트랜지스터(M15)가 온되어 입력전원 VDD가 제2노드(B1)에 충전되고 상기 제1펌핑캐패시터(105)를 통해 제1클럭신호는 VDD로 펌핑되어 제1노드(A1)에 충전된다.First, when a high signal, which is the first clock signal of the clock signal 113, is supplied to the fifth MOS transistor M19 and the first pumping capacitor 105, the fifth MOS transistor M19 is turned on. The sixth MOS transistor M15 is turned on to charge the input power V DD to the second node B1, and the first clock signal is pumped to V DD through the first pumping capacitor 105 to the first node A1. Is charged.

상기 제1노드(A1)에 VDD가 충전됨에 따라 상기 제2전하전송용MOS트랜지스터(M16)와 상기 제7MOS트랜지스터(M18) 및 제8MOS트랜지스터(M17)가 오프된다.As V DD is charged in the first node A1, the second charge transfer MOS transistor M16, the seventh MOS transistor M18, and the eighth MOS transistor M17 are turned off.

이때 상기 하이(high)신호인 제1클럭신호와 180°위상차를 갖는 로우신호인 제2클럭신호가 제1MOS트랜지스터(M14)와 상기 제2펌핑캐패시터(107)에 공급되어 상기 제3MOS트랜지스터(M13)가 온되고 상기 제2MOS트랜지스터(M10)는 오프된다.In this case, a second clock signal, which is a low signal having a 180 ° phase difference from the first clock signal, which is the high signal, is supplied to the first MOS transistor M14 and the second pumping capacitor 107 to supply the third MOS transistor M13. ) Is turned on and the second MOS transistor M10 is turned off.

상기와 같은 과정을 거친 후 상기 제1MOS트랜지스터(M14)와 상기 제2펌핑캐패시터(107)에 하이신호인 제2클럭신호가 공급되면 상기 제1MOS트랜지스터(M14)가 온되고 이에 따라 상기 제2MOS트랜지스터(M10)가 온되어 입력전원 VDD가 상기 제1노드(A1)에 충전되며 상기 제2노드(B1)에는 상기 제2클럭신호가 상기 제2펌핑캐패시터(107)를 통해 펌핑된 전압과 하이신호인 제1클럭신호가 공급됐을때 충전된 입력전원 VDD가 더하여져 2VDD가 충전된다.After the above process, when the second clock signal, which is a high signal, is supplied to the first MOS transistor M14 and the second pumping capacitor 107, the first MOS transistor M14 is turned on and thus the second MOS transistor is turned on. M10 is turned on so that the input power V DD is charged in the first node A1, and the second clock signal is high in the second node B1 through the second pumping capacitor 107. When the first clock signal, which is a signal, is supplied, the charged input power supply V DD is added to charge the 2V DD .

상기 제2노드(B1)에 2VDD가 충전됨에 따라 상기 제1전하전송용MOS트랜지스터(M11)와 상기 제3MOS트랜지스터(M13) 및 상기 제4MOS트랜지스터(M12)는 오프된다.As 2V DD is charged in the second node B1, the first charge transfer MOS transistor M11, the third MOS transistor M13, and the fourth MOS transistor M12 are turned off.

이때 상기 제5MOS트랜지스터(M19)와 상기 제1노드(A1)에는 로우신호인 제1클럭신호가 공급된다.At this time, a first clock signal, which is a low signal, is supplied to the fifth MOS transistor M19 and the first node A1.

상기와 같은 과정을 거쳐 제1노드(A1)에 VDD가 충전되고 제2노드(B1)에 2VDD가 충전됨에 따라 상기 제7MOS트랜지스터(M18)와 상기 제8MOS트랜지스터(M17)가 온되고 상기 제6MOS트랜지스터(M15)를 오프시킨다.As through a process as described above is V DD, and filled in a first node (A1) is 2V DD charging the second node (B1) is the second 7MOS transistor (M18) and the second 8MOS transistor (M17) on and the The sixth MOS transistor M15 is turned off.

이때 상기 제2노드(B1)에 충전된 2VDD는 상기 제2전하전송용MOS트랜지스터(M16)를 통해 다음단의 챠지 펌프 회로로 출력되게 된다.At this time, the 2V DD charged in the second node B1 is output to the next charge pump circuit through the second charge transfer MOS transistor M16.

상기와 같은 과정 후 클럭신호가 다음 싸이클로 되어 다시 하이신호인 제1클럭신호가 상기 제5MOS트랜지스터(M19)와 상기 제1펌핑캐패시터(105)에 공급되면 상기 제1노드(A1)는 입력전원인 VDD가 충전되게 되며 상기 제2노드(B1)는 상기 제1클럭신호가 상기 제1펌핑캐패시터(105)를 통해 입력전원으로 펌핑된 전원과 직전싸이클동안 충전된 전원이 더하여져 2VDD로 충전되고 이에 따라 상기 제7MOS트랜지스터(M18)와 제8MOS트랜지스터(M17) 및 상기 제2전하전송용MOS트랜지스터(M16)가 오프되고 상기 제1전하전송용MOS트랜지스터(M11)를 통해 상기 제1노드(A1)에 충전된 2VDD전원이 다음단의 챠지 펌프 회로로 출력되게 된다.After the above process, when the clock signal becomes the next cycle and the first clock signal, which is a high signal, is supplied to the fifth MOS transistor M19 and the first pumping capacitor 105, the first node A1 is an input power source. V DD is charged and the second node B1 is charged with 2V DD by adding the power of which the first clock signal is pumped to the input power through the first pumping capacitor 105 and the power charged during the previous cycle. Accordingly, the seventh MOS transistor M18, the eighth MOS transistor M17, and the second charge transfer MOS transistor M16 are turned off, and the first node (M11) is turned on through the first charge transfer MOS transistor M11. The 2V DD power charged in A1) is output to the next charge pump circuit.

다음단의 챠지 펌프 회로도 상기와 같은 과정을 거쳐 펌핑이 이루어지며 다음단의 챠지 펌프 회로에 공급되는 클럭신호는 동일한 소자에 전단의 챠지 펌프 회로에 공급되는 클럭신호와 180°위상차를 가지도록 공급됨으로 전단의 챠지 펌프 회로가 핌핑싸이클이면 다음단의 챠지 펌프 회로는 충전싸이클로 진행된다.The charge pump circuit of the next stage is also pumped through the same process as described above, and the clock signal supplied to the charge pump circuit of the next stage is supplied with the same device to have a 180 ° phase difference from the clock signal supplied to the charge pump circuit of the previous stage. If the previous charge pump circuit is a pimping cycle, the next charge pump circuit proceeds to a charge cycle.

따라서 본 발명은 전단의 챠지 펌프 회로를 통해 2VDD가 다음단의 챠지 펌프 회로로 출력되고 다음단의 챠지 펌프 회로는 입력받은 2VDD전원을 3VDD로 펌핑하여 출력하게 된다.Therefore, in the present invention, the 2V DD is outputted to the charge pump circuit of the next stage through the charge pump circuit of the previous stage, and the charge pump circuit of the next stage pumps the input 2V DD power to 3V DD .

도 3은 본 발명의 일실시예에 따른 고효율 승압회로의 각 노드의 전압변화를 나타낸 그래프이다.3 is a graph showing the voltage change of each node of the high-efficiency boost circuit according to an embodiment of the present invention.

도 3에 나타난 바와 같이 제1노드(A1)와 제2노드(B1)에 나타난 전압은 약 VDD∼2VDD형태의 클럭신호와 유사하다.As shown in FIG. 3, the voltages of the first node A1 and the second node B1 are similar to clock signals having a shape of about V DD to 2V DD .

본 발명은 상기 제1노드(A1)와 제2노드(B1)에 충전된 상기와 같은 전압이 하나이상의 챠지 펌프 회로를 거쳐 승압되고 최종 승압단에서 합쳐져 하나의 출력전압을 생성하게 된다. 제3 및 제4노드전압은 제2MOS트랜지스터(M10)와 제2전하전송용 스위칭부(111)를 온/오프하기 위한 전압이다.According to the present invention, the above voltages charged in the first node A1 and the second node B1 are boosted through one or more charge pump circuits, and are combined in the final boost stage to generate one output voltage. The third and fourth node voltages are voltages for turning on / off the second MOS transistor M10 and the second charge transfer switching unit 111.

N개의 챠지 펌프 회로를 가진 고효율 승압회로의 출력전압은 다음과 같이 나타난다.The output voltage of the high efficiency boost circuit having N charge pump circuits is expressed as follows.

ΔV는 하나의 챠지 펌프 회로를 통한 전압이득을 나타내며 C는 펌핑캐패시터의 커패시턴스이고 CS는 제1노드(A1), 제2노드(B1)의 기생 커패시턴스를 나타낸다.ΔV represents the voltage gain through one charge pump circuit, C is the capacitance of the pumping capacitor and C S is the parasitic capacitance of the first node (A1), the second node (B1).

Qi /Cg 는 제3 및 제4노드에 충전되었다가 버려지는 전하량에 의한 전압감소이다. 실세 승압단(챠지 펌프 회로) 수가 많아지면 Qi 성분의 전하량은 많아지고 결국 ΔV를 감소시키는 원인이 된다.Q i / C g Is the voltage decrease due to the amount of charge that is charged and discarded in the third and fourth nodes. Silse booster stage (charge pump circuit), the number i increases when Q The amount of charge in the component increases, which in turn causes ΔV to decrease.

상기와 같은 식에서 알 수 있듯이 제안된 고효율 승압회로는 전하전송용 스위칭부(MOS트랜지스터)의 문턱전압으로 인한 출력전압의 감소가 없으며 이러한 특징은 저전압회로에서 더욱 긍정적으로 작용한다.As can be seen from the above equation, the proposed high efficiency booster circuit has no reduction in output voltage due to the threshold voltage of the charge transfer switching unit (MOS transistor), and this feature works more positively in the low voltage circuit.

또한 일반 로직 공정에서 제작 가능한 FWCP나 BCCP에 비해 전력효율과 전류구동능력이 매우크다.In addition, power efficiency and current driving capability are much higher than FWCP or BCCP which can be manufactured in general logic process.

도 4는 본 발명의 일실시예에 따른 고효율 승압회로의 설계를 위해 사용된 발진기(oscillator)의 구성도이다. Figure 4 is a block diagram of an oscillator (oscillator) used for the design of the high-efficiency boosting circuit according to an embodiment of the present invention.

도 4를 참조하면, 본 발명은 고효율 승압회로의 설계를 위해 칩내부에 발진 기를 설계하여 온도에 덜 민감하고 공급전압이 10%정도로 변하더라도 일정한 주파수를 가지며 또한 출력 펄스의 주기를 간단히 저항과 MOS 커패시터의 크기를 달리하여 조절 가능하도록 설계하였다. Referring to FIG. 4, the present invention designs an oscillator inside the chip for the design of a high efficiency boost circuit, which is less sensitive to temperature and has a constant frequency even when the supply voltage changes by about 10%. Designed to be adjustable by changing the size of the capacitor.

도 4와 같이 상기 발진기는 초기 값을 지정해 주기위한 몇 가지 회로와 비교기, 인버터, 래치, 저항과 커패시터 등으로 이루어진 회로이다. As shown in FIG. 4, the oscillator is composed of several circuits for specifying initial values, a comparator, an inverter, a latch, a resistor, a capacitor, and the like.

입력신호가 들어오기 전의 초기 값은 회로에서 이미 지정되어 있고 발진기가 동작을 시작하면 n_3 노드에 TR1 과 저항 R, TR2의 크기에 의해서 일정한 전압이 유지된다. 이렇게 유지되는n_3 노드의 전압과 커패시터의 충전과 방전에 따른 n_4와 n_12 노드 전압을 비교하여 이 값을 래치의 입력으로 주게 된다.The initial value before the input signal is already set in the circuit, and when the oscillator starts to operate, a constant voltage is maintained at the node n_3 by the magnitude of TR1, resistance R, and TR2. The voltage of the n_3 node maintained in this way and the n_4 and n_12 node voltages according to the charging and discharging of the capacitor are compared, and this value is given as the input of the latch.

래치의 입력 신호 n_8과 n_11의 노드의 전압이 순간적으로 바뀔 때 출력 값이 발진을 하여 펄스 신호를 생성하게 된다. When the voltages of the nodes of the latch input signals n_8 and n_11 change momentarily, the output value oscillates to generate a pulse signal.

본 발명에 따른 챠지 펌프 회로의 동작 주파수는 30MHz 이상에서 정상적으로 동작한다. 하지만 발진기는 공정 및 온도 저항 값의 변화에 따른 변화가 크다. 따라서 모든 조건에서도 정상적으로 동작시키기 위해 발진기의 목표 주파수를 20MHz로 결정하였다.The operating frequency of the charge pump circuit according to the present invention operates normally at 30MHz or more. The oscillator, however, varies greatly with changes in process and temperature resistance values. Therefore, in order to operate normally under all conditions, the target frequency of oscillator was decided as 20MHz.

또한 상기 챠지 펌프 회로의 펌핑 커패시터는 개당 7.36pF의 커패시턴스를 가진다. 따라서 한 챠지 펌프 회로에서 8개의 펌핑 커패시터가 있으므로 발진기의 출력에는 매우 큰 팬 아웃(fan-out)이 존재한다. The pumping capacitor of the charge pump circuit also has a capacitance of 7.36 pF per unit. Thus, there are eight pumping capacitors in one charge pump circuit, so there is a very large fan-out at the output of the oscillator.

따라서 일반적인 크기의 인버터에 의해서는 펌핑 커패시터를 구동할 수 없기 때문에 발진기에서 받은 클락 신호를 챠지 펌프 회로에서 필요한 CLK, /CLK신호를 만들고 커패시턴스가 큰 펌핑 커패시터를 구동할 수 있도록 클락 드라이버 모듈을 설계하였다. Therefore, because the pumping capacitor cannot be driven by a general-sized inverter, the clock driver module is designed to generate the CLK and / CLK signals required by the charge pump circuit and to drive the pumping capacitor with a large capacitance. .

도 5(a)는 본 발명의 일실시예에 따른 클럭드라이브(113)를 나타낸 회로도이다.5A is a circuit diagram illustrating a clock drive 113 according to an embodiment of the present invention.

도 5(a)를 참조하면, 클럭드라이브(113)회로는 인버터를 여러 단 직렬로 연결하여 마지막 단의 구동능력을 증가시킨 구조이다. /CLK신호는 인버터 단을 하나 제거하여 만들 수 있다. 이때 각 인버터의 딜레이(delay)시간을 조절하여 CLK과 /CLK신호를 적절히 조절한다. XPS2EN신호는 외부에서 각 챠지 펌프 회로를 구동하기 위한 핀으로 외부 패드와 직접 연결되기 때문에 MOS트랜지스터(NMOS)를 이용한 2차 ESD회로를 추가하였다.Referring to FIG. 5A, the clock drive 113 circuit is a structure in which the drive capacity of the last stage is increased by connecting inverters in series. The / CLK signal can be created by removing one inverter stage. At this time, the delay time of each inverter is adjusted to properly control the CLK and / CLK signals. The XPS2EN signal is a pin for driving each charge pump circuit externally and is directly connected to an external pad, so a secondary ESD circuit using a MOS transistor (NMOS) is added.

도 5(b)는 본 발명의 일실시예에 따른 클럭드라이브(113)회로의 레이아웃을 나타낸 도면이고, 도 6은 본 발명의 일실시예에 따른 고효율 승압회로의 전체모듈을 나타낸 도면이다.5 (b) is a view showing the layout of the circuit of the clock drive 113 according to an embodiment of the present invention, Figure 6 is a view showing the entire module of the high-efficiency boost circuit according to an embodiment of the present invention.

도 6을 참조하면, 본 발명은 0.18μm, 3-metal CMOS 공정을 사용하여 제작되었으며, 각각의 챠지 펌프 회로 모듈은 기판 및 다른 챠지 펌프 회로 때문에 발생하는 노이즈를 제거하기 위해 가드링(guard-ring)을 설치하였다. Referring to FIG. 6, the present invention was fabricated using a 0.18 μm, 3-metal CMOS process, with each charge pump circuit module guard-ring to remove noise caused by the substrate and other charge pump circuits. ) Was installed.

도 6에 나타난 '田'모양은 펌핑 커패시터로 작은 사각형 하나가 3.6pF이며, 각 펌핑 커패시터는 2개의 펌핑 커패시터를 병렬로 연결하여 사용한다. 그리고 각 스테이지의 트랜지스터는 펌핑 커패시터들 사이에 배치하였다. 도면 6에 나타난 바와 같이 펌핑 커패시터의 면적이 대부분을 차지한다.6 is a pumping capacitor, a small square is 3.6pF, and each pumping capacitor is used by connecting two pumping capacitors in parallel. The transistors in each stage were placed between the pumping capacitors. As shown in Fig. 6, the area of the pumping capacitor occupies most of the area.

도 7은 본 발명의 일실시예에 따른 고효율 승압회로의 모의실험시 나타난 출력전압을 나타낸 그래프이다.7 is a graph showing the output voltage shown in the simulation of the high-efficiency booster circuit according to an embodiment of the present invention.

도 7을 참조하면, 본 발명에 따른 고효율 승압회로의 성능을 측정 및 비교하기 위하여 공급전압 = 1.2V, 클락 주기 = 50ns, 로드 커패시터 = 30pF, 4스테이지의 조건에서 0.18μm CMOS 파라메타를 이용하여 Hspice에서 시뮬레이션을 하였다. Referring to FIG. 7, in order to measure and compare the performance of the high-efficiency booster circuit according to the present invention, Hspice using 0.18 μm CMOS parameters under a supply voltage of 1.2 V, a clock period of 50 ns, a load capacitor of 30 pF, and four stages is used. Simulation was carried out at.

그리고 챠지 펌프 회로들과의 동일한 시뮬레이션 조건을 위해 BCCP와 FWCP는 펌핑 커패시터의 커패시턴스는 7.36pF, 4스테이지이며, 본 발명의 챠지 펌프 회로는 스테이지당 2개의 펌핑 커패시터가 존재하므로 3.68pF으로 설정하였다.For the same simulation condition as the charge pump circuits, the BCCP and FWCP have a capacitance of the pumping capacitor of 7.36 pF and 4 stages, and the charge pump circuit of the present invention is set to 3.68 pF because there are two pumping capacitors per stage.

도 7은 설계된 3개의 챠지 펌프 회로를 동시에 동작시키고 로드 전류가 없을 때 시간에 따른 출력 전압을 보여주고 있다. 본 발명의 챠지 펌프 회로는 최대출력 전압이 약 8V으로 출력 전압이 약 5V수준인 FWCP나 BCCP보다 높은 출력 전압을 보여준다. Figure 7 shows the output voltage over time when three charge pump circuits are operated simultaneously and there is no load current. The charge pump circuit of the present invention exhibits an output voltage higher than FWCP or BCCP with a maximum output voltage of about 8V and an output voltage of about 5V.

도 8은 본 발명의 일실시예에 따른 고효율 승압회로의 공급전압의 변화에 따른 출력전압을 나타낸 그래프이며 모든 전압 범위에서 제안된 고효율 승압회로가 상대적으로 높은 출력전압을 보여주고 있다.8 is a graph showing the output voltage according to the change in the supply voltage of the high-efficiency boosting circuit according to an embodiment of the present invention, the proposed high-efficiency boosting circuit shows a relatively high output voltage in all voltage ranges.

도 9는 본 발명의 일실시예에 따른 고효율 승압회로의 전류구동능력을 나타낸 그래프이다.9 is a graph showing the current driving capability of the high-efficiency boosting circuit according to an embodiment of the present invention.

도 9를 참조하면, 공급전압 = 1.5V, 4스테이지와 8스테이지 경우에 대하여 출력 전류에 대한 출력 전압을 나타낸 것이다. 이것은 출력 노드에 일정한 전류를 인가할 때, 출력 노드가 일정하게 유지하는 전압을 얻은 것이다. 4 스테이지일 때 로드전류가 30μA일때를 보면, 고효율 승압회로는 출력 전압이 약 6V이다. 반면 FWCP와 BCCP는 약 3V로 전류 구동 능력이 매우 낮다.9, the output voltage with respect to the output current for the case of the supply voltage = 1.5V, 4 stage and 8 stage. This is the voltage at which the output node remains constant when a constant current is applied to the output node. When the load current is 30μA in four stages, the high efficiency boost circuit has an output voltage of about 6V. FWCP and BCCP, on the other hand, have a very low current drive capability of about 3V.

이상에서 본 발명의 바람직한 일실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있고, 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.Although one preferred embodiment of the present invention has been described above, it is clear that the present invention may use various changes, modifications, and equivalents, and that the same embodiments may be appropriately modified. Accordingly, the above description does not limit the scope of the invention as defined by the limitations of the following claims.

Claims (11)

입력전압을 공급하는 제1 및 제2 바이어스용 스위칭부;First and second bias switching unit for supplying an input voltage; 제1노드를 충전시키는 제1펌핑캐패시터;A first pumping capacitor for charging the first node; 제2노드를 충전시키는 제2펌핑캐패시터;A second pumping capacitor for charging the second node; 서로 다른 위상의 제1 및 제2클럭신호를 공급하며, 상기 제1클럭신호는 상기 제2바이어스용 스위칭부 및 상기 제1펌핑캐패시터에 공급하고, 상기 제2클럭신호는 상기 제1바이어스용 스위칭부 및 상기 제2펌핑캐패시터에 공급하는 클럭드라이브; 및The first and second clock signals having different phases are supplied, and the first clock signal is supplied to the second bias switching unit and the first pumping capacitor, and the second clock signal is switched to the first bias signal. A clock drive for supplying the second and second pumping capacitors; And 상기 클럭드라이브를 통해 입력되는 클럭신호에 따라 상기 제1노드 및 제2노드에 충전된 전원에 의해 온(On)/오프(Off)되어 상기 제1노드 및 제2노드에 충전된 전원을 출력하는 제1 및 제2전하전송용스위칭부를 포함하는 하나이상의 챠지펌프회로를 포함하는 고효율 승합회로.In response to a clock signal input through the clock drive, the first and second nodes are turned on / off by power charged in the first node and the second node to output power charged in the first node and the second node. A high efficiency multiplication circuit comprising at least one charge pump circuit including a first and second charge transfer switching unit. 제1항에 있어서, 상기 챠지펌프회로는,The method of claim 1, wherein the charge pump circuit, 상기 제2바이어스용 스위칭부 및 상기 제1펌핑캐패시터에 입력된 상기 제1클럭신호가 하이(high)신호인 경우 상기 제2바이어스용 스위칭부는 온(On)되어 상기 제2노드가 입력전압으로 충전되고 상기 제1노드는 상기 제1펌핑캐패시터를 통해 입력전압으로 펌핑되어 충전되는 것을 특징으로 하는 고효율 승압 회로.When the first clock signal input to the second bias switching unit and the first pumping capacitor is a high signal, the second bias switching unit is turned on to charge the second node to an input voltage. And the first node is pumped and charged to an input voltage through the first pumping capacitor. 제2항에 있어서, 상기 챠지펌프회로는,The method of claim 2, wherein the charge pump circuit, 상기 제1노드가 입력전압으로 충전되면 상기 제1바이어스용 스위칭부, 상기 제2바이어스용 스위칭부 및 상기 제2전하전송용 스위칭부가 오프(Off)되는 것을 특징으로 하는 고효율 승압 회로. And the first bias switching unit, the second bias switching unit and the second charge transfer switching unit are turned off when the first node is charged with an input voltage. 제2항에 있어서, 상기 챠지펌프회로는,The method of claim 2, wherein the charge pump circuit, 상기 제1바이어스용 스위칭부 및 상기 제2펌핑캐패시터에 입력된 상기 제2클럭신호가 하이(high)신호인 경우 상기 제1바이어스용 스위칭부는 온(On)되고 상기 제1노드는 입력전압으로 충전되고 상기 제2노드는 상기 제2펌핑캐패시터를 통해 펌핑된 전압이 상기 제1클럭신호가 하이(high)신호인 경우 충전된 입력전압에 더하여져 충전되는 것을 특징으로 하는 고효율 승압회로.When the second clock signal input to the first bias switching unit and the second pumping capacitor is a high signal, the first bias switching unit is turned on and the first node is charged with an input voltage. And the second node is charged in addition to a charged input voltage when the voltage pumped through the second pumping capacitor is a high signal. 제4항에 있어서, 상기 챠지펌프회로는,The method of claim 4, wherein the charge pump circuit, 상기 제2노드에 상기 제2펌핑캐패시터를 통해 펌핑된 전압이 충전되면 상기 제1바이어스 스위칭부, 상기 제2바이어스 스위칭부 및 상기 제1전하전송용 스위칭부를 오프(Off)시키는 것을 특징으로 하는 고효율 승압회로.When the pumped voltage is charged through the second pumping capacitor to the second node, the first bias switching unit, the second bias switching unit and the first charge transfer switching unit (Off) Boost circuit. 제5항에 있어서, The method of claim 5, 상기 제1바이어스용 스위칭부, 제2바이어스용 스위칭부, 상기 제1전하전송용 스위칭부 및 상기 제2전하전송용 스위칭부는 MOS트랜지스터인것을 특징으로 하는 고효율 승압회로.And the first bias switching unit, the second bias switching unit, the first charge transfer switching unit and the second charge transfer switching unit are MOS transistors. 제6항에 있어서, 상기 제1바이어스용 스위칭부는,The method of claim 6, wherein the first bias switching unit, 제1MOS트랜지스터의 소스가 제2MOS트랜지스터의 게이트에 연결되고, 상기 제1MOS트랜지스터와 상기 제2MOS트랜지스터의 사이에 제3MOS트랜지스터의 드레인이 연결되며, 상기 제3MOS트랜지스터의 소스와 제4MOS트랜지스터의 드레인이 연결되는 것을 특징으로 하는 고효율 승압회로.The source of the first MOS transistor is connected to the gate of the second MOS transistor, the drain of the third MOS transistor is connected between the first MOS transistor and the second MOS transistor, and the source of the third MOS transistor and the drain of the fourth MOS transistor are connected. High efficiency booster circuit, characterized in that the. 제7항에 있어서, 상기 제2바이어스용 스위칭부는,The method of claim 7, wherein the second bias switching unit, 제5MOS트랜지스터의 드레인이 제6MOS트랜지스터의 게이트와 연결되고, 상기 제5MOS트랜지스터와 상기 제6MOS트랜지스터의 사이에 제7MOS트랜지스터의 소스가 연결되며, 상기 제7MOS트랜지스터의 드레인과 제8MOS트랜지스터의 소스가 연결되는 것을 특징으로 하는 고효율 승압회로.The drain of the fifth MOS transistor is connected to the gate of the sixth MOS transistor, the source of the seventh MOS transistor is connected between the fifth MOS transistor and the sixth MOS transistor, and the drain of the seventh MOS transistor and the source of the eighth MOS transistor are connected. High efficiency booster circuit, characterized in that the. 제8항에 있어서, 상기 제1노드에 충전된 전압은,The method of claim 8, wherein the voltage charged in the first node, 상기 제7MOS트랜지스터, 상기 제8MOS트랜지스터 및 상기 제2전하전송용 스위칭부의 게이트에 입력되는 것을 특징으로 하는 고효율 승압회로.And a seventh MOS transistor, the eighth MOS transistor, and a second charge transfer switching gate. 제7항에 있어서, 상기 제2노드에 충전된 전압은,The method of claim 7, wherein the voltage charged in the second node, 상기 제3MOS트랜지스터, 상기 제4MOS트랜지스터 및 상기 제1전하전송용 스위칭부의 게이트에 입력되는 것을 특징으로 하는 고효율 승압회로.And the third MOS transistor, the fourth MOS transistor, and the first charge transfer circuit are input to gates of the first charge transfer switching unit. 제6항에 있어서, The method of claim 6, 전단의 챠지펌프회로에 입력되는 클럭신호와 반대위상을 가진 클럭신호가 후단의 챠지펌프회로에 입력되는 것을 특징으로 하는 고효율 승압회로.A high-efficiency booster circuit, characterized in that a clock signal having a phase opposite to that of the clock signal input to the charge pump circuit of the previous stage is input to the charge pump circuit of the rear stage.
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