KR20090102991A - Method Of Manufacturing PN Diode of Phase-Change Random Access Memory Device - Google Patents
Method Of Manufacturing PN Diode of Phase-Change Random Access Memory DeviceInfo
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Abstract
Description
본 발명은 상변화 메모리 장치의 제조방법에 관한 것으로, 보다 구체적으로는 상변화 메모리 장치의 PN 다이오드의 높이를 균일하게 유지하고, 다이오드의 항복전압의 특성을 개선할 수 있는 상변화 메모리 장치의 PN 다이오드의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a phase change memory device, and more particularly, to a PN of a phase change memory device capable of maintaining a uniform height of a PN diode of a phase change memory device and improving characteristics of breakdown voltage of the diode. It relates to a method of manufacturing a diode.
일반적으로, 상변화 메모리 소자(Phase-change Random Access Memory; PRAM)에서는 스위칭 소자로서 좁은 면적을 차지할 수 있도록, 수직(vertical) 타입 PN 다이오드가 이용되고 있다. In general, in a phase-change random access memory (PRAM), a vertical type PN diode is used to occupy a small area as a switching element.
상기 수직 타입의 PN 다이오드는 초기에는 폴리실리콘을 이용하여 구성하였으나, 선택적 에피택셜 증착 방법을 적용함으로써 PN 접합의 낮은 누설전류 특성 및 동작 전류를 증가시킬 수 있도록 근래에는 단결정 실리콘을 이용하여 구성하고 있다. The vertical type PN diode was initially constructed using polysilicon, but recently, monocrystalline silicon is used to increase the low leakage current characteristics and the operating current of the PN junction by applying a selective epitaxial deposition method. .
일반적인 상변화 메모리 소자의 PN 다이오드 제조방법은 다음과 같다. A method of manufacturing a PN diode of a general phase change memory device is as follows.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(10) 상부에 층간 절연막(11)을 증착한다. First, as shown in FIG. 1A, an interlayer insulating film 11 is deposited on the semiconductor substrate 10.
이후에, 다이오드가 형성될 부분만 노출되도록 층간 절연막(11) 상부에 공지의 포토리소그라피 방식에 의해 마스크 패턴(도시되지 않음)을 형성한다. 마스크 패턴에 의해 노출된 층간 절연막(11)을 식각하여, 콘택홀(도시되지 않음)을 형성한다. 상기 콘택홀 내에 선택적 에피택셜 실리콘 증착 공정을 수행하여 선택적 에피택셜 박막(12)을 형성한다. 이와 같이 다이오드가 형성될 콘택홀 부분에 단결정 실리콘을 에피택셜 공정으로 성장시킬 때, 콘택홀 내부를 충분히 매립시킬수 있도록 단결정 실리콘을 과도 성장(overgrowing)시킨다. 이 과정에서, 에피택셜 박막(12)은 층간 절연막(11) 상부까지 연장되어 형성된다. Thereafter, a mask pattern (not shown) is formed on the interlayer insulating film 11 by a known photolithography method so that only the portion where the diode is to be formed is exposed. The interlayer insulating film 11 exposed by the mask pattern is etched to form a contact hole (not shown). An optional epitaxial silicon deposition process is performed in the contact hole to form the selective epitaxial thin film 12. As such, when single crystal silicon is grown in an epitaxial process on a portion of the contact hole where a diode is to be formed, the single crystal silicon is overgrown so as to sufficiently fill the inside of the contact hole. In this process, the epitaxial thin film 12 extends to the upper portion of the interlayer insulating film 11.
도 1b에 도시한 바와 같이, 과도 성장된 에피택셜 박막(12)을 공지의 CMP(Chemical Mechanical Polishing) 방식으로 제거한다. 이에 의해, 콘택홀내에 N영역(12a)이 형성된다.As shown in FIG. 1B, the overgrown epitaxial thin film 12 is removed by a known chemical mechanical polishing (CMP) method. As a result, the N region 12a is formed in the contact hole.
그러나, 이와 같이 에피택셜 박막(12)을 CMP할 경우, 단결정 실리콘으로 구성된 에피택셜 박막(12)과 그 하부의 층간 절연막(11) 사이의 물성 차이(연마 선택비 차이)로 인하여 도 2 및 도 3a에 제시한 바와 같이, 콘택홀 및 그에 인접한 에피택셜 박막(12) 및 층간 절연막(11)이 데미지를 입어 손상되는 문제가 발생할 수 있다. However, when the epitaxial thin film 12 is CMP in this manner, due to the difference in physical properties (difference in polishing selectivity) between the epitaxial thin film 12 made of single crystal silicon and the interlayer insulating film 11 below, FIGS. As shown in 3a, the contact hole, the epitaxial thin film 12 and the interlayer insulating layer 11 adjacent thereto may be damaged and damaged.
이후에, 도 1c에 도시한 바와 같이, N영역(12a)에 P형 이온을 주입하여 콘택홀내의 N영역(12a) 상부에 P영역(13)을 형성하여, PN 다이오드를 형성한다. Thereafter, as illustrated in FIG. 1C, P-type ions are implanted into the N region 12a to form the P region 13 over the N region 12a in the contact hole, thereby forming a PN diode.
그런데, 상술한 바와 같이, 과도하게 성장된 에피택셜 박막(12) 부분을 CMP로 제거할 경우, 에피택셜 박막(12, 즉, 단결정 실리콘)과 그 하부의 층간 절연막(11) 사이의 물성 차이로 인하여 도 2에 도시된 바와 같이, 에피택셜 박막(12)이 성장된 부분과 그 주변 층간 절연막(11) 부분이 선택적으로 움푹 패이게 되거나, 도 3a와 같이 결과물 표면이 불균일하게 연마되거나, 혹은 도 3b에 도시된 바와 같이, 일부분이 뜯겨져 나가는 현상이 발생된다. 여기서, 도 2의 도면 부호 20은 콘택홀 단위로 손상이 되어진 부분을 나타내고, 도 3b에서 도면 부호 30은 층간 절연막(11) 및 에피택셜 박막(12)의 일부분이 일괄적으로 뜯겨진 부분을 나타낸다. However, as described above, when the excessively grown portion of the epitaxial thin film 12 is removed by CMP, due to the difference in physical properties between the epitaxial thin film 12 (ie, single crystal silicon) and the interlayer insulating film 11 thereunder. Due to this, as shown in FIG. 2, the epitaxial thin film 12 is grown and the surrounding interlayer insulating film 11 is selectively recessed, or the resulting surface is unevenly polished as shown in FIG. 3A, or FIG. As shown in 3b, a part is torn off. Here, reference numeral 20 in FIG. 2 denotes a damaged portion in contact hole units, and reference numeral 30 in FIG. 3B denotes a portion in which a part of the interlayer insulating film 11 and the epitaxial thin film 12 are torn together. .
이와 같이 콘택홀 내의 에피택셜 박막(12)이 패이거나 뜯겨나가게 되면, 다이오드의 높이가 감소하게 되고, 다이오드의 항복 전압(Breakdown Voltage:BV)이 떨어지게 되는 전기적 물성 열화 현상이 발생된다. As such, when the epitaxial thin film 12 in the contact hole is pitted or torn off, the height of the diode is reduced, and the electrical property deterioration phenomenon that the breakdown voltage (BV) of the diode falls.
뿐만 아니라, 상기와 같이 과성장된 에피택셜 박막을 CMP 공정으로 제거할 때, CMP의 균일도에 따라서 다이오드의 특성 균일도에 영향을 줄 수 있다.In addition, when the overgrown epitaxial thin film is removed by the CMP process, the uniformity of the CMP may affect the uniformity of the diode.
따라서, 본 발명의 목적은 PN 다이오드의 높이 및 항복 전압의 감소를 방지할 수 있는 상변화 메모리 장치의 PN 다이오드 제조방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a method of manufacturing a PN diode of a phase change memory device capable of preventing the height of the PN diode and the breakdown voltage from being reduced.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 PN 다이오드의 제조방법은 다음과 같다. 먼저, 반도체 기판을 준비한 다음, 상기 반도체 기판을 노출시키는 콘택홀을 갖는 층간 절연막을 형성한다. 이어서, 상기 콘택홀 내부가 충진되도록 제1도전형 에피택셜막을 과도 성장한 후, 상기 제1도전형 에피택셜막이 상기 콘택홀 내부에만 존재하도록 상기 제1도전형 에피택셜막을 질산 성분 및 HF 성분을 포함하는 식각 용액에 의해 식각처리한다. 그 후, 상기 콘택홀 내의 상기 제1도전형 에피택셜막에 제2도전형 불순물영역을 형성한다.The manufacturing method of the PN diode of the phase change memory device of the present invention for achieving the above object of the present invention is as follows. First, a semiconductor substrate is prepared, and then an interlayer insulating film having a contact hole exposing the semiconductor substrate is formed. Subsequently, after the first conductive epitaxial layer is excessively grown to fill the contact hole, the first conductive epitaxial layer includes a nitric acid component and an HF component such that the first conductive epitaxial layer exists only inside the contact hole. It is etched by the etching solution. Thereafter, a second conductive impurity region is formed in the first conductive epitaxial film in the contact hole.
상술된 본 발명의 상변화 메모리 장치의 PN 다이오드의 제조방법은 다음과 같은 효과가 있다. The manufacturing method of the PN diode of the phase change memory device of the present invention described above has the following effects.
콘택홀내에 PN 다이오드를 형성하는 공정에서, 콘택홀 내에 과성장된 제1도전형 에피택셜막을 제거할 때, 질산과 dHF 혼합물을 사용한 선택적 습식 식각 공정을 사용함으로써, 콘택홀 내의 제1도전형 에피택셜막에 데미지가 발생되는 것을 방지할 수 있다. 이에 따라서, PN 다이오드의 높이를 균일하게 유지할 수 있으며, 다이오드의 항복 전압이 감소 되는 문제를 해결할 수 있다. In the process of forming a PN diode in the contact hole, when removing the overgrown first conductive epitaxial film in the contact hole, by using a selective wet etching process using a mixture of nitric acid and dHF, the first conductive epi in the contact hole is used. It is possible to prevent damage to the tack film. Accordingly, the height of the PN diode can be kept uniform, and the problem that the breakdown voltage of the diode is reduced can be solved.
뿐만 아니라, 콘택홀 내에 PN 다이오드의 높이를 균일하게 유지할 수 있으므로 균일한 특성을 갖는 PN 다이오드의 제공이 용이해진다. In addition, since the height of the PN diode can be maintained uniformly in the contact hole, it is easy to provide a PN diode having uniform characteristics.
도 1a 내지 도 1c는 종래 기술에 따른 상변화 메모리 장치의 PN 다이오드의 제조방법을 설명하기 위한 각 공정별 단면도,1A to 1C are cross-sectional views of respective processes for explaining a method of manufacturing a PN diode of a phase change memory device according to the prior art;
도 2는 종래 PN 다이오드의 제1도전형 에피택셜막의 데미지 발생을 보인 구조 단면도,2 is a structural cross-sectional view showing damage occurrence of a first conductive epitaxial film of a conventional PN diode;
도 3a 및 도 3b는 종래 PN 다이오드에 데미지가 발생된 것을 보여주는 SEM(scanning electrone microscope) 사진,3A and 3B are scanning electron microscope (SEM) photographs showing that damage occurs to a conventional PN diode;
도 4a 내지 도 4e는 본 발명의 실시예에 따른 상변화 메모리 장치의 PN 다이오드의 제조방법을 설명하기 위한 각 공정별 단면도, 및 4A to 4E are cross-sectional views of respective processes for explaining a method of manufacturing a PN diode of a phase change memory device according to an embodiment of the present invention; and
도 5는 다이오드의 높이에 따른 항복 전압을 나타낸 그래프이다. 5 is a graph showing the breakdown voltage according to the height of the diode.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
40: 반도체 기판 41: 층간 절연막 40: semiconductor substrate 41: interlayer insulating film
42: 콘택홀 43: 제1도전형 에피택셜막 42: contact hole 43: first conductive epitaxial film
43a: 제1도전형 불순물영역 44: 제2도전형 불순물영역43a: first conductive impurity region 44: second conductive impurity region
45: 실리사이드 전극 45: silicide electrode
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 상변화 메모리 장치의 제조방법에 대하여 설명하기로 한다. Hereinafter, a method of manufacturing a phase change memory device according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.
먼저, 도 4a에 도시한 바와 같이, 반도체 기판(40)의 상부에 층간 절연막(41)을 형성한다. 층간 절연막(41)은 실리콘 산화막(SiO2)으로 형성할 수 있다. First, as shown in FIG. 4A, an interlayer insulating film 41 is formed on the semiconductor substrate 40. The interlayer insulating film 41 may be formed of a silicon oxide film (SiO 2).
다음에, 반도체 기판(40)이 노출되도록 층간 절연막(41) 상부에 공지의 포토리소그라피 방식에 의해 마스크 패턴(도시되지 않음)을 형성한다. 마스크 패턴에 의해 노출된 층간 절연막(41)을 식각하여 콘택홀(42)을 형성한다. 이때, 콘택홀(42)은 차후에 PN 다이오드가 형성될 영역으로 복수개 형성할 수 있다. Next, a mask pattern (not shown) is formed on the interlayer insulating film 41 by a known photolithography method so that the semiconductor substrate 40 is exposed. The interlayer insulating layer 41 exposed by the mask pattern is etched to form the contact hole 42. In this case, a plurality of contact holes 42 may be formed as regions where a PN diode is to be formed later.
이후에, 도 4b에 도시한 바와 같이, 선택적 에피택셜 실리콘 증착 방법으로 콘택홀(42)내에 제1도전형 SEG(selective epitaxial growth)층 즉, 제1도전형 에피택셜막(43)을 성장시켜 매립한다. 이때 제1도전형 에피택셜막(43)은 층간 절연막(41) 상부로 대략 1000Å 이내의 두께를 갖도록 과성장되며 섬모양으로 격리된 구조를 가질 수 있다. Subsequently, as shown in FIG. 4B, the first conductive type epitaxial growth (SEG) layer, that is, the first conductive epitaxial layer 43 is grown in the contact hole 42 by the selective epitaxial silicon deposition method. Landfill In this case, the first conductive epitaxial layer 43 may be overgrown to have a thickness of about 1000 GPa over the interlayer insulating layer 41, and may have an island-separated structure.
상기 제1도전형 에피택셜막(43)은 인(P), 비소(As) 또는 안티몬(Sb)을 사용할 수 있고, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy) 중 어느 하나의 장비를 사용하여 형성할 수 있다. The first conductive epitaxial layer 43 may include phosphorus (P), arsenic (As), or antimony (Sb), and may be low pressure CVD (LPCVD), very low pressure CVD (VLPCVD), or PE-CVD (P-CVD). Plasma Enhanced-CVD (UHVCVD), Ultrahigh Vacuum CVD (UHVCVD), Rapid Thermal CVD (RTCVD), Atmosphere Pressure CVD (APCVD), and Molecular Beam Epitaxy (MBE) may be formed using any one of the equipment.
다음에, 과성장된 제1도전형 에피택셜막(43)을 질산(HNO3) 및 dHF(diluted HF) 혼합물로 선택적 습식 식각한다. Next, the overgrown first conductive epitaxial film 43 is selectively wet etched with a mixture of nitric acid (HNO 3) and diluted HF (dHF).
이에 따라서, 도 4c에 도시한 바와 같이, 층간 절연막(41) 상부까지 과성장된 제1도전형 에피택셜막(43)은 제거되고, 콘택홀(42) 내에만 제1도전형 불순물영역(43a)이 격리 형성된다. Accordingly, as shown in FIG. 4C, the first conductive epitaxial film 43 overgrown to the upper interlayer insulating film 41 is removed, and the first conductive impurity region 43a is disposed only in the contact hole 42. ) Is isolated.
상기에서 단결정 실리콘인 제1도전형 에피택셜막(43)을 습식 식각할 때, 상기 습식 식각 용액이 제1도전형 에피택셜막(43) 대 층간 절연막(41)의 습식 식각 선택비가 15 내지 50, 바람직하게는 20 내지 30이 될 수 있도록, 습식 식각 선택비를 조절한다. In the wet etching of the first conductive epitaxial layer 43 which is single crystal silicon, the wet etching selectivity of the wet etching solution is 15 to 50 in the wet conductive solution 43 to the interlayer insulating layer 41. Preferably, the wet etching selectivity is adjusted to be 20 to 30.
또한, 상기 질산 및 dHF의 혼합 비율은 1:1 내지 200 범위가 되도록 설정할 수 있다. 또한, dHF의 HF 용액과 탈이온수의 희석 비율은 100 내지 1000 : 1 수준으로 한다. 이러한 습식 식각은 예컨대, 30℃ 이내의 상온에서 진행할 수 있고, 습식 식각 장비는 매엽식 또는 배치(batch) 형태의 세정 장비를 사용할 수 있다. In addition, the mixing ratio of nitric acid and dHF may be set to be in the range of 1: 1 to 200. In addition, the dilution ratio of the HF solution of dHF and the deionized water is set to 100 to 1000: 1 level. Such wet etching may be performed at room temperature, for example, within 30 ° C., and the wet etching equipment may use a single type or batch type of cleaning equipment.
이후에, 도 4d에 도시한 바와 같이, 제1도전형 불순물영역(43a)에 P형 이온을 주입하여 콘택홀(42) 내의 제1도전형 불순물영역(43a) 상부에 제2도전형 불순물영역(44)을 형성하여 PN 다이오드를 형성한다. 이때 제2도전형은 P형으로 B나 BF2를 사용할 수 있다.Subsequently, as shown in FIG. 4D, P-type ions are implanted into the first conductive impurity region 43a to form the second conductive impurity region 43a on the first conductive impurity region 43a in the contact hole 42. (44) is formed to form a PN diode. In this case, the second conductive type may use B or BF2 as the P type.
다음, 도 4e에 도시된 바와 같이, 상기 제 2 도전형 불순물영역(44)을 포함한 층간 절연막(41) 상부에 금속층(미도시)을 증착하고, 열처리하여 제2도전형 불순물영역(44) 상부에 실리사이드 전극(45)을 형성한다음, 잔류하는 금속층을 제거한다. 이때, 금속층은 Ti, Co, Ni 또는 Mo를 사용할 수 있는데, 이것은 일 예일 뿐 본 발명을 한정하기 위한 것은 아니다. 상기 실리사이드 전극(45)을 형성할 때, 이온 주입된 제2도전형 불순물영역(44)을 확산 및 활성화시켜서 PN 접합을 완성한다. Next, as shown in FIG. 4E, a metal layer (not shown) is deposited on the interlayer insulating layer 41 including the second conductivity type impurity region 44 and heat-treated to form an upper portion of the second conductivity type impurity region 44. After the silicide electrode 45 is formed, the remaining metal layer is removed. In this case, the metal layer may be Ti, Co, Ni or Mo, which is just an example and is not intended to limit the present invention. When the silicide electrode 45 is formed, the PN junction is completed by diffusing and activating the ion implanted second conductive impurity region 44.
이후에, 도면에는 도시되지 않았지만, 상기 PN 다이오드가 형성된 상부에 하부전극/상변화막/상부전극 형성 공정을 진행하여 상변화 메모리 소자를 완성한다. Subsequently, although not shown in the drawing, a process of forming a lower electrode, a phase change film, and an upper electrode on the PN diode is formed to complete a phase change memory device.
상기에서 콘택홀(42)에 제1도전형 에피택셜막(43)을 과도 성장시킨 후 선택적 습식 식각 공정을 진행하여 콘택홀(42) 내에만 제1도전형 불순물영역(43a)이 남도록 한 공정 이후의 단계들은 PN 다이오드를 형성하기 위한 방법의 일 예를 제시한 것일 뿐, 본 발명을 한정하기 위한 것이 아니며, 다양한 방법이 제공될 수 있다. The first conductive epitaxial layer 43 is excessively grown in the contact hole 42, and a selective wet etching process is performed so that the first conductive impurity region 43a remains only in the contact hole 42. The following steps are merely examples of methods for forming PN diodes, and are not intended to limit the present invention. Various methods may be provided.
상술한 바와 같이, 본 발명은 콘택홀(42) 및 층간 절연막(41) 상부에 과성장된 제1도전형 에피택셜막을 제거할 때, 질산과 dHF 혼합물을 사용한 선택적 습식 식각 공정을 사용한 것에 그 특징이 있는 것으로, 이와 같은 선택적 습식 식각 공정을 진행하면, 콘택홀 상부의 제1도전형 에피택셜막에 데미지가 발생되는 것을 방지하여, PN 다이오드의 높이를 균일하게 형성할 수 있다. As described above, the present invention uses a selective wet etching process using a mixture of nitric acid and dHF when the first conductive epitaxial film overgrown on the contact hole 42 and the interlayer insulating film 41 is removed. With such a selective wet etching process, damage can be prevented from occurring in the first conductive epitaxial layer on the contact hole, and the height of the PN diode can be uniformly formed.
또한, PN 다이오드의 높이는 항복 전압과도 연관이 있다. The height of the PN diode is also related to the breakdown voltage.
예를 들면, 도 5에 도시한 바와 같이, SEG(selective epitaxial growth)의 높이가 3000Å인 다이오드들의 항복전압에 비해서 SEG(selective epitaxial growth)의 높이가 3300Å인 다이오드들의 항복전압이 더 높은 것을 알 수 있다. 즉, PN 다이오드의 높이가 높을수록 PN 다이오드의 항복 전압도 높다는 것을 알 수 있다. 도 5에서 x축 및 y축은 실제 항복 전압 및 다이오드의 높이가 아닌 그들의 비율을 나타낸 것이다. For example, as shown in FIG. 5, it can be seen that the breakdown voltage of diodes having a selective epitaxial growth (SEG) of 3300 mA has a higher breakdown voltage than that of diodes having a selective epitaxial growth (SEG) of 3000 mW. have. In other words, the higher the height of the PN diode, the higher the breakdown voltage of the PN diode. In FIG. 5, the x and y axes represent the actual breakdown voltage and their ratio, not the height of the diode.
이와 같이 본 발명은 PN 다이오드 상부가 데미지를 입거나 뜯기지 않도록 하여 높이를 균일하게 유지할 수 있으므로, 종래 기술 대비 PN 다이오드의 항복 전압 이 낮아지는 것을 방지하여, 다이오드의 전기적 특성을 향상시킬 수 있다. As described above, the present invention can maintain the height uniformly so that the upper portion of the PN diode is not damaged or broken, thereby preventing the breakdown voltage of the PN diode from being lowered, thereby improving the electrical characteristics of the diode.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. Do.
Claims (6)
Priority Applications (1)
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| KR1020080028299A KR20090102991A (en) | 2008-03-27 | 2008-03-27 | Method Of Manufacturing PN Diode of Phase-Change Random Access Memory Device |
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2008
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