KR101916936B1 - Method for manufacturing of power semiconductor device - Google Patents

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Abstract

본 발명은 상부 메탈 위 소자를 보호할 수 있도록 패시베이션층을 형성하는 단계; 및 상기 패시베이션층 상에 절연보호층을 형성하는 단계;를 포함하고, 어닐링(annealing) 공정을 수행할 경우, 상기 패시베이션층 내에 함유된 카본 계열의 불순물이 다른 소자의 기판 하부면에 증착되는 것을 방지하기 위해서, 상기 절연보호층은 상기 패시베이션층 상부 전체에 걸쳐서 형성되는, 전력 반도체 소자의 제조방법을 제공한다. Forming a passivation layer on the upper metal layer to protect the upper metal layer; And forming an insulating protective layer on the passivation layer. When performing an annealing process, it is possible to prevent carbon-based impurities contained in the passivation layer from being deposited on the lower surface of the substrate of the other device The insulating protective layer is formed over the entire upper surface of the passivation layer.

Description

전력 반도체 소자의 제조방법{Method for manufacturing of power semiconductor device}[0001] The present invention relates to a method of manufacturing a power semiconductor device,

본 발명은 전력 반도체 소자의 제조방법에 관한 것으로서, 더 상세하게는 후면 메탈 접합성을 개선한 전력 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a power semiconductor device, and more particularly, to a method of manufacturing a power semiconductor device improved in back metal bonding.

전력반도체(Power Semiconductor)란 전력을 사용하고자 하는 시스템에 활용하기 위해 직류· 교류 변환, 전압 또는 주파수 변화 등과 같은 제어처리를 수행하는 반도체를 말한다. 이러한 전력반도체는 전력의 생산, 전달 및 사용에 이르는 각 단계마다 다양한 기능을 수행하며, 최근에는 스마트폰 등과 모바일 기기와 전기자동차의 개발에 따라 이러한 전력 사용 제품의 성능을 결정짓는 핵심 부품으로 사용된다. Power Semiconductor refers to a semiconductor that performs control processing such as DC / AC conversion, voltage or frequency change, etc., in order to use it in a system that uses power. These power semiconductors perform various functions at each stage of power production, transmission, and use. Recently, they are used as core components that determine the performance of such power-using products according to the development of smart phones, mobile devices and electric vehicles .

전력반도체를 제조하는 단계에는 기판의 특정 영역에 P형 또는 N형 영역을 형성하기 위하여 도판트(dopant)를 이온주입하는 단계와 이온주입으로 파괴된 기판의 결정 구조의 복구 및 활성화를 위해서 소정의 온도에서 열처리를 수행하는 어닐링(anealing) 공정이 필수로 진행된다.The step of fabricating the power semiconductor includes ion implanting a dopant to form a P-type or N-type region in a specific region of the substrate and implanting a predetermined An annealing process for performing heat treatment at a temperature is essential.

전력반도체의 제조 과정에서 메탈층을 웨이퍼의 전면 및 후면에 모두 형성하는 경우에는 웨이퍼 전면에 형성된 메탈층을 형성하고, 그 상부에 패시베이션층까지 형성하고 어닐링까지 완료한 후에 웨이퍼 후면에 후면 메탈층을 형성하는 단계를 포함할 수 있다. 이때 상기 패시베이션층이 고분자 물질인 경우에는 어닐링 처리 중에 상기 패시베이션층을 이루는 고분자 물질로부터 발생하는 카본 계열의 불순물들이 다른 웨이퍼의 후면과 반응하여 이후 후면 메탈 접합성을 저하시키게 된다.When a metal layer is formed on both the front surface and the rear surface of the wafer in the manufacturing process of the power semiconductor, a metal layer formed on the entire surface of the wafer is formed, a passivation layer is formed on the metal layer, annealing is completed, and a rear metal layer To form a second layer. At this time, if the passivation layer is a polymer material, the carbon-based impurities generated from the polymer material forming the passivation layer during the annealing process react with the rear surface of the other wafer, and then the rear metal bonding property is lowered.

본 발명의 기술적 과제는 상술한 문제를 해결하기 위하여 착안된 것으로 본 발명의 목적은 어닐링 공정 전에 반도체 상부의 패시베이션에서 불순물들이 발생하지 않도록 함으로써 후면 메탈 접합성을 개선한 전력 반도체 소자를 제조하는 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to provide a method of manufacturing a power semiconductor device improved in back metal bonding property by preventing impurities from being generated in a passivation over a semiconductor before an annealing process . However, these problems are exemplary and do not limit the scope of the present invention.

본 발명의 일 관점에 따르면, 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 상부 메탈 위 소자를 보호할 수 있도록 패시베이션층을 형성하는 단계; 및 상기 패시베이션층 상에 절연보호층을 형성하는 단계;를 포함하고, 어닐링(annealing) 공정을 수행할 경우, 상기 패시베이션층 내에 함유된 카본 계열의 불순물이 다른 소자의 기판 하부면에 증착되는 것을 방지하기 위해서, 상기 절연보호층은 상기 패시베이션층 상부 전체에 걸쳐서 형성될 수 있다.According to one aspect of the present invention, a method of manufacturing a power semiconductor device is provided. A method of fabricating a power semiconductor device includes: forming a passivation layer to protect an upper metal layer device; And forming an insulating protective layer on the passivation layer. When performing an annealing process, it is possible to prevent carbon-based impurities contained in the passivation layer from being deposited on the lower surface of the substrate of the other device The insulating protective layer may be formed over the entire upper portion of the passivation layer.

상기 전력 반도체 소자의 제조방법에 있어서, 상기 소자는 높은 수평 내압을 위해 링부와 터미네이션부를 포함하고 있으며, 상기 터미네이션부에는 고전압을 인가할 경우, 에지 영역에 디플리션(depletion) 확산 방지를 위해서, 메탈 플레이트와 고농도 N형 도핑을 수행할 수 있다.In the manufacturing method of the power semiconductor device, the device includes a ring portion and a termination portion for a high horizontal breakdown voltage. When a high voltage is applied to the termination portion, in order to prevent depletion diffusion in an edge region, Metal plate and high concentration N-type doping can be performed.

상기 전력 반도체 소자의 제조방법에 있어서, 상기 메탈 플레이트는 반도체 스크라이브 라인(scribe line)의 밖 영역까지 형성할 수 있다.In the method of manufacturing a power semiconductor device, the metal plate may extend to a region outside a semiconductor scribe line.

상기 전력 반도체 소자의 제조방법에 있어서, 상기 패시베이션층은 폴리이미드 계열의 박막을 사용하고, 상기 패시베이션층은 상기 반도체 스크라이브 라인의 안쪽 영역까지 형성할 수 있다.In the method of manufacturing the power semiconductor device, a polyimide-based thin film may be used as the passivation layer, and the passivation layer may be formed to an inner region of the semiconductor scribe line.

상기 전력 반도체 소자의 제조방법에 있어서, 상기 절연보호층은 상기 어닐링 공정 이후에, 불화수소(HF)계열 식각액으로 상기 절연보호층을 습식 식각함으로써 상기 패시베이션층을 노출할 수 있다.In the method of manufacturing the power semiconductor device, the insulating protection layer may expose the passivation layer by wet etching the insulating protection layer with a hydrogen fluoride (HF) type etching solution after the annealing process.

본 발명의 다른 관점에 따르면, 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 기판 상의 적어도 일부에 제 1 도전형의 불순물 또는 제 2 도전형의 불순물을 주입하여 패턴을 형성하는 단계; 상기 기판 상에 절연층을 형성하는 단계; 상기 절연층 및 상기 기판 상에 메탈 플레이트를 형성하는 단계; 상기 절연층 및 상기 메탈 플레이트 상에 패시베이션층을 형성하는 단계; 상기 패시베이션층 상에 절연보호층을 형성하는 단계; 상기 절연보호층이 형성된 이후에 어닐링(annealing) 공정을 수행하는 단계; 상기 절연보호층을 제거하는 단계; 상기 기판의 후면에 메탈층 형성하는 단계; 및 상기 기판을 절단하는 단계;를 포함할 수 있다.According to another aspect of the present invention, a method of manufacturing a power semiconductor device is provided. A method of fabricating a power semiconductor device includes: forming a pattern by injecting an impurity of a first conductivity type or an impurity of a second conductivity type into at least a part of a substrate; Forming an insulating layer on the substrate; Forming a metal plate on the insulating layer and the substrate; Forming a passivation layer on the insulating layer and the metal plate; Forming an insulating protective layer on the passivation layer; Performing an annealing process after the insulating protective layer is formed; Removing the insulating protective layer; Forming a metal layer on a rear surface of the substrate; And cutting the substrate.

상기 전력 반도체 소자의 제조방법에 있어서, 상기 기판은 액티브(active) 영역 및 에지(edge) 영역을 포함하고, 상기 패턴은 상기 에지 영역의 적어도 일부에 형성될 수 있다.In the method of manufacturing the power semiconductor device, the substrate may include an active region and an edge region, and the pattern may be formed in at least a portion of the edge region.

상기 전력 반도체 소자의 제조방법에 있어서, 상기 패시베이션층은 상기 기판을 절단하는 영역까지 형성할 수 있다.In the method of manufacturing the power semiconductor device, the passivation layer may be formed to a region where the substrate is cut.

상기 전력 반도체 소자의 제조방법에 있어서, 상기 어닐링 공정을 수행하는 단계는, 상기 패턴에 함유된 상기 제 1 도전형의 불순물 또는 상기 제 2 도전형의 불순물이 상기 기판 내로 확산되고, 활성화 되는 단계를 포함할 수 있다.In the method of manufacturing the power semiconductor device, the step of performing the annealing step may include a step of diffusing the impurity of the first conductivity type contained in the pattern or the impurity of the second conductivity type into the substrate and activating the impurity .

상기 전력 반도체 소자의 제조방법에 있어서, 상기 절연보호층을 제거하는 단계는, 불화수소(HF)계열 식각액으로 상기 절연보호층을 습식 식각함으로써 상기 패시베이션층을 노출시키는 단계를 포함할 수 있다.In the method of manufacturing the power semiconductor device, removing the insulating protective layer may include exposing the passivation layer by wet etching the insulating protective layer with a hydrogen fluoride (HF) type etching solution.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 전력 반도체 소자의 제조방법을 이용하여 반도체 성능 향상, 조립성 및 후면 메탈 접합성이 우수한 전력 반도체 소자를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to one embodiment of the present invention as described above, a power semiconductor device having improved semiconductor performance, assemblability, and back metal bonding property can be realized by using the method of manufacturing a power semiconductor device. Of course, the scope of the present invention is not limited by these effects.

도 1 내지 도 9는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 개략적으로 도시하는 단면도이다.
도 10은 본 발명의 비교예에 따른 전력 반도체 소자의 제조방법에서 어닐링 공정을 수행하는 단계를 개략적으로 도시한 도면이다.
도 11은 본 발명의 비교예에 따른 전력 반도체 소자의 제조방법으로 제조한 메탈층의 후면 성분을 분석한 결과이다.
도 12에는 본 발명의 실시예에 따른 전력 반도체 소자의 제조방법으로 제조한 메탈층의 후면 성분을 분석한 결과이다.1 to 9 are cross-sectional views schematically showing a method of manufacturing a power semiconductor device according to an embodiment of the present invention.
10 is a view schematically showing a step of performing an annealing process in a method of manufacturing a power semiconductor device according to a comparative example of the present invention.
11 is a result of analysis of the rear surface components of the metal layer produced by the method of manufacturing the power semiconductor device according to the comparative example of the present invention.
12 is a result of analysis of the rear surface components of the metal layer manufactured by the method of manufacturing a power semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, Is provided to fully inform the user. Also, for convenience of explanation, the components may be exaggerated or reduced in size.

본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법은 상부 메탈 위 소자를 보호할 수 있도록 패시베이션층을 형성하는 단계 및 상기 패시베이션층 상에 절연보호층을 형성하는 단계를 포함할 수 있다. 여기서, 패시베이션층은 고분자물질, 예를 들어 폴리이미드로 이루어진 것일 수 있다. 이 경우 상기 절연보호층은 소정의 온도 이상 이상에서 수행되는 어닐링(annealing) 공정을 수행할 경우, 상기 패시베이션층 내에 함유된 카본 계열의 불순물이 다른 소자의 기판 하부면에 증착되는 것을 방지하기 위해서, 상기 패시베이션층 상부 전체에 걸쳐서 형성될 수 있다.A method of fabricating a power semiconductor device according to an embodiment of the present invention may include forming a passivation layer to protect an upper metal element and forming an insulating protective layer on the passivation layer. Here, the passivation layer may be made of a polymer material, for example, polyimide. In this case, in order to prevent carbon-based impurities contained in the passivation layer from being deposited on the lower surface of the substrate of the other device when the annealing process is performed at a temperature equal to or higher than a predetermined temperature, And may be formed over the entire upper portion of the passivation layer.

또한, 상기 소자는 높은 수평 내압을 위해 링부와 터미네이션부를 포함하고 있으며, 상기 터미네이션부에는 고전압을 인가할 경우, 에지 영역에 디플리션(depletion) 확산 방지를 위해서, 메탈 플레이트와 고농도 N형(N+) 도핑을 수행할 수 있다.In addition, the device includes a ring portion and a termination portion for a high horizontal breakdown voltage. When a high voltage is applied to the termination portion, a metal plate and a high concentration n-type (N + ) Doping can be performed.

상기 메탈 플레이트는 반도체 스크라이브 라인(scribe line)의 밖 영역까지 형성할 수 있으며, 상기 패시베이션층은 폴리이미드 계열의 박막을 사용하고, 상기 패시베이션층은 상기 반도체 스크라이브 라인의 안쪽 영역까지 형성할 수 있다. 또, 상기 절연보호층은 상기 어닐링 공정 이후에, 불화수소(HF)계열 식각액으로 상기 절연보호층을 습식 식각함으로써 상기 패시베이션층을 노출할 수 있다. 이에 대해 하기 도 1 내지 도 12를 참조하여 본 발명의 전력 반도체 소자의 제조방법에 대해 상세하게 설명하도록 한다.The metal plate may extend to a region outside a semiconductor scribe line. The passivation layer may use a polyimide-based thin film, and the passivation layer may extend to an inner region of the semiconductor scribe line. The insulating protection layer may expose the passivation layer by wet etching the insulating protection layer with a hydrogen fluoride (HF) type etching solution after the annealing process. Hereinafter, a method of manufacturing the power semiconductor device of the present invention will be described in detail with reference to FIGS. 1 to 12.

먼저, 본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형이 p형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 p형이고 제 2 도전형은 n형일 수도 있다.First, in the present specification, the first conductive type and the second conductive type have opposite conductivity types, and may be any one of n-type and p-type. For example, the first conductivity type may be n-type and the second conductivity type may be p-type. In the accompanying drawings, the conductive type configuration is exemplarily assumed. However, the technical idea of the present invention is not limited thereto. For example, the first conductivity type may be p-type and the second conductivity type may be n-type.

도 1 내지 도 9는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 개략적으로 도시하는 단면도이고, 도 10은 본 발명의 비교예에 따른 전력 반도체 소자의 제조방법에서 어닐링 공정을 수행하는 단계를 개략적으로 도시한 도면이며, 도 11은 본 발명의 비교예에 따른 전력 반도체 소자의 제조방법으로 제조한 메탈층의 후면 성분을 분석한 결과이고, 도 12에는 본 발명의 실시예에 따른 전력 반도체 소자의 제조방법으로 제조한 메탈층의 후면 성분을 분석한 결과이다.1 to 9 are cross-sectional views schematically showing a method of manufacturing a power semiconductor device according to an embodiment of the present invention. FIG. 10 is a cross-sectional view illustrating a method of manufacturing a power semiconductor device according to a comparative example of the present invention FIG. 11 is a graph showing the results of analysis of the rear surface components of the metal layer produced by the method of manufacturing a power semiconductor device according to the comparative example of the present invention, and FIG. The result of analyzing the rear surface component of the metal layer produced by the method of manufacturing a semiconductor device.

도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법은 기판(10) 상의 적어도 일부에 제 1 도전형의 불순물 또는 제 2 도전형의 불순물을 주입하여 패턴(20a, 20b)을 형성할 수 있다. 여기서, 기판(10)은 반도체 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다. 상기 반도체 웨이퍼는, 예를 들어, 제 1 도전형의 불순물이 저농도로 도핑된 실리콘 웨이퍼를 포함할 수 있다. 예시적으로 실리콘 웨이퍼에서 n형 불순물의 도핑 농도는, 예컨대, 1013 내지 1016/㎤정도일 수 있다. 이러한 n형 불순물의 도핑 농도를 고려하면, 기판(10)은 N- 기판이라 할 수 있다. 그러나, 기판(10)의 물질 및 도핑 농도 등은 이에 한정되지 않으며, 달라질 수도 있다.Referring to FIG. 1, a method of manufacturing a power semiconductor device according to an embodiment of the present invention includes implanting impurities of a first conductivity type or impurities of a second conductivity type into at least a portion of a substrate 10 to form patterns 20a and 20b ) Can be formed. Here, the substrate 10 may be understood to include a semiconductor wafer and an epitaxial layer epitaxially grown on the wafer. The semiconductor wafer may include, for example, a silicon wafer doped with a lightly doped impurity of the first conductivity type. Illustratively, the doping concentration of the n-type impurity in the silicon wafer may be, for example, about 10 13 to 10 16 / cm 3. Considering the doping concentration of the n-type impurity, the substrate 10 may be referred to as an N- substrate. However, the material and the doping concentration of the substrate 10 are not limited thereto, and may be varied.

또한, 기판(10)은 액티브(active) 영역과 에지(edge) 영역을 포함할 수 있다. 상기 액티브 영역은 도시되지 않았으나, 다수의 활성 셀(active cell)들이 존재하여 수직 방향으로 전류의 도통이 이루어지는 영역을 포함한다. 액티브 영역(A)에는 기판(10) 내에 형성된 트렌치의 내벽에 게이트 절연막을 먼저 라이닝(lining)한 후 게이트 전극 물질로 충전(filling)하여 구현한 게이트 전극(미도시), 게이트 전극(미도시) 사이에 형성된 제 2 도전형의 바디 영역(미도시)과 제 1 도전형의 소스 영역(미도시), 게이트 전극(미도시)의 일측에 형성된 제 2 도전형의 플로팅 영역(미도시) 등이 배치된다.In addition, the substrate 10 may include an active region and an edge region. Although the active region is not shown, it includes a plurality of active cells and a region where current conduction occurs in the vertical direction. A gate electrode (not shown) implemented by lining the gate insulating film on the inner wall of the trench formed in the substrate 10 and filling the gate insulating film with the gate electrode material, A floating region (not shown) of a second conductive type formed on one side of a gate electrode (not shown) and the like, a body region (not shown) of a second conductive type formed between the source region .

상기 에지 영역은 상기 액티브 영역에 인접하여 배치된다. 에지 영역과 액티브 영역간의 상호 위치 관계는 다양한 형태로 제공될 수 있다. 예를 들어, 에지 영역은 액티브 영역의 적어도 일부를 둘러싸도록 형성될 수 있다. 상기 에지 영역 중에서 높은 수평 내압을 위해 기판(10) 상부의 적어도 일부에 링부 패턴(20a) 터미네이션부 패턴(20b)을 포함하고 있다. 링부 패턴(20a)과 터미네이션부(20b)는 제 1 도전형의 불순물 또는 제 2 도전형의 불순물을 각각 주입하여 형성할 수 있다.The edge region is disposed adjacent to the active region. The mutual positional relationship between the edge region and the active region can be provided in various forms. For example, the edge region may be formed to surround at least a portion of the active region. And includes a ring pattern 20a termination portion pattern 20b on at least a part of the upper portion of the substrate 10 for a high horizontal breakdown voltage in the edge region. The ring portion pattern 20a and the termination portion 20b can be formed by implanting an impurity of the first conductivity type or an impurity of the second conductivity type, respectively.

도 2 및 도 3을 참조하면, 기판(10)의 상면에 절연층(30)을 형성할 수 있다. 절연층(30)은 예를 들어, 이산화규소(SiO2)를 사용할 수 있으나, 이외에도 소자의 특성을 고려하여 다양한 종류의 산화막 또는 질화막을 사용할 수 있다. 여기서, 절연층(30)은 상기 액티브 영역으로부터 도 2의 A영역까지만 형성할 수 있다.Referring to FIGS. 2 and 3, an insulating layer 30 may be formed on the upper surface of the substrate 10. For example, silicon dioxide (SiO 2 ) may be used as the insulating layer 30, but various oxide films or nitride films may be used in consideration of the characteristics of the device. Here, the insulating layer 30 can be formed only from the active region to the region A in Fig.

또한, 절연층(30) 및 기판(10) 상에 메탈 플레이트(40)를 형성할 수 있다. 메탈 플레이트(40)는 절연층(20)의 일부와 외부로 노출된 기판(10)의 상면 즉, 도 3의 A영역부터 소자의 끝 부분까지 형성할 수 있다. 여기서, 메탈 플레이트(40)는 디플리션(depletion) 확산을 방지하고, 가장자리 부위의 전계 집중을 억제할 수 있다.In addition, the metal plate 40 can be formed on the insulating layer 30 and the substrate 10. The metal plate 40 can form a part of the insulating layer 20 and the upper surface of the substrate 10 exposed to the outside, that is, from the area A in FIG. 3 to the end of the device. Here, the metal plate 40 prevents depletion diffusion and can suppress the electric field concentration at the edge portions.

도 4를 참조하면, 절연층(30) 및 메탈 플레이트(40) 상에 패시베이션층(50)을 형성할 수 있다. 패시베이션층(50)은 도 4의 C영역을 제외한 나머지 영역에 형성될 수 있다. 패시베이션층(50)은 예를 들어, 전기적 특성이 뛰어나며, 내충격성이 우수한 폴리이미드(polyimide)계열의 박막을 사용함으로써 소자를 보호할 수 있다. 여기서, 상기 B영역은 후면 메탈 형성이 완료된 이후에 칩을 절단하는 반도체 스크라이브 라인(scribe line)으로 이해될 수 있다. Referring to FIG. 4, a passivation layer 50 may be formed on the insulating layer 30 and the metal plate 40. The passivation layer 50 may be formed in other regions except for the region C in FIG. The passivation layer 50 can protect the device by using, for example, a polyimide-based thin film excellent in electrical characteristics and excellent in impact resistance. Here, the B region can be understood as a semiconductor scribe line that cuts a chip after formation of the rear metal is completed.

도 5 및 도 6을 참조하면, 패시베이션층(50) 상에 절연보호층(60)을 형성할 수 있다. 절연보호층(60)은 예를 들어, 이산화규소(SiO2)를 사용할 수 있으나, 절연층(30)과 같은 재료로 다양한 종류의 산화막 또는 질화막을 사용할 수 있다.Referring to FIGS. 5 and 6, an insulating protective layer 60 may be formed on the passivation layer 50. For example, silicon dioxide (SiO 2 ) may be used as the insulating protective layer 60, but various kinds of oxide films or nitride films may be used for the insulating layer 30.

절연보호층(60)이 형성된 이후에 어닐링 공정을 수행할 수 있다. 상기 어닐링 공정은 제 1 도전형의 불순물 또는 제 2 도전형의 불순물을 주입함으로써 형성된 패턴에 함유된 상기 제 1 도전형의 불순물 또는 상기 제 2 도전형의 불순물이 기판(10) 내로 확산되고, 활성화 될 수 있다. 제 1 도전형의 불순물 또는 제 2 도전형의 불순물을 주입함으로써 형성된 패턴(20a, 20b) 즉, 링부 패턴(20a)과 패시베이션부 패턴(20b)에 함유된 이온을 어닐링 공정을 수행함에 따라 확산 및 활성화시켜 링부 패턴(20a)의 영역과 패시베이션부 패턴(20b)의 영역이 기판(10)의 하부면을 향해 확산된다.After the insulating protective layer 60 is formed, an annealing process may be performed. The annealing process diffuses the impurity of the first conductivity type or the impurity of the second conductivity type contained in the pattern formed by implanting the impurity of the first conductivity type or the impurity of the second conductivity type into the substrate 10, . The patterns 20a and 20b formed by implanting the impurity of the first conductivity type or the impurity of the second conductivity type, that is, the ions contained in the ring pattern 20a and the passivation pattern 20b, The region of the ring pattern 20a and the region of the passivation pattern 20b are diffused toward the lower surface of the substrate 10. [

또한, 어닐링 공정을 도입함으로써 결정격자를 복원한다. 이온 주입 공정시, 주입된 이온들이 원자의 핵과 충돌 하여 여러 방향으로 흩어지면서 결정 구조에 데미지를 입혀, 많은 간극과 점결함(point-defect)을 생성하는데, 어닐링 공정을 통해 이를 해결할 수 있다.Further, the crystal lattice is restored by introducing an annealing process. During the ion implantation process, the implanted ions collide with the nuclei of the atoms and are scattered in various directions, damaging the crystal structure and generating many gaps and point-defects, which can be solved through an annealing process.

본 발명의 기술적 사상에 따른 전력 반도체 소자의 제조방법의 유리한 효과를 이해하기 위하여, 본 발명의 비교예를 살펴본다.In order to understand the advantageous effects of the method of manufacturing a power semiconductor device according to the technical idea of the present invention, a comparative example of the present invention will be described.

본 발명의 비교예에 따른 전력 반도체 소자의 제조방법은, 종래부터 사용되고 있는 기술로서, 상부 메탈 위 소자를 보호할 수 있도록 패시베이션층을 형성하는 단계 이후에 어닐링 공정을 수행하고, 후면 메탈을 형성하는 단계를 포함할 수 있다.A method of manufacturing a power semiconductor device according to a comparative example of the present invention is a technique that has been conventionally used, in which an annealing process is performed after a step of forming a passivation layer so as to protect an upper metal element, Step < / RTI >

구체적으로 도 10에 도시한 바와 같이, 배치 타워형 챔버((batch tower type chamber, 500) 내에서 다수의 웨이퍼(200)를 상하로 적층하여 어닐링 공정을 수행하게 된다. 이때 특정 웨이퍼, 예를 들어 웨이퍼(201)의 상면에 형성된 패시베이션층(50)에 함유된 카본 계열의 불순물들이 기화되어 소정의 간격으로 이격되어 배치된 복수개의 다른 웨이퍼의 하부면, 예를 들어 웨이퍼(202)의 하부면에 증착되면서 웨이퍼(202)의 하부면을 오염시킬 수 있다. 이러한 비교예에 따른 어닐링 공정 완료 이후에, 후면 메탈 접합 공정을 수행할 경우, 카본 계열의 불순물에 의해 오염된 기판의 후면과 메탈층 사이에 결함이 많이 발생하여, 후면 메탈층의 접합성이 떨어지는 문제점이 있다. Specifically, as shown in FIG. 10, a plurality of wafers 200 are stacked vertically in an batch tower type chamber 500 to perform an annealing process. At this time, a specific wafer, for example, a wafer The lower surface of a plurality of other wafers, for example, the lower surface of the wafer 202, which are vapor-deposited with carbon-based impurities contained in the passivation layer 50 formed on the upper surface of the wafer 201, It is possible to contaminate the lower surface of the wafer 202. After the completion of the annealing process according to this comparative example, when the rear metal bonding process is carried out, the carbon- A large number of defects occur, and the bonding property of the rear metal layer is deteriorated.

도 11에는 비교예에 따른 공정 후 후면 메탈층의 접합성이 열악한 영역의 화학성분을 분석한 결과가 도시되어 있다. 도 11을 참조하면, 기판인 Si 및 후면 메탈층인 Al과 함께 오염물질인 카본(C)이 동시에 검출되는 것을 확인할 수 있다. FIG. 11 shows the result of analysis of the chemical composition of the region where the bonding property of the rear metal layer is poor after the process according to the comparative example. Referring to FIG. 11, it can be confirmed that Si as a substrate and Al as a rear metal layer and carbon (C) as a contaminant are detected at the same time.

본 발명자는 후면 메탈 접합성을 개선하는 방법을 제공하되, 예를 들어, 패시베이션층(50) 상에 산화물(oxide)와 같은 절연보호층(60)을 증착하여 패시베이션층(50)을 쉴딩(shielding)함으로써, 패시베이션층(50)으로부터 기화되어 나오는 불순물들에 의해 다른 기판의 후면이 오염되는 것을 방지하는 전력 반도체 소자의 제조방법을 제공한다.The present inventors provide a method of improving the back metal bonding capability by shielding the passivation layer 50 by depositing an insulating passivation layer 60 such as oxide on the passivation layer 50, Thereby preventing the back surface of another substrate from being contaminated by impurities vaporized from the passivation layer 50. [

도 7 내지 도 9를 참조하면, 어닐링 공정이 완료된 이후에, 절연보호층(60)을 제거할 수 있다. 절연보호층(60)은 불화수소(HF)계열 식각액으로 습식 식각함으로써 패시베이션층(50)을 노출시킬 수 있다. 여기서, 상기 불화수소 계열 식각액은 절연보호층(60)의 종류에 따라 상이한 재료를 사용할 수 있다.7 to 9, after the annealing process is completed, the insulating protection layer 60 can be removed. The passivation layer 60 may be exposed by wet etching with a hydrogen fluoride (HF) based etchant. Here, the hydrogen fluoride type etching solution may use a different material depending on the type of the insulating protection layer 60.

절연보호층(60)이 제거된 이후에, 기판(10)의 후면에 메탈층(70)을 형성할 수 있다. 메탈층(70)은 예를 들어, 순수 알루미늄 계열의 메탈을 사용할 수 있다. 본 발명의 실시예를 따르는 경우에는 절연보호층(60)에 의해 고분자 계열의 패시베이션층(50)에 의해 어닐링 과정 중에 웨이퍼의 후면이 오염될 가능성이 원천적으로 차단된다. 따라서 종래의 기술에서와 같이 카본에 의한 웨이퍼 후면에 기인하여 후면 메탈층(70)의 접착력이 열악해지는 문제를 해결할 수 있다.After the insulating protection layer 60 is removed, a metal layer 70 may be formed on the backside of the substrate 10. [ As the metal layer 70, for example, pure aluminum-based metal may be used. According to the embodiment of the present invention, the possibility that the back surface of the wafer is contaminated during the annealing process by the polymeric passivation layer 50 is fundamentally blocked by the insulating protective layer 60. Therefore, it is possible to solve the problem that the adhesion of the rear metal layer 70 is deteriorated due to the rear face of the wafer by the carbon as in the conventional technique.

도 12에는 본 발명의 실시예에 따라 접착성이 우수한 후면 메탈층의 성분을 분석한 것으로서, 도 11과 달리 오염물질인 카본(C)이 검출되지 않음을 알 수 있다.FIG. 12 shows the analysis of the components of the rear metal layer having excellent adhesion according to the embodiment of the present invention, and it can be seen that carbon (C), which is a contaminant, is not detected unlike FIG.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

10 : 기판
20a : 링부 패턴
20b : 터미네이션부 패턴
30 : 절연층
40 : 메탈 플레이트
50 : 패시베이션층
60 : 절연보호층
70 : 메탈층
100 : 전력반도체 소자10: substrate
20a: ring pattern
20b: Termination part pattern
30: Insulation layer
40: metal plate
50: Passivation layer
60: Insulation protective layer
70: metal layer
100: Power semiconductor device

Claims (10)

상부 메탈 위 소자를 보호할 수 있도록 기판 상에 패시베이션층을 형성하는 단계; 및
상기 패시베이션층 상에 절연보호층을 형성하는 단계;
를 포함하고,
어닐링(annealing) 공정을 수행할 경우, 상기 패시베이션층 내에 함유된 카본 계열의 불순물이 다른 소자의 기판 하부면에 증착되는 것을 방지하기 위해서, 상기 절연보호층은 상기 패시베이션층 상부 전체에 걸쳐서 형성되며,
상기 기판은 액티브(active) 영역 및 에지(edge) 영역을 포함하고,
상기 에지 영역의 적어도 일부에 제 1 도전형의 불순물 또는 제 2 도전형의 불순물을 주입하여 패턴을 형성하는,
전력 반도체 소자의 제조방법.Forming a passivation layer on the substrate so as to protect the upper metal element; And
Forming an insulating protective layer on the passivation layer;
Lt; / RTI >
In order to prevent carbon-based impurities contained in the passivation layer from being deposited on the lower surface of the substrate of the other device when the annealing process is performed, the insulating protection layer is formed over the entire upper portion of the passivation layer,
Wherein the substrate comprises an active region and an edge region,
Forming a pattern by implanting an impurity of the first conductivity type or an impurity of the second conductivity type into at least a part of the edge region,
A method of manufacturing a power semiconductor device. 제 1 항에 있어서,
상기 소자는 링부와 터미네이션부를 포함하고 있으며, 상기 터미네이션부에는 고전압을 인가할 경우, 상기 에지 영역에 디플리션(depletion) 확산 방지를 위해서,
메탈 플레이트와 고농도 N형(N+) 도핑을 수행하는,
전력 반도체 소자의 제조방법.The method according to claim 1,
The device includes a ring portion and a termination portion. When a high voltage is applied to the termination portion, in order to prevent depletion diffusion in the edge region,
Metal plate and high concentration N-type (N +) doping,
A method of manufacturing a power semiconductor device. 제 2 항에 있어서,
상기 메탈 플레이트는 반도체 스크라이브 라인(scribe line)의 밖 영역까지 형성하는,
전력 반도체 소자의 제조방법.3. The method of claim 2,
Wherein the metal plate forms an area outside a semiconductor scribe line,
A method of manufacturing a power semiconductor device. 제 3 항에 있어서,
상기 패시베이션층은 폴리이미드 계열의 박막을 사용하고, 상기 패시베이션층은 상기 반도체 스크라이브 라인의 안쪽 영역까지 형성하는,
전력 반도체 소자의 제조방법.The method of claim 3,
Wherein the passivation layer uses a polyimide-based thin film and the passivation layer forms an inner region of the semiconductor scribe line,
A method of manufacturing a power semiconductor device. 제 1 항에 있어서,
상기 절연보호층은 상기 어닐링 공정 이후에, 불화수소(HF)계열 식각액으로 상기 절연보호층을 습식 식각함으로써 상기 패시베이션층을 노출하는,
전력 반도체 소자의 제조방법.The method according to claim 1,
Wherein the insulating protection layer exposes the passivation layer by wet etching the insulating protection layer with a hydrogen fluoride (HF) series etch after the annealing process.
A method of manufacturing a power semiconductor device. 기판 상의 적어도 일부에 제 1 도전형의 불순물 또는 제 2 도전형의 불순물을 주입하여 패턴을 형성하는 단계;
상기 기판 상에 절연층을 형성하는 단계;
상기 절연층 및 상기 기판 상에 메탈 플레이트를 형성하는 단계;
상기 절연층 및 상기 메탈 플레이트 상에 패시베이션층을 형성하는 단계;
상기 패시베이션층 상에 절연보호층을 형성하는 단계;
상기 절연보호층이 형성된 이후에 어닐링(annealing) 공정을 수행하는 단계;
상기 절연보호층을 제거하는 단계;
상기 기판의 후면에 메탈층 형성하는 단계; 및
상기 기판을 절단하는 단계;
를 포함하며,
상기 기판은 액티브(active) 영역 및 에지(edge) 영역을 포함하고,
상기 패턴은 상기 에지 영역의 적어도 일부에 형성되는,
전력 반도체 소자의 제조방법.Implanting an impurity of a first conductivity type or an impurity of a second conductivity type into at least a part of a substrate to form a pattern;
Forming an insulating layer on the substrate;
Forming a metal plate on the insulating layer and the substrate;
Forming a passivation layer on the insulating layer and the metal plate;
Forming an insulating protective layer on the passivation layer;
Performing an annealing process after the insulating protective layer is formed;
Removing the insulating protective layer;
Forming a metal layer on a rear surface of the substrate; And
Cutting the substrate;
/ RTI >
Wherein the substrate comprises an active region and an edge region,
Wherein the pattern is formed on at least a portion of the edge region,
A method of manufacturing a power semiconductor device. 삭제delete 제 6 항에 있어서,
상기 패시베이션층은 상기 기판을 절단하는 영역까지 형성하는,
전력 반도체 소자의 제조방법.The method according to claim 6,
The passivation layer forming up to a region where the substrate is cut,
A method of manufacturing a power semiconductor device. 제 6 항에 있어서,
상기 어닐링 공정을 수행하는 단계는,
상기 패턴에 함유된 상기 제 1 도전형의 불순물 또는 상기 제 2 도전형의 불순물이 상기 기판 내로 확산되고, 활성화 되는 단계를 포함하는,
전력 반도체 소자의 제조방법.The method according to claim 6,
The step of performing the annealing process includes:
The impurity of the first conductivity type contained in the pattern or the impurity of the second conductivity type is diffused into the substrate and activated.
A method of manufacturing a power semiconductor device. 제 6 항에 있어서,
상기 절연보호층을 제거하는 단계는,
불화수소(HF)계열 식각액으로 상기 절연보호층을 습식 식각함으로써 상기 패시베이션층을 노출시키는 단계를 포함하는,
전력 반도체 소자의 제조방법.The method according to claim 6,
The step of removing the insulating protective layer may include:
And exposing the passivation layer by wet etching the insulating protective layer with a hydrogen fluoride (HF) series etchant.
A method of manufacturing a power semiconductor device.
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