KR20090099778A - Semiconductor package type board - Google Patents

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KR20090099778A
KR20090099778A KR1020080024958A KR20080024958A KR20090099778A KR 20090099778 A KR20090099778 A KR 20090099778A KR 1020080024958 A KR1020080024958 A KR 1020080024958A KR 20080024958 A KR20080024958 A KR 20080024958A KR 20090099778 A KR20090099778 A KR 20090099778A
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solder
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KR1020080024958A
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김진관
이태곤
천평우
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삼성전기주식회사
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Abstract

PURPOSE: A semiconductor package type board is provided to improve thermal conductivity while reducing the electric resistance. CONSTITUTION: A semiconductor package type board is composed of first package substrates, second package substrates, and an interconnection layer. A solder ball pad is formed on the first package substrates, and second package substrates are laminated on the first package substrates. Solder balls(20,56) are formed in the lower part in the second package substrates, and an interconnection layer is formed on the solder ball pad corresponding to the solder ball. The electric resistance of an interconnection is smaller than that of the solder ball, and the thermal conductivity of an interconnection layer is bigger than that of the solder ball.

Description

반도체 패키지용 기판{Semiconductor Package type Board}Semiconductor package board {Semiconductor Package type Board}

본 발명은 탑 패키지 기판에 형성된 솔더 볼이 안착 될 부분의 바텀 패키지 기판 상부에 200도 미만에서 경화된 후 250도 이상에서만 재용융되는 TLPS(Transient Liquid Paste Sintering) 잉크로 형성된 접속층을 형성하여 바텀 패키지 기판과 탑 패키지 기판 사이의 갭을 유지하여 반도체 소자의 실장을 용이하게 하고 전기 저항을 줄이며 열전도율을 향상시킬 수 있는 반도체 패키지용 기판에 관한 것이다.According to the present invention, a bottom layer is formed by forming a connection layer formed of TLPS (Transient Liquid Paste Sintering) ink that is hardened at less than 200 degrees and then remelted only at 250 degrees or higher on the bottom package substrate where the solder ball formed on the top package substrate is seated. The present invention relates to a substrate for a semiconductor package that can maintain a gap between a package substrate and a top package substrate to facilitate mounting of the semiconductor device, reduce electrical resistance, and improve thermal conductivity.

전자 산업의 발달에 따라 전자부품의 고기능화 및 소형화 요구가 급증하고 있다. 이러한 요구에 대응하고자 기존의 인쇄회로기판상에 하나의 전자소자가 실장되는 추세에서 하나의 기판상에 여러 개의 전자소자를 중첩하여 실장하는 스택(Stack) 패키지 기판까지 등장하는 실정이다.With the development of the electronic industry, the demand for high functionalization and miniaturization of electronic components is rapidly increasing. In order to cope with such a demand, one electronic device is mounted on a conventional printed circuit board, and a stack package board that stacks and mounts several electronic devices on a single board appears.

패키지 기판 설계의 진화 과정에서 고속도화와 고집적화의 요구에 부응하여 SiP(System in Package)가 탄생하였으며 이러한 SiP는 PiP(Package in Package), PoP(Package on Package) 등 여러 가지 형태로 발전 되어 가고 있다.In the evolution of package board design, the system in package (SiP) was created in response to the demand for high speed and high integration, and the SiP is being developed in various forms such as package in package (PIP) and package on package (PoP). .

나아가, 시장에서 요구되는 고성능, 고밀도 패키지 기판을 실현하기 위한 방 안에 대한 연구개발과 그에 대한 수요가 증가함에 따라 패키지 기판을 형성하는 여러가지 방법 중 패키지 기판 위에 패키지 기판을 적층 하는 패키지 온 패키지(Package on Package; 이하 "PoP"라 함)가 대안으로 떠오르게 되었다.Furthermore, among the various methods of forming a package substrate as the research and development of the room for realizing the high performance and high density package substrate required in the market and the demand thereof, the package on package is laminated on the package substrate. Package (hereinafter referred to as "PoP") has emerged as an alternative.

도 1은 종래 기술에 따른 PoP 구조의 반도체 패키지용 기판을 나타내는 도면이다.1 is a view showing a substrate for a semiconductor package having a PoP structure according to the prior art.

도 1을 참조하면, 종래 기술에 따른 반도체 패키지용 기판은 바텀 패키지(Bottom Package) 기판인 제 1 패키지 기판(110)과 탑 패키지(Top Package) 기판인 제 2 패키지 기판(130)으로 구성된다.Referring to FIG. 1, a semiconductor package substrate according to the related art includes a first package substrate 110 that is a bottom package substrate and a second package substrate 130 that is a top package substrate.

제 1 패키지 기판(110)은 제 1 절연층(112)의 양면에 솔더 볼 패드 및 와이어 본딩 패드를 포함하는 제 1 회로패턴(116)이 형성되고, 패드의 일부분을 덮도록 제 1 절연층(112)의 양면에 솔더 레지스트(114)가 적층 된다.The first package substrate 110 has a first circuit pattern 116 including solder ball pads and wire bonding pads formed on both surfaces of the first insulating layer 112, and covers a portion of the pad. The solder resist 114 is laminated on both sides of the 112.

또한, 제 1 패키지 기판(110)의 하부에는 전도성 페이스트(Conductive Paste)에 의해 형성된 솔더 볼(120)이 형성되고, 제 1 패키지 기판(110)의 중앙에는 접착제(124)에 의해 솔더 레지스트(114) 위에 반도체 소자(126)가 실장 된다.In addition, a solder ball 120 formed of a conductive paste is formed under the first package substrate 110, and a solder resist 114 is formed in the center of the first package substrate 110 by an adhesive 124. ), The semiconductor element 126 is mounted.

여기서, 전도성 페이스트는 에폭시/실버(Epoxy/Silver)로 구성된다.Here, the conductive paste is composed of epoxy / silver.

이때, 반도체 소자(126)는 와이어(128)를 통해 와이어 본딩 패드에 연결되고, 와이어(128), 와이어 본딩 패드 및 반도체 소자(126)는 수지 봉합부(122)에 의해 봉합된다.In this case, the semiconductor device 126 is connected to the wire bonding pad through the wire 128, and the wire 128, the wire bonding pad, and the semiconductor device 126 are sealed by the resin encapsulation 122.

제 2 패키지 기판(130)은 제 1 패키지 기판(110) 상부에 적층 되고, 솔더 볼(136)에 의해 제 1 패키지 기판(110)의 상부에 형성된 솔더 볼 패드와 접속된다.The second package substrate 130 is stacked on the first package substrate 110 and connected to the solder ball pads formed on the first package substrate 110 by the solder balls 136.

이러한, 제 2 패키지 기판(130)은 제 2 절연층(132)의 양면에 와이어 본딩 패드 및 솔더 볼 패드를 포함하는 제 2 회로패턴(136)이 형성되고, 패드의 일부를 덮도록 제 2 절연층(132)의 양면에 솔더 레지스트(134)가 적층 된다.The second package substrate 130 has a second circuit pattern 136 including wire bonding pads and solder ball pads formed on both surfaces of the second insulating layer 132, and covers second portions of the pads 130. Solder resists 134 are deposited on both sides of the layer 132.

또한, 제 2 패키지 기판(130)의 중앙에는 접착제(144)에 의해 솔더 레지스트(134) 위에 반도체 소자(146)가 실장 되고, 반도체 소자(146)는 와이어(148)를 통해 와이어 본딩 패드와 전기적으로 연결되며, 수지 봉합부(152)에 의해 반도체 소자(146), 와이어(148), 와이어 본딩 패드가 봉합된다.In addition, the semiconductor device 146 is mounted on the solder resist 134 by the adhesive 144 at the center of the second package substrate 130, and the semiconductor device 146 is electrically connected to the wire bonding pad through the wire 148. The semiconductor device 146, the wire 148, and the wire bonding pad are sealed by the resin encapsulation 152.

그리고, 제 2 패키지 기판(130) 하부에는 전도성 페이스트(Conductive Paste)에 의해 형성된 솔더 볼(156)이 형성되어 제 1 패키지 기판(110) 상부에 형성된 솔더 볼 패드에 부착된다.The solder ball 156 formed by the conductive paste is formed under the second package substrate 130 and attached to the solder ball pad formed on the first package substrate 110.

여기서, 전도성 페이스트는 에폭시/실버(Epoxy/Silver)로 구성된다.Here, the conductive paste is composed of epoxy / silver.

그러나, 이와 같은 종래 기술에 따른 반도체 패키지용 기판은 바텀 패키지 기판인 제 1 패키지 기판과 탑 패키지 기판인 제 2 패키지 기판을 솔더 볼로만 연결하기 때문에 고집적화에 따라 솔더 볼 피치가 감소 될 경우 제 1 패키지 기판과 제 2 패키지 기판 사이의 갭(Gap)이 작아지게 되므로 반도체 소자의 실장이 어려운 문제가 있다.However, the semiconductor package substrate according to the prior art connects the first package substrate, which is the bottom package substrate, and the second package substrate, which is the top package substrate, using only solder balls, so that the solder package pitch is reduced due to high integration. Since the gap Gap between the substrate and the second package substrate is reduced, it is difficult to mount the semiconductor device.

따라서, 본 발명은 탑 패키지 기판에 형성된 솔더 볼이 안착 될 부분의 바텀 패키지 기판 상부에 200도 미만에서 경화된 후 250도 이상에서만 재용융되는 TLPS(Transient Liquid Paste Sintering) 잉크로 형성된 접속층을 형성하여 바텀 패키지 기판과 탑 패키지 기판 사이의 갭을 유지하여 반도체 소자의 실장을 용이하게 하고 전기 저항을 줄이며 열전도율을 향상시킬 수 있는 반도체 패키지용 기판을 제공하는 것을 목적으로 한다. Accordingly, the present invention forms a connection layer formed of TLPS (Transient Liquid Paste Sintering) ink that is hardened at less than 200 degrees on the bottom package substrate of the portion where the solder ball formed on the top package substrate is to be seated and then remelted only at 250 degrees or more. Accordingly, an object of the present invention is to provide a semiconductor package substrate capable of maintaining a gap between a bottom package substrate and a top package substrate to facilitate mounting of a semiconductor device, reduce electrical resistance, and improve thermal conductivity.

본 발명의 실시 예에 따른 반도체 패키지용 기판은 상부에 솔더 볼 패드가 형성된 제 1 패키지 기판; 상기 제 1 패키지 기판의 상부에 적층 되고 하부에 솔더 볼이 형성된 제 2 패키지 기판; 및 상기 솔더 볼에 대응되는 상기 솔더 볼 패드 위에 형성된 접속층을 포함하는 것을 특징으로 한다.A semiconductor package substrate according to an embodiment of the present invention includes a first package substrate having a solder ball pad formed thereon; A second package substrate stacked on an upper portion of the first package substrate and having a solder ball formed thereon; And a connection layer formed on the solder ball pads corresponding to the solder balls.

본 발명의 실시 예에 따른 반도체 패키지용 기판에서 상기 접속층의 전기 저항은 상기 솔더 볼보다 작고 상기 접속층의 열전도율은 상기 솔더 볼보다 큰 것을 특징으로 한다.In the semiconductor package substrate according to an embodiment of the present invention, the electrical resistance of the connection layer is smaller than that of the solder ball, and the thermal conductivity of the connection layer is characterized in that it is larger than the solder ball.

본 발명의 실시 예에 따른 반도체 패키지용 기판에서 상기 접속층은 TLPS(Transient Liquid Paste Sintering) 잉크로 형성된다.In the semiconductor package substrate according to the embodiment of the present invention, the connection layer is formed of TLPS (Transient Liquid Paste Sintering) ink.

본 발명의 실시 예에 따른 반도체 패키지용 기판에서 상기 접속층은 20~40μΩ㎝의 전기 저항, 30w/mK의 열전도율 및 20ppm/℃의 열팽창계수를 갖는다.In the substrate for a semiconductor package according to an embodiment of the present invention, the connection layer has an electrical resistance of 20 to 40 µΩcm, a thermal conductivity of 30 w / mK, and a thermal expansion coefficient of 20 ppm / ° C.

본 발명은 탑 패키지 기판인 제 2 패키지 기판에 형성된 솔더 볼이 안착 될 부분의 바텀 패키지 기판인 제 1 패키지 기판 상부에 200도 미만에서 경화된 후 250도 이상에서만 재용융되는 접속층을 형성하여 제 1 패키지 기판과 제 2 패키지 기판 사이의 갭을 유지하여 반도체 소자의 실장을 용이하게 할 수 있다.According to the present invention, a solder layer formed on a second package substrate, which is a top package substrate, is formed by forming a connection layer that is cured at less than 200 degrees on the first package substrate, which is a bottom package substrate, to be re-melted only at 250 degrees or more. The gap between the first package substrate and the second package substrate can be maintained to facilitate mounting of the semiconductor device.

또한, 본 발명은 에폭시/실버의 전도성 페이스트로 형성된 솔더 볼에 비해 전기 저항이 작고 열전도율이 좋은 TLPS 잉크로 형성된 접속층을 바텀 패키지 상부에 형성하여 바텀 패키지 기판과 탑 패키지 기판을 접속하기 때문에 종래 기술의 반도체 패키지 기판에 비해 전기 저항을 감소시킬 수 있을 뿐만 아니라 열전도율을 향상시킬 수 있다.In addition, the present invention is connected to the bottom package substrate and the top package substrate by forming a connection layer formed of TLPS ink having a lower electrical resistance and better thermal conductivity than a solder ball formed of a conductive paste of epoxy / silver on the bottom package. Compared with the semiconductor package substrate, the electrical resistance can be reduced as well as the thermal conductivity can be improved.

그리고, 본 발명은 구리로 구성된 회로패턴과 열팽창계수(CTE)가 유사한 TLPS 잉크를 이용하여 접속층을 형성하기 때문에 열팽창계수의 차이로 인해 회로패턴과 접속층이 분리되는 것을 방지할 수 있다.In addition, since the connection layer is formed using a TLPS ink having a similar circuit expansion coefficient (CTE) and a copper circuit pattern made of copper, the circuit pattern and the connection layer can be prevented from being separated due to the difference in the coefficient of thermal expansion.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2는 본 발명의 실시 예에 따른 반도체 패키지용 기판을 나타내는 도면이다.2 is a view showing a substrate for a semiconductor package according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지용 기판은 제 1 패키지 기판(10), 제 1 패키지 기판(10) 상부에 적층 되는 제 2 패키지 기판(30) 및 접속층(18)을 포함한다.2, a semiconductor package substrate according to an exemplary embodiment of the present invention may include a first package substrate 10, a second package substrate 30 stacked on the first package substrate 10, and a connection layer 18. It includes.

바텀 패키지(Bottom Package) 기판인 제 1 패키지 기판(10)은 제 1 절연층(12)의 양면에 솔더 볼 패드 및 와이어 본딩 패드를 포함하는 제 1 회로패턴(16)이 형성되고, 패드의 일부분을 덮도록 제 1 절연층(12)의 양면에 솔더 레지스트(14)가 적층 된다.The first package substrate 10, which is a bottom package substrate, has first circuit patterns 16 including solder ball pads and wire bonding pads formed on both surfaces of the first insulating layer 12, and a part of the pads. The solder resist 14 is laminated on both surfaces of the first insulating layer 12 to cover the gap.

이때, 제 1 절연층(10)은 기초재료로 수지가 사용되고, 전기적인 특성을 뛰어나지만 기계적 강도가 불충분하고 온도에 의한 치수 변화(열팽창률)가 금속의 10배 정도로 큰 수지의 결점을 보완하기 위해 종이, 유리 섬유 및 유지부직포 등의 보강기재가 혼합된다.In this case, the first insulating layer 10 is made of resin as a base material, and excellent in electrical properties, but insufficient mechanical strength, and the dimensional change (thermal expansion coefficient) due to temperature is 10 times as large as that of the metal to compensate for the defects of the resin. For this purpose, reinforcing materials such as paper, glass fiber and nonwoven fabric are mixed.

또한, 제 1 패키지 기판(10)의 하부에는 솔더 볼(20)이 형성되고, 제 1 패키지 기판(10)의 중앙에는 접착제(24)에 의해 솔더 레지스트(14) 위에 반도체 소자(26)가 실장 된다.In addition, a solder ball 20 is formed under the first package substrate 10, and the semiconductor element 26 is mounted on the solder resist 14 by an adhesive agent 24 in the center of the first package substrate 10. do.

이때, 반도체 소자(26)는 와이어(28)를 통해 와이어 본딩 패드에 연결되고, 와이어(28), 와이어 본딩 패드 및 반도체 소자(26)는 수지 봉합부(22)에 의해 봉합된다.In this case, the semiconductor element 26 is connected to the wire bonding pad through the wire 28, and the wire 28, the wire bonding pad, and the semiconductor element 26 are sealed by the resin seal 22.

탑 패키지(Top Package) 기판인 제 2 패키지 기판(30)은 제 1 패키지 기판(10) 상부에 적층 되고, 솔더 볼(36)에 의해 제 1 패키지 기판(10)의 상부에 형성된 솔더 볼 패드와 접속된다.The second package substrate 30, which is a top package substrate, is stacked on top of the first package substrate 10, and has a solder ball pad formed on the first package substrate 10 by solder balls 36. Connected.

이러한, 제 2 패키지 기판(30)은 제 2 절연층(32)의 양면에 와이어 본딩 패드 및 솔더 볼 패드를 포함하는 제 2 회로패턴(36)이 형성되고, 패드의 일부를 덮도록 제 2 절연층(32)의 양면에 솔더 레지스트(34)가 적층 된다.In the second package substrate 30, a second circuit pattern 36 including wire bonding pads and solder ball pads is formed on both surfaces of the second insulating layer 32, and second insulation is formed to cover a part of the pad. Solder resists 34 are laminated on both sides of layer 32.

이때, 제 2 절연층(32)은 기초재료로 수지가 사용되고, 전기적인 특성을 뛰어나지만 기계적 강도가 불충분하고 온도에 의한 치수 변화(열팽창률)가 금속의 10배 정도로 큰 수지의 결점을 보완하기 위해 종이, 유리 섬유 및 유지부직포 등의 보강기재가 혼합된다.In this case, the second insulating layer 32 is made of resin as a base material, and has excellent electrical characteristics, but insufficient mechanical strength, and dimensional change (thermal expansion coefficient) due to temperature is 10 times as large as that of a metal to compensate for defects of resin. For this purpose, reinforcing materials such as paper, glass fiber and nonwoven fabric are mixed.

또한, 제 2 패키지 기판(30)의 중앙에는 접착제(44)에 의해 솔더 레지스트(34) 위에 반도체 소자(46)가 실장 되고, 반도체 소자(46)는 와이어(48)를 통해 와이어 본딩 패드와 전기적으로 연결되며, 수지 봉합부(52)에 의해 반도체 소자(46), 와이어(48), 와이어 본딩 패드가 봉합된다.In addition, the semiconductor device 46 is mounted on the solder resist 34 by an adhesive 44 in the center of the second package substrate 30, and the semiconductor device 46 is electrically connected to the wire bonding pad through the wire 48. The semiconductor device 46, the wire 48, and the wire bonding pad are sealed by the resin sealing unit 52.

그리고, 제 2 패키지 기판(30) 하부에는 솔더 볼(56)이 형성되어 접속층(18) 상부에 적층 된다.A solder ball 56 is formed below the second package substrate 30 to be stacked on the connection layer 18.

이에 따라, 제 2 패키지 기판(30)과 제 1 패키지 기판(10)이 전기적으로 연결되게 된다.As a result, the second package substrate 30 and the first package substrate 10 are electrically connected to each other.

접속층(18)은 제 2 패키지 기판(30)의 하부에 형성된 솔더 볼(56)과 대응되는 위치의 제 1 패키지 기판(10) 상부에 형성된다.The connection layer 18 is formed on the first package substrate 10 at a position corresponding to the solder ball 56 formed under the second package substrate 30.

즉, 접속층(18)은 제 1 패키지 기판(10)의 상부에 형성된 제 1 회로패턴(16) 중 제 2 패키지 기판(30)의 하부에 형성된 솔더 볼(56)과 대응되는 위치에 형성된 제 1 회로패턴(16) 위에 형성된다.That is, the connection layer 18 may be formed at a position corresponding to the solder ball 56 formed under the second package substrate 30 among the first circuit patterns 16 formed on the first package substrate 10. It is formed on one circuit pattern 16.

이러한, 접속층(18)은 200도 미만의 저온에서 경화(Curing)된 후 융점이 급상승하여 250도 이상에서만 재용융되는 TLPS(Transient Liquid Paste Sintering) 잉크(Ink)로 형성된다.The connection layer 18 is formed of a TLPS (Transient Liquid Paste Sintering) Ink (Ink) which is hardened at a low temperature of less than 200 degrees and then rapidly melts to be remelted only at 250 degrees or more.

또한, 접속층(18)은 표 1에 도시된 바와 같이 에폭시/실버로 구성된 전도성 페이스트에 의해 형성된 솔더 볼(56)에 비해 전기 저항이 작을 뿐 아니라 열전도율이 솔더 볼(56)보다 좋기 때문에 솔더 볼만으로 구성된 종래 기술의 반도체 패키지용 기판에 비해 전기 저항은 감소하고 열전도율을 증가시킬 수 있게 된다.In addition, as shown in Table 1, the connection layer 18 has a lower electrical resistance than the solder balls 56 formed by the conductive paste composed of epoxy / silver, and also has a better thermal conductivity than the solder balls 56. Compared to a substrate for a semiconductor package of the prior art, the electrical resistance is reduced and the thermal conductivity can be increased.

재료material 전기저항(μΩ㎝)Electric resistance (μΩ㎝) 열전도율(w/mK)Thermal Conductivity (w / mK) 열팽창계수(ppm/℃)Thermal expansion coefficient (ppm / ℃) 구리(Copper)Copper 22 400400 1616 솔더(Solder)Solder 2525 4545 2222 TLPS 잉크TLPS ink 20-4020-40 3030 2020 에폭시/실버 (Epoxy/Silver)Epoxy / Silver 100100 22 α1=46:α2=240α 1 = 46: α 2 = 240 FR4FR4 12-16(x,y) 72-85(z)12-16 (x, y) 72-85 (z)

이와 같이 본 발명의 실시 예에 따른 반도체 패키지용 기판은 탑 패키지 기판인 제 2 패키지 기판에 형성된 솔더 볼이 안착 될 부분의 바텀 패키지 기판인 제 1 패키지 기판 상부에 200도 미만에서 경화된 후 250도 이상에서만 재용융되는 접속층을 형성하여 제 1 패키지 기판과 제 2 패키지 기판 사이의 갭을 유지하여 반도체 소자의 실장을 용이하게 할 수 있게 된다.As described above, the semiconductor package substrate according to the embodiment of the present invention is cured at less than 200 degrees on the top of the first package substrate, which is the bottom package substrate, on which the solder ball formed on the second package substrate, which is the top package substrate, is 250 degrees. It is possible to facilitate the mounting of the semiconductor device by forming the connection layer which is remelted only above and maintaining the gap between the first package substrate and the second package substrate.

또한, 본 발명의 실시 예에 따른 반도체 패키지용 기판은 에폭시/실버의 전도성 페이스트로 형성된 솔더 볼에 비해 전기 저항이 작고 열전도율이 좋은 TLPS 잉크로 형성된 접속층을 바텀 패키지 상부에 형성하여 바텀 패키지 기판과 탑 패키지 기판을 접속하기 때문에 종래 기술의 반도체 패키지 기판에 비해 전기 저항을 감소시킬 수 있을 뿐만 아니라 열전도율을 향상시킬 수 있게 된다.In addition, the semiconductor package substrate according to the embodiment of the present invention forms a connection layer formed of TLPS ink having a lower electrical resistance and better thermal conductivity than a solder ball formed of a conductive paste of epoxy / silver on the bottom package, Since the top package substrate is connected, the electrical resistance can be reduced as well as the thermal conductivity can be improved as compared with the semiconductor package substrate of the prior art.

그리고, 본 발명의 실시 예에 따른 반도체 패키지용 기판은 구리로 구성된 회로패턴과 열팽창계수(CTE)가 유사한 TLPS 잉크를 이용하여 접속층을 형성하기 때문에 열팽창계수의 차이로 인해 회로패턴과 접속층이 분리되는 것을 방지할 수 있게 된다.In the semiconductor package substrate according to the embodiment of the present invention, since the connection layer is formed using a TLPS ink having a similar copper expansion pattern and a thermal expansion coefficient (CTE), the circuit pattern and the connection layer are different due to the difference in the coefficient of thermal expansion. It can prevent the separation.

도 1은 종래 기술에 따른 반도체 패키지용 기판을 나타내는 도면이다.1 is a view showing a substrate for a semiconductor package according to the prior art.

도 2는 본 발명의 실시 예에 따른 반도체 패키지용 기판을 나타내는 도면이다.2 is a view showing a substrate for a semiconductor package according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

12, 32, 112, 132 : 절연층 14, 34, 114, 134 : 솔더 레지스트12, 32, 112, 132: insulating layer 14, 34, 114, 134: solder resist

16, 36, 116, 136 : 회로패턴 18 : 접속층16, 36, 116, 136: circuit pattern 18: connection layer

20, 56, 120, 156 : 솔더 볼 22, 52, 122, 152 : 수지 봉합부20, 56, 120, 156: solder balls 22, 52, 122, 152: resin sealing portion

24, 44, 124, 144 : 접착제 26, 46, 126, 146 : 반도체 소자24, 44, 124, 144: adhesive 26, 46, 126, 146: semiconductor element

28, 48, 128, 148 : 와이어28, 48, 128, 148: wire

Claims (4)

상부에 솔더 볼 패드가 형성된 제 1 패키지 기판;A first package substrate on which a solder ball pad is formed; 상기 제 1 패키지 기판의 상부에 적층 되고 하부에 솔더 볼이 형성된 제 2 패키지 기판; 및A second package substrate stacked on an upper portion of the first package substrate and having a solder ball formed thereon; And 상기 솔더 볼에 대응되는 상기 솔더 볼 패드 위에 형성된 접속층을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.And a connection layer formed on the solder ball pads corresponding to the solder balls. 제 1 항에 있어서,The method of claim 1, 상기 접속층의 전기 저항은 상기 솔더 볼보다 작고 상기 접속층의 열전도율은 상기 솔더 볼보다 큰 것을 특징으로 하는 반도체 패키지용 기판.The electrical resistance of the connection layer is smaller than the solder ball and the thermal conductivity of the connection layer is larger than the solder ball substrate. 제 2 항에 있어서,The method of claim 2, 상기 접속층은 TLPS(Transient Liquid Paste Sintering) 잉크로 형성된 것을 특징으로 하는 반도체 패키지용 기판.The connection layer is a semiconductor package substrate, characterized in that formed with TLPS (Transient Liquid Paste Sintering) ink. 제 3 항에 있어서,The method of claim 3, wherein 상기 접속층은 20~40μΩ㎝의 전기 저항, 30w/mK의 열전도율 및 20ppm/℃의 열팽창계수를 갖는 것을 특징으로 하는 반도체 패키지용 기판.The connection layer is a semiconductor package substrate, characterized in that it has an electrical resistance of 20 ~ 40μΩ ㎝, a thermal conductivity of 30w / mK and a thermal expansion coefficient of 20ppm / ℃.
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