KR20090098196A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

A semiconductor device and method for manufacturing the same are provided to prevent the electric signal fault caused by a residue by preventing the residue generated in a cutting process. A lower structure and the first interlayer insulating film(200) are formed in the semiconductor substrate. The fuse(210) is formed on the first interlayer dielectric. The air layer is formed in the top and lower part of fuse. The second intermetal dielectric(220) is formed on the air layer of the fuse. The hole(225) is formed in the second inter metal dielectric between the fuses which is adjacent to fuse. The fuse is separated from the upper part of the first interlayer dielectric in 100 ~ 1000 nm.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 퓨즈 컷팅 공정 시 발생하는 불량을 개선하기 위한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same. In particular, it is to improve the defects generated during the fuse cutting process.

일반적으로 반도체 소자가 고집적화 되어감에 따라 디램(DRAM) 소자의 경우 메모리 용량이 증가되면서 칩(chip)의 크기도 증가되는데, 이러한 반도체 소자 제조시에 수많은 미세 셀 중에서 한 개의 셀에서라도 결함이 발생되면 소자 전체를 불량품으로 처리하여 폐기하므로 소자 수율(yield)이 낮다.In general, as semiconductor devices become more integrated, DRAM devices have increased memory capacities and chip sizes. In the manufacturing of such semiconductor devices, when a defect occurs in one cell among a large number of fine cells, The device yield is low because the whole device is disposed of as defective.

따라서, 현재는 메모리 내에 미리 형성해둔 여분의 리던던시(redundancy) 셀을 제조 과정 중 불량이 발생된 셀과 교체 사용하여 전체 메모리를 되살려 주는 방법으로 칩의 수율 향상을 이루고 있다.Therefore, the current yield of the chip is improved by replacing an extra redundancy cell previously formed in the memory with a cell in which a defect has occurred during the manufacturing process to restore the entire memory.

이러한 리던던시 셀을 이용한 리페어 작업은 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면, 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. In the repair operation using the redundancy cell, when a defective memory cell is selected through a test after wafer processing is completed, a program for converting the corresponding address into an address signal of the spare cell is executed in the internal circuit.

따라서, 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 불 량 셀 대신 예비 라인으로 선택이 바뀌게 되는 것이다.Therefore, when an address signal corresponding to a defective line is input in actual use, the selection is changed to a spare line instead of a defective cell.

상기와 같은 리페어 작업을 수행하기 위해선 반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어 시키기 위하여 퓨즈 라인 상부의 산화막을 제거하여 퓨즈 박스를 오픈(open) 시키고, 해당되는 퓨즈 라인을 레이저(laser)를 투과하여 절단해야 한다.In order to perform the repair operation as described above, after completing the semiconductor device, the fuse box is opened by removing an oxide layer on the top of the fuse line in order to repair the circuit in which the failure occurs, and the corresponding fuse line is lasered. It must be cut through.

이때, 상기 레이저의 조사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어진 부위와 이를 둘러싼 영역을 퓨즈 박스라 한다.In this case, the wiring broken by the laser irradiation is called a fuse line, and the broken portion and the area surrounding the wiring are called a fuse box.

종래 기술에 따른 반도체 소자의 제조 방법은 하부 구조물이 구비된 반도체 기판 상부에 퓨즈를 형성하고, 상기 퓨즈를 포함하는 상기 반도체 기판 전체 상부에 절연막을 형성한다. In the method of manufacturing a semiconductor device according to the related art, a fuse is formed on a semiconductor substrate having a lower structure, and an insulating film is formed on the entire semiconductor substrate including the fuse.

그 다음, 리페어 식각을 진행하여 상기 절연막을 식각하되, 상기 퓨즈 상부에 일정 두께의 절연막을 잔류시킨다. Then, the repair etching is performed to etch the insulating film, and the insulating film having a predetermined thickness is left on the fuse.

여기서, 상기 리페어 식각 공정은 리페어 공정 시 퓨즈 블로잉이 가능하도록 퓨즈 상부에 일정 두께의 절연막을 남겨야 하고, 남은 절연막이 없거나 너무 두꺼우면 퓨즈 블로잉 페일(Browing Fail)이 유발된다. 이로 인해, 크랙(Crack)이나 레지듀(Residue)가 문제가 발생하여 수율이 감소되는 문제가 있다.Here, in the repair etching process, an insulating film having a predetermined thickness must be left on the fuse to enable the blow of the fuse during the repair process, and if the remaining insulating film is absent or too thick, a blow blowing fail is caused. As a result, there is a problem that cracks or residues occur and the yield is reduced.

상기와 같은 퓨즈 블로잉 페일을 방지하기 위해 상기 퓨즈가 퓨즈박스 저부로부터 이격되어 구비되도록 하여 퓨즈 블로잉 페일이 방지되도록 한다. In order to prevent the fuse blowing fail, the fuse may be spaced apart from the bottom of the fuse box to prevent the fuse blowing fail.

도 1은 퓨즈 블로잉 페일을 방지하기 위한 반도체 소자 및 그 제조 방법을 도시한 레이아웃 및 단면도이다. 1 is a layout and a cross-sectional view illustrating a semiconductor device and a method of manufacturing the same for preventing a fuse blowing fail.

도 1 (ⅰ)을 참조하면, 퓨즈 박스(105) 내측에 다수의 퓨즈(110)가 구비되어 있다. 여기서, 상기 다수의 퓨즈(110)는 라인/스페이스(Line/Space) 형태로 구비되어 있다.Referring to FIG. 1 (i), a plurality of fuses 110 are provided inside the fuse box 105. Here, the plurality of fuses 110 are provided in a line / space form.

도 1 (ⅱ) 및 (ⅲ)을 참조하면, 각각 상기 도 1 (ⅰ)의 A - A' 및 B - B'의 절단면에 따른 단면도를 도시한 것으로, 하부 구조물이 구비된 반도체 기판(미도시) 상부에 제 1 층간 절연막(100)을 형성하고, 제 1 층간 절연막(100) 상부에 다수의 퓨즈(110)를 패터닝한다.1 (ii) and (iii), cross-sectional views taken along the cut planes of A-A 'and B-B' of FIG. 1 (iii), respectively, are shown. The first interlayer insulating film 100 is formed on the upper surface of the substrate, and a plurality of fuses 110 are patterned on the first interlayer insulating film 100.

이때, 퓨즈(110)는 셀 영역의 플레이트 전극(미도시) 또는 금속 배선(미도시) 형성 공정 시 증착하고, 후속 패터닝 공정으로 형성된 것으로, 다수의 퓨즈(110)가 라인/스페이스(Line/Space) 형태로 형성된다. In this case, the fuse 110 is deposited during a plate electrode (not shown) or metal wiring (not shown) forming process of the cell region, and is formed by a subsequent patterning process, and a plurality of fuses 110 are line / space ) Is formed.

다음에, 퓨즈(110)를 포함하는 전체 상부에 제 2 층간 절연막(120)을 형성한다. Next, the second interlayer insulating film 120 is formed over the entire surface including the fuse 110.

그 다음, 리페어 식각을 진행하여 퓨즈(110) 상부의 제 2 층간 절연막(120)을 식각하고, 플라즈마(Plasma) 방식 또는 습식 식각을 진행하여 퓨즈(110) 하부의 제 1 층간 절연막(100)을 식각한다. 이때, 퓨즈(110)와 제 1 층간 절연막(100)의 식각 선택비 차이를 이용하여 퓨즈(110) 하부의 제 1 층간 절연막(100)을 식각함으로써 퓨즈 박스(105) 내의 퓨즈(110) 하부에 공기층이 존재하도록 한다. Next, the second layer insulating layer 120 on the fuse 110 is etched by repair etching, and the first interlayer insulating layer 100 on the bottom of the fuse 110 is etched by plasma or wet etching. Etch it. At this time, the first interlayer insulating layer 100 under the fuse 110 is etched by using the difference in the etch selectivity between the fuse 110 and the first interlayer insulating layer 100 to form a lower portion of the fuse 110 in the fuse box 105. Allow air layer to exist.

상술한 종래 기술에 따른 반도체 소자 및 그 제조 방법에 있어서, 퓨즈가 공기 중에 그대로 노출된 상태가 되어 외부로부터의 미세한 스트레스(Stress)에 의해서도 쉽게 끊어지거나, 쓰러지는 현상이 발생할 수 있으며, 특히 패키지(Packgae) 공정 시 EMC(Epoxy Molding Compound) 충진 시 직접적인 스트레스를 받아 쉽게 끊어지게 되어 패키지 수율이 저하되는 문제점이 있다. In the above-described semiconductor device and a method for manufacturing the same according to the related art, a fuse may be exposed to the air as it is, and may be easily broken or collapsed even by a minute stress from the outside, and in particular, a package (Packgae) ) During the process, EMC (Epoxy Molding Compound) filling can be easily broken due to direct stress, resulting in a decrease in package yield.

본 발명은 퓨즈 하부의 층간 절연막을 식각하여 퓨즈 블로잉 공정 시 발생하는 레지듀를 방지하고, 상기 레지듀에 의해 발생하는 전기적 신호 불량을 방지할 수 있다. The present invention can prevent residue caused during the fuse blowing process by etching the interlayer insulating layer under the fuse, and prevent electrical signal defects caused by the residue.

또한, 퓨즈 상부로부터 일정 거리 이격된 위치에 층간 절연막이 존재하도록 하여 후속 패키지 공정 시 EMC에 의해 발생하는 스트레스를 직접적으로 받지않게 하여 퓨즈가 쓰러지는 현상을 방지하고, 이로 인해 실제 패키지 수율을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.In addition, the interlayer insulating film is provided at a position spaced apart from the upper part of the fuse to prevent the fuse from falling by directly preventing the stress generated by EMC in the subsequent package process, thereby improving the actual package yield. It is an object to provide an element and a method of manufacturing the same.

본 발명에 따른 반도체 소자는The semiconductor device according to the present invention

하부 구조물 및 제 1 층간 절연막이 구비된 반도체 기판과,A semiconductor substrate having a lower structure and a first interlayer insulating film;

상기 제 1 층간 절연막의 상측에 구비된 퓨즈와,A fuse provided above the first interlayer insulating film;

상기 퓨즈 상부 및 하부에 구비된 공기층과,An air layer provided above and below the fuse;

상기 퓨즈 상부의 공기층 상에 구비된 제 2 층간 절연막을 포함하는 것을 특징으로 하고, It characterized in that it comprises a second interlayer insulating film provided on the air layer above the fuse,

상기 퓨즈와 인접한 퓨즈 사이의 상기 제 2 층간 절연막에 구비된 홀을 더 포함하는 것과, Further comprising a hole provided in the second interlayer insulating film between the fuse and the adjacent fuse;

상기 퓨즈는 라인/스페이스 형태인 것과, The fuse is in the form of a line / space,

상기 퓨즈는 상기 제 1 층간 절연막 상부로부터 100 ~ 1000nm 이격되어 구비 된 것과, The fuse is provided that is 100 ~ 1000nm spaced apart from the top of the first interlayer insulating film,

상기 제 2 층간 절연막은 상기 퓨즈 상부로부터 100 ~ 1000nm 이격되어 구비된 것을 특징으로 한다. The second interlayer insulating film is characterized by being provided 100 to 1000nm spaced apart from the upper portion of the fuse.

또한, 반도체 소자의 제조 방법은 In addition, the manufacturing method of a semiconductor element

하부구조물이 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와,Forming a first interlayer insulating layer on the semiconductor substrate having the lower structure;

상기 제 1 층간 절연막 상부에 다수의 퓨즈를 패터닝하는 단계와,Patterning a plurality of fuses on the first interlayer insulating layer;

상기 퓨즈를 포함하는 전체 상부에 제 2 층간 절연막을 형성하는 단계와,Forming a second interlayer insulating film on the whole including the fuse;

상기 제 2 층간 절연막 및 제 1 층간 절연막을 선택적으로 식각하여 퓨즈 상부 및 하부에 공기층을 형성하는 단계를 포함하는 것을 특징으로 하고,And selectively etching the second interlayer insulating film and the first interlayer insulating film to form air layers above and below the fuse.

상기 공기층은 100 ~ 1000nm의 두께로 형성하는 것과, The air layer is formed to a thickness of 100 ~ 1000nm,

상기 퓨즈와 인접한 퓨즈 사이의 상기 제 2 층간 절연막을 식각하여 홀을 형성하는 단계를 더 포함하는 것과, Etching the second interlayer insulating film between the fuse and the adjacent fuse to form a hole;

상기 홀은 건식 식각을 진행하여 형성하며, 상기 식각 공정 시 상기 홀 측벽에 폴리머가 형성되는 것과, The hole is formed by performing dry etching, wherein the polymer is formed on the side wall of the hole during the etching process,

상기 공기층은 상기 홀 저부의 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 식각하여 형성하는 것Wherein the air layer is formed by etching the second interlayer insulating layer and the first interlayer insulating layer of the hole bottom part.

상기 제 1 및 제 2 층간 절연막의 식각 공정은 플라즈마 건식 식각인 것과, The etching process of the first and second interlayer insulating film is that the plasma dry etching,

상기 제 1 및 제 2 층간 절연막의 식각 공정은 HF를 포함하는 용액을 사용한 습식 식각인 것을 특징으로 한다.The etching process of the first and second interlayer insulating film is characterized in that the wet etching using a solution containing HF.

본 발명에 따른 반도체 소자 및 그 제조 방법은 퓨즈 하부의 층간 절연막을 식각하여 퓨즈 블로잉 공정 시 발생하는 레지듀를 방지하고, 상기 레지듀에 의해 발생하는 전기적 신호 불량을 방지할 수 있다. The semiconductor device and the method of manufacturing the same according to the present invention may prevent residue caused during the fuse blowing process by etching the interlayer insulating layer under the fuse, and prevent electrical signal defects caused by the residue.

또한, 퓨즈 상부로부터 일정 거리 이격된 위치에 층간 절연막이 존재하도록 하여 후속 패키지 공정 시 EMC에 의해 발생하는 스트레스를 직접적으로 받지않게 하여 퓨즈가 쓰러지는 현상을 방지하고, 이로 인해 실제 패키지 수율을 향상시킬 수 있다.In addition, the interlayer insulating film exists at a position spaced apart from the upper part of the fuse to prevent the fuse from falling by directly avoiding the stress generated by EMC in the subsequent package process, thereby improving the actual package yield. have.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2는 본 발명에 따른 반도체 소자를 도시한 레이아웃 및 단면도이다. 2 is a layout and a cross-sectional view showing a semiconductor device according to the present invention.

도 2 (ⅰ)을 참조하면, 퓨즈 박스(205) 내측에 다수의 퓨즈(210)가 구비되어 있다. 이때, 상기 다수의 퓨즈(210) 하부의 제 1 층간 절연막(미도시)은 식각되어 퓨즈(210) 하부를 지탱하지 않고 있으며, 상기 다수의 퓨즈(210) 상부는 공기층을 두고 퓨즈(210) 상부로 일정 거리 이격되어 퓨즈 박스(205)를 덮는 형태의 제 2 층 간 절연막(미도시)이 존재한다.Referring to FIG. 2 (i), a plurality of fuses 210 are provided inside the fuse box 205. In this case, the first interlayer insulating layer (not shown) under the plurality of fuses 210 is etched to not support the lower portion of the fuse 210, and the upper portion of the plurality of fuses 210 has an air layer and an upper portion of the fuse 210. A second interlayer insulating film (not shown) exists to cover the fuse box 205 spaced apart from each other by a predetermined distance.

또한, 퓨즈(210)와 인접한 퓨즈(210) 사이에 바(Bar) 형태의 홀(235)이 구비되어 있다.In addition, a bar-shaped hole 235 is provided between the fuse 210 and the adjacent fuse 210.

도 2 (ⅱ), (ⅲ) 및 (ⅳ)를 참조하면, 각각 도 2 (ⅰ)의 A - A', B - B' 및 C - C'에 따른 절단면을 도시한 것으로, 다수의 퓨즈(210) 하부에 구비된 제 1 층간 절연막(200)이 소정 깊이 식각되어 있으며, 퓨즈(210) 상부로부터 일정 거리 이격된 위치에 퓨즈 박스(205) 상측을 덮는 형태의 제 2 층간 절연막(220)이 구비되어 있다. Referring to FIGS. 2 (ii), (iii) and (iii), the cut planes according to A-A ', B-B' and C-C 'of FIG. The first interlayer insulating layer 200 provided under the 210 is etched to a predetermined depth, and the second interlayer insulating layer 220 covering the upper side of the fuse box 205 is spaced apart from the upper portion of the fuse 210 by a predetermined distance. It is provided.

여기서, 제 1 층간 절연막(200) 및 제 2 층간 절연막(220)은 질화막 또는 산화막으로 형성하며, 퓨즈(210) 상부 및 하부로부터 100 ~ 1000nm 만큼 이격되어 구비된 것이 바람직하다.Here, the first interlayer insulating film 200 and the second interlayer insulating film 220 may be formed of a nitride film or an oxide film, and are spaced apart by 100 to 1000 nm from the upper and lower portions of the fuse 210.

또한, 제 2 층간 절연막(220)에는 다수의 홀(225)이 구비되어 있는데, 홀(225)은 퓨즈(210)와 인접한 퓨즈(210) 사이의 영역에 위치되도록 하는 것이 바람직하다. In addition, a plurality of holes 225 are provided in the second interlayer insulating film 220, and the holes 225 may be located in an area between the fuse 210 and the adjacent fuse 210.

그리고, 상기 남겨진 제 2 층간 절연막(220)의 두께는 홀(225)의 깊이와 동일하도록 하는 것이 바람직하다.The remaining thickness of the second interlayer insulating layer 220 is preferably equal to the depth of the hole 225.

여기서, 퓨즈(210) 상부로부터 일정 거리 이격된 위치에 제 2 층간 절연막(220)이 구비되어 있으므로, 퓨즈(210) 상부가 공기 중에 노출되지 않으며, 이로 인해 후속 패키지 공정 시 직접적인 스트레스를 받지 않아 상기 패키지 공정의 수율이 향상되는 장점이 있다. Here, since the second interlayer insulating film 220 is provided at a position spaced apart from the upper portion of the fuse 210, the upper portion of the fuse 210 is not exposed to air, and thus, the upper portion of the fuse 210 is not directly stressed during the subsequent package process. The yield of the packaging process is improved.

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 상기 도 2 (ⅰ)의 C - C'의 절단면에 따른 공정 순서를 도시한 것이다. 3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention, and illustrate a process sequence according to a cutting plane taken along line C ′ of FIG.

도 3a를 참조하면, 하부 구조물이 구비된 반도체 기판(미도시) 상부에 제 1 층간 절연막(300)을 형성한다. Referring to FIG. 3A, a first interlayer insulating layer 300 is formed on a semiconductor substrate (not shown) having a lower structure.

다음에, 퓨즈 영역의 제 1 층간 절연막(300) 상부에 다수의 퓨즈(310)을 패터닝한다. 이때, 퓨즈(310)는 셀 영역의 플레이트 전극(미도시) 또는 금속 배선(미도시) 형성 공정 시 증착하고, 후속 패터닝 공정으로 형성한 것으로 다수의 퓨즈(310)가 라인/스페이스(Line/Space) 형태로 형성된 것이다.Next, a plurality of fuses 310 are patterned on the first interlayer insulating layer 300 in the fuse region. In this case, the fuse 310 is deposited during a plate electrode (not shown) or metal wiring (not shown) forming process of the cell region, and formed by a subsequent patterning process, and a plurality of fuses 310 are line / space (Line / Space). ) Is formed in the form.

그 다음, 퓨즈(310)를 포함하는 제 1 층간 절연막(300)의 전체 상부에 제 2 층간 절연막(320)을 형성한다. Next, the second interlayer insulating layer 320 is formed on the entirety of the first interlayer insulating layer 300 including the fuse 310.

여기서, 제 1 층간 절연막(300) 및 제 2 층간 절연막(320)은 질화막 또는 산화막으로 형성한다.Here, the first interlayer insulating film 300 and the second interlayer insulating film 320 are formed of a nitride film or an oxide film.

도 3b를 참조하면, 제 2 층간 절연막(320) 상부에 퓨즈(310)와 인접한 퓨즈(310) 사이의 제 2 층간 절연막(320)을 오픈시키는 감광막 패턴(330)을 형성한다. Referring to FIG. 3B, a photosensitive film pattern 330 is formed on the second interlayer insulating layer 320 to open the second interlayer insulating layer 320 between the fuse 310 and the adjacent fuse 310.

다음에, 감광막 패턴(330)을 마스크로 제 2 층간 절연막(320)을 식각하여 홀(335)을 형성한다. 여기서, 홀(335)은 건식 식각을 수행하여 형성한다.Next, the second interlayer insulating layer 320 is etched using the photoresist pattern 330 as a mask to form a hole 335. Here, the hole 335 is formed by performing dry etching.

이때, 홀(335) 측벽에 폴리머(Polymer)가 형성되도록 하여 후속 공정 시 홀(335)이 더 식각되는 것을 방지한다. In this case, a polymer is formed on the sidewall of the hole 335 to prevent the hole 335 from being etched during the subsequent process.

도 3c를 참조하면, 비등방성의 식각 특성을 가지는 식각 공정을 수행하여 퓨 즈(310) 하부에 형성된 제 1 층간 절연막(300) 및 퓨즈 상부에 형성된 제 2 층간 절연막(320)을 선택적으로 식각하여 퓨즈 박스(305)를 형성한다. Referring to FIG. 3C, a fuse is formed by selectively etching the first interlayer insulating layer 300 formed under the fuse 310 and the second interlayer insulating layer 320 formed on the fuse by performing an etching process having an anisotropic etching characteristic. Box 305 is formed.

여기서, 상기 식각 공정은 플라즈마(Plasma) 방식의 건식 식각 또는 HF 용액을 사용한 습식 식각인 것이 바람직하다. 이때, 상기 식각 공정은 홀(335)에 의해 노출된 영역을 통해 식각 가스 또는 식각 용액이 유입되어 제 2 층간 절연막(320) 및 제 1 층간 절연막(300)의 식각이 진행된다. Here, the etching process is preferably a dry etching of plasma (Plasma) method or a wet etching using HF solution. At this time, in the etching process, the etching gas or the etching solution flows through the region exposed by the hole 335, thereby etching the second interlayer insulating layer 320 and the first interlayer insulating layer 300.

여기서, 제 1 층간 절연막(300)은 퓨즈(310) 하부로부터 100 ~ 1000nm 깊이로 식각되는 것이 바람직하다.Here, the first interlayer insulating layer 300 is preferably etched to a depth of 100 ~ 1000nm from the lower portion of the fuse 310.

여기서, 제 1 및 제 2 층간 절연막(300, 320)의 식각비가 퓨즈(310)의 식각비보다 높으므로, 퓨즈(310)는 식각되지 않고 퓨즈(310) 상부 및 하부에 각각 형성되어 있는 제 1 및 제 2 층간 절연막(300, 320)만 식각된다.Here, since the etching ratio of the first and second interlayer insulating layers 300 and 320 is higher than the etching ratio of the fuse 310, the fuse 310 is not etched and is formed on the upper and lower portions of the fuse 310, respectively. And only the second interlayer insulating layers 300 and 320 are etched.

이때, 식각 가스 또는 식각 용액이 유입되는 홀(335) 측벽에는 폴리머(Polymer)가 형성되어 있으므로, 홀(335) 측벽에 인접한 제 2 층간 절연막(320)은 식각되지 않고, 홀(335)의 저부보다 낮은 위치에 형성된 제 2 층간 절연막(320)만 식각되도록 하는 것이 바람직하다.At this time, since a polymer is formed on the sidewall of the hole 335 into which the etching gas or the etching solution flows, the second interlayer insulating layer 320 adjacent to the sidewall of the hole 335 is not etched and the bottom of the hole 335 is not etched. It is preferable to etch only the second interlayer insulating film 320 formed at a lower position.

따라서, 퓨즈(310) 하부에 형성된 제 1 층간 절연막(300)이 일부 식각되어 공기층이 형성되고, 퓨즈(310) 상부도 공기층이 형성된다. 그러나, 퓨즈(310) 상부는 공기층 의해 일정 거리 이격된 위치에 퓨즈 박스(305)를 덮는 형태의 제 2 층간 절연막(320)이 남겨지게 된다. Therefore, a portion of the first interlayer insulating layer 300 formed under the fuse 310 is etched to form an air layer, and an air layer is formed on the fuse 310. However, the second interlayer insulating layer 320 is formed to cover the fuse box 305 at a position spaced apart by a predetermined distance from the upper portion of the fuse 310.

여기서, 제 2 층간 절연막(320)은 퓨즈(310) 상부 및 하부로부터 100 ~ 1000nm 만큼 이격되어 구비된 것이 바람직하다.Here, the second interlayer insulating layer 320 may be provided to be spaced apart by 100 to 1000 nm from the upper and lower portions of the fuse 310.

그 다음, 감광막 패턴(330)을 제거한다. Next, the photoresist pattern 330 is removed.

상기와 같이 퓨즈 상부가 완전히 노출되지 않고, 일정 거리 이격된 위치에 층간 절연막이 존재하게 되므로, 외부로부터의 스트레스(Stress)를 방지할 수 있다. As described above, since the upper part of the fuse is not completely exposed and the interlayer insulating layer is present at a predetermined distance, stress from the outside can be prevented.

도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 레이아웃 및 단면도.1 is a layout and a cross-sectional view showing a semiconductor device and a method of manufacturing the same according to the prior art.

도 2는 본 발명에 따른 반도체 소자를 도시한 레이아웃 및 단면도.2 is a layout and a cross-sectional view showing a semiconductor device according to the present invention.

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

< 도면의 주요 부분에 따른 부호 설명 ><Description of the symbols according to the main parts of the drawings>

200, 300 : 제 1 층간 절연막 205 : 퓨즈 박스200, 300: first interlayer insulating film 205: fuse box

210, 310 : 퓨즈 220, 320 : 제 2 층간 절연막210, 310: fuse 220, 320: second interlayer insulating film

225, 335 : 홀 330 : 감광막 패턴225, 335: hole 330: photosensitive film pattern

Claims (12)

하부 구조물 및 제 1 층간 절연막이 구비된 반도체 기판;A semiconductor substrate having a lower structure and a first interlayer insulating film; 상기 제 1 층간 절연막의 상측에 구비된 퓨즈;A fuse provided above the first interlayer insulating layer; 상기 퓨즈 상부 및 하부에 구비된 공기층; 및An air layer provided above and below the fuse; And 상기 퓨즈 상부의 공기층 상에 구비된 제 2 층간 절연막Second interlayer insulating film provided on the air layer above the fuse 을 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 퓨즈와 인접한 퓨즈 사이의 상기 제 2 층간 절연막에 구비된 홀을 더 포함하는 것을 특징으로 하는 반도체 소자.And a hole provided in the second interlayer insulating film between the fuse and the adjacent fuse. 제 1 항에 있어서, The method of claim 1, 상기 퓨즈는 라인/스페이스 형태인 것을 특징으로 하는 반도체 소자.The fuse is a semiconductor device, characterized in that the line / space form. 제 1 항에 있어서, The method of claim 1, 상기 퓨즈는 상기 제 1 층간 절연막 상부로부터 100 ~ 1000nm 이격되어 구비된 것을 특징으로 하는 반도체 소자. The fuse is a semiconductor device, characterized in that provided in the 100 ~ 1000nm spaced apart from the first interlayer insulating film. 제 1 항에 있어서, The method of claim 1, 상기 제 2 층간 절연막은 상기 퓨즈 상부로부터 100 ~ 1000nm 이격되어 구비된 것을 특징으로 하는 반도체 소자. The second insulating interlayer is a semiconductor device, characterized in that provided 100 ~ 1000nm spaced apart from the top of the fuse. 하부구조물이 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating layer on the semiconductor substrate having a lower structure; 상기 제 1 층간 절연막 상부에 다수의 퓨즈를 패터닝하는 단계;Patterning a plurality of fuses over the first interlayer insulating film; 상기 퓨즈를 포함하는 전체 상부에 제 2 층간 절연막을 형성하는 단계; 및Forming a second interlayer insulating film on the entirety of the fuse; And 상기 제 2 층간 절연막 및 제 1 층간 절연막을 선택적으로 식각하여 퓨즈 상부 및 하부에 공기층을 형성하는 단계Selectively etching the second interlayer insulating film and the first interlayer insulating film to form an air layer on and under the fuse; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제 6 항에 있어서, The method of claim 6, 상기 공기층은 100 ~ 1000nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The air layer is a method of manufacturing a semiconductor device, characterized in that formed in a thickness of 100 ~ 1000nm. 제 6 항에 있어서, The method of claim 6, 상기 퓨즈와 인접한 퓨즈 사이의 상기 제 2 층간 절연막을 식각하여 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And etching the second interlayer insulating film between the fuse and the adjacent fuse to form a hole. 제 8 항에 있어서, The method of claim 8, 상기 홀은 건식 식각을 진행하여 형성하며, 상기 식각 공정 시 상기 홀 측벽에 폴리머가 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The hole is formed by performing dry etching, and a method of manufacturing a semiconductor device, characterized in that the polymer is formed on the side wall of the hole during the etching process. 제 8 항에 있어서, The method of claim 8, 상기 공기층은 상기 홀 저부의 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the air layer is formed by etching the second interlayer insulating layer and the first interlayer insulating layer of the hole bottom part. 제 6 항에 있어서, The method of claim 6, 상기 제 1 및 제 2 층간 절연막의 식각 공정은 플라즈마 건식 식각인 것을 특징으로 하는 반도체 소자의 제조 방법.The etching process of the first and second interlayer insulating film is a plasma dry etching method of manufacturing a semiconductor device. 제 6 항에 있어서, The method of claim 6, 상기 제 1 및 제 2 층간 절연막의 식각 공정은 HF를 포함하는 용액을 사용한 습식 식각인 것을 특징으로 하는 반도체 소자의 제조 방법.The etching process of the first and second interlayer insulating film is a method of manufacturing a semiconductor device, characterized in that the wet etching using a solution containing HF.
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