KR20090096184A - Semiconductor package - Google Patents

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이승현
서민석
양승택
김종훈
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Abstract

A semiconductor package is provided to reduce electrical resistance of a semiconductor package by increase contact area of a conductive particle in a pump and an anisotropic conductive film. In a semiconductor package, a plurality of connection pads(112) is equipped in a substrate(110). A semiconductor chip(120) is arranged on the top of the substrate and has a plurality of bonding pads. A plurality of first bumps(134) are arranged so that it is separated from a connection pad and a bonding pad. The first pump is made of the gold(Au) or a lamination film of the gold(Au) and the nickel(Ni), and a second bump(132) is equipped between the first bump and the bonding pad. A second bump is made of the copper(Cu) or the nickel(Ni).

Description

반도체 패키지{Semiconductor package}Semiconductor Package {Semiconductor package}

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 전기적 저항을 감소시키고 전기적 연결 부분의 스트레스를 감소시킬 수 있는 반도체 패키지에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package capable of reducing electrical resistance and reducing stress in an electrical connection portion.

오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 반도체 패키지 조립 기술이다.The trend in today's electronics industry is to make products that are lighter, smaller, faster, more versatile, more powerful and more reliable. One of the key technologies that enables this product design goal is semiconductor package assembly technology.

상기 반도체 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩을 외부 환경으로부터 보호하고, 기판 상에 용이하게 실장되도록 하여 반도체 칩의 동작 신뢰성 확보하기 위한 기술이다.The semiconductor package assembly technology is a technology for securing operational reliability of a semiconductor chip by protecting the semiconductor chip on which an integrated circuit is formed through an wafer assembly process from an external environment and being easily mounted on a substrate.

일반적인 반도체 패키지 공정은 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하여 이루어지며, 반도체 패키지 공정은 웨이퍼를 절단하여 개개의 반도체 칩들로 분리시킨 다음 개개의 반도체 칩 별로 패키징 공정을 실시하는 방식 또는 웨이퍼에 일체로 패키징 공정을 수행한 후 개개의 반도체 칩으로 분리하 는 방법으로 수행한다.The general semiconductor package process includes processes such as chip attaching, wire bonding, molding, trimming and forming, and the semiconductor package process cuts the wafer into separate semiconductor chips, and then packages the individual semiconductor chips. It is carried out by the packaging process or integrally to the wafer and then separated into individual semiconductor chips.

한편, 상기 반도체 패키지를 구성하는 반도체 칩들은 기판 상에 배치되어 상기 기판과 금속와이어 등의 전기적인 연결 매개를 통해 전기적으로 연결된다. Meanwhile, the semiconductor chips constituting the semiconductor package are disposed on a substrate and electrically connected to the substrate through an electrical connection medium such as a metal wire.

상기 반도체 패키지는 반도체 패키지와 기판 간의 용이한 전기적 및 물리적 연결을 위하여 이방성 도전 필름(Anisotropic conductive film)을 이용할 수 있으며, 상기 이방성 도전 필름은 폴리머(Polymer) 등의 부도체 물질 내에 도전성 입자(Conductive particle)들이 분산 배치된 형태를 갖는 재료이다.The semiconductor package may use an anisotropic conductive film for easy electrical and physical connection between the semiconductor package and the substrate, and the anisotropic conductive film may be formed of conductive particles in a non-conductive material such as a polymer. Are materials having a dispersing arrangement.

상기 이방성 도전 필름을 이용한 반도체 패키지는 상기 이방성 도전 필름을 반도체 칩과 기판 사이에 개재하고, 열압착을 수행하여 반도체 칩의 본딩 패드 상에 형성되는 범프와 상기 기판의 접속 패드 사이에 상기 도전성 입자들이 배열되도록 하여 상기 반도체 칩과 기판은 전기적 및 물리적으로 연결한다.In the semiconductor package using the anisotropic conductive film, the conductive particles are interposed between the bump formed on the bonding pad of the semiconductor chip by interposing the anisotropic conductive film between the semiconductor chip and the substrate and performing thermal compression bonding. Arranged so that the semiconductor chip and the substrate are electrically and physically connected.

상기 이방성 도전 필름을 이용한 반도체 패키지는 도전성 입자와 상기 범프의 접합이 매우 중요하며, 현재는 본딩 패드 상에 형성된 기둥 형태의 범프와 상기 접속 패드가 도전성 입자를 매개로 전기적으로 연결되어 있어 접합 면적이 작음으로 인해 전기적 저항이 높으며, 상기 높은 저항은 신호의 지연(Delay)을 유발시킨다.In the semiconductor package using the anisotropic conductive film, the bonding of the conductive particles and the bumps is very important.At present, the pillar-shaped bump formed on the bonding pad and the connection pad are electrically connected through the conductive particles, so that the bonding area is increased. Due to its small electrical resistance, the high resistance causes a delay of the signal.

본 발명은 전기적 저항을 감소시키고 전기적 연결 부분의 스트레스를 감소시킬 수 있는 반도체 패키지를 제공한다.The present invention provides a semiconductor package capable of reducing electrical resistance and reducing stress in the electrical connection portion.

본 발명에 따른 반도체 패키지는, 다수의 접속 패드가 구비된 기판; 상기 기판 상부에 배치되며, 다수의 본딩 패드를 갖는 반도체 칩; 및 상기 기판의 각 접속 패드와 상기 접속 패드와 대응하는 반도체 칩의 본딩 패드 사이에 상호 이격되도록 배치된 다수의 제1범프를 포함한다.A semiconductor package according to the present invention includes a substrate having a plurality of connection pads; A semiconductor chip disposed on the substrate and having a plurality of bonding pads; And a plurality of first bumps disposed to be spaced apart from each other between the connection pads of the substrate and the bonding pads of the semiconductor chip corresponding to the connection pads.

상기 제1범프는 금(Au)으로 이루어지거나 또는 니켈(Ni)과 금(Au)의 적층막으로 이루어진다.The first bump is made of gold (Au) or a laminated film of nickel (Ni) and gold (Au).

상기 제1범프와 상기 본딩 패드 사이에 구비된 제2범프를 더 포함한다.The device further includes a second bump provided between the first bump and the bonding pad.

상기 제2범프는 구리(Cu) 또는 니켈(Ni)로 이루어진다.The second bump is made of copper (Cu) or nickel (Ni).

상기 제1범프와 상기 접속 패드 사이를 포함하여 상기 기판과 반도체 칩 사이에 개재된 이방성 도전 필름(Anisotropic conductive film)을 더 포함한다.And an anisotropic conductive film interposed between the first bump and the connection pad and interposed between the substrate and the semiconductor chip.

본 발명은 반도체 칩의 본딩 패드 상에 상호 이격되고 돌출된 형태를 갖는 범프를 형성하고, 도전성 입자를 구비한 이방성 도전 필름을 매개로 상기 반도체 칩과 기판 간이 전기적으로 연결되도록 반도체 패키지를 형성한다.According to the present invention, bumps having a shape spaced apart from each other and protruding from each other are formed on a bonding pad of a semiconductor chip, and a semiconductor package is formed so that the semiconductor chip and the substrate are electrically connected to each other via an anisotropic conductive film having conductive particles.

따라서, 상기 반도체 칩의 돌출된 형태를 갖는 범프와 상기 이방성 도전 필름에 구비된 도전성 입자의 접합 면적을 넓힘으로써 반도체 패키지의 전기적인 저항을 낮추고, 상기 금속으로 이루어진 범프의 형성시 발생하는 스트레스를 분산시킬 수 있다.Therefore, the electrical resistance of the semiconductor package is lowered by widening the bonding area between the bump having the protruding shape of the semiconductor chip and the conductive particles provided in the anisotropic conductive film, and dispersing the stress generated during the formation of the bump made of the metal. You can.

본 발명은 반도체 칩의 본딩 패드 상에 상호 이격되고 돌출된 형태를 갖는 범프를 형성하고, 도전성 입자를 구비한 이방성 도전 필름을 매개로 상기 반도체 칩과 기판 간이 전기적으로 연결되도록 반도체 패키지를 형성한다.According to the present invention, bumps having a shape spaced apart from each other and protruding from each other are formed on a bonding pad of a semiconductor chip, and a semiconductor package is formed so that the semiconductor chip and the substrate are electrically connected to each other via an anisotropic conductive film having conductive particles.

따라서, 상기 반도체 칩의 돌출된 형태를 갖는 범프와 상기 이방성 도전 필름에 구비된 도전성 입자의 접합 면적을 넓힘으로써 반도체 패키지의 전기적인 저항을 낮추고, 상기 금속으로 이루어진 범프의 형성시 발생하는 스트레스를 분산시킬 수 있다.Therefore, the electrical resistance of the semiconductor package is lowered by widening the bonding area between the bump having the protruding shape of the semiconductor chip and the conductive particles provided in the anisotropic conductive film, and dispersing the stress generated during the formation of the bump made of the metal. You can.

이하에서는 본 발명의 실시예에 따른 반도체 패키지 및 그의 제조 방법을 상세히 설명하도록 한다.Hereinafter, a semiconductor package and a manufacturing method thereof according to an embodiment of the present invention will be described in detail.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 도면이다.1A and 1B illustrate a semiconductor package according to an embodiment of the present invention.

도 1a 및 도 1b를 참조하면, 다수의 접속 패드(112)가 구비된 기판(110) 상에 상면에 다수의 본딩 패드(122)를 갖는 반도체 칩(120)이 배치된다.1A and 1B, a semiconductor chip 120 having a plurality of bonding pads 122 is disposed on a top surface of a substrate 110 provided with a plurality of connection pads 112.

상기 기판(110)의 접속 패드(112)와 상기 반도체 칩(120)의 본딩 패드(122)는 상기 반도체 칩(120)의 본딩 패드(122) 상에 형성된 제1 및 제2범프(134, 132) 및 상기 제1 및 제2범프(134, 132)와 접속 패드(112) 사이에 개재되고 도전성 입자(Conductive particle:138)가 함유된 이방성 도전 필름(Anisotropic conductive film:136)을 포함하는 연결부(130)를 통하여 전기적으로 연결된다.The connection pads 112 of the substrate 110 and the bonding pads 122 of the semiconductor chip 120 are first and second bumps 134 and 132 formed on the bonding pads 122 of the semiconductor chip 120. And a connection part including an anisotropic conductive film 136 interposed between the first and second bumps 134 and 132 and the connection pad 112 and containing conductive particles 138. 130 is electrically connected.

상기 연결부(130)의 상기 제1 및 제2범프(134, 132)는 상기 반도체 칩(120)의 본딩 패드(122) 상부에 형성된 제2범프(132)와 상기 제2범프(132) 상에 상호 이 격되도록 배치되는 다수의 제1범프(134)로 이루어지며, 상기 제2범프(132)의 하면에는 금속씨드막(140)이 구비된다.The first and second bumps 134 and 132 of the connection unit 130 are disposed on the second bump 132 and the second bump 132 formed on the bonding pad 122 of the semiconductor chip 120. A plurality of first bumps 134 are disposed to be spaced apart from each other, and a metal seed film 140 is provided on a bottom surface of the second bumps 132.

상기 제1범프(134)는 상기 제2범프(132) 상에 돌출된 형태로 형성되어 상기 이방성 도전 필름(136)의 도전성 입자(136)와의 접합 면적을 넓혀 반도체 패키지의 전기적인 저항을 낮추며, 상기 금속으로 이루어진 범프의 형성시 발생하는 스트레스를 분산시키도록 역할한다. The first bump 134 is formed to protrude on the second bump 132 to increase the bonding area with the conductive particles 136 of the anisotropic conductive film 136 to lower the electrical resistance of the semiconductor package, It serves to distribute the stress generated during the formation of the bump made of the metal.

상기 연결부(130)의 도전성 입자(138)를 포함하는 이방성 도전 필름(136)은 상기 기판(110)과 반도체 칩(120) 사이에 전체에 개재되어 상기 기판(110)과 반도체 칩(120)을 전기적 및 물리적으로 연결한다.The anisotropic conductive film 136 including the conductive particles 138 of the connecting portion 130 is interposed between the substrate 110 and the semiconductor chip 120 to connect the substrate 110 and the semiconductor chip 120. Electrically and physically connected.

상기 제2범프(132)는 구리(Cu) 또는 니켈(Ni)로 이루어지며, 상기 제1범프(134)는 금(Au)으로 이루어지거나 또는 니켈(Ni)과 금(Au)의 적층막의 형태로 이루어진다. The second bump 132 is made of copper (Cu) or nickel (Ni), and the first bump 134 is made of gold (Au), or a form of a laminated film of nickel (Ni) and gold (Au). Is made of.

한편, 본 발명의 실시예에 따른 반도체 패키지는 도 2a 내지 도 2e에 도시된 방법으로 형성한다.Meanwhile, the semiconductor package according to the embodiment of the present invention is formed by the method illustrated in FIGS. 2A to 2E.

도 2a를 참조하면, 상면에 다수의 본딩 패드(122)를 구비한 반도체 칩(120)의 상면에 도금 공정을 수행하기 위한 금속씨드막(140)을 형성한다. Referring to FIG. 2A, a metal seed layer 140 for performing a plating process is formed on an upper surface of a semiconductor chip 120 having a plurality of bonding pads 122 formed thereon.

그런 다음, 상기 금속씨드막(140) 상에 상기 본딩 패드(122) 부분을 노출시키는 제1마스크패턴(142)을 형성한다.Next, a first mask pattern 142 is formed on the metal seed layer 140 to expose a portion of the bonding pad 122.

도 2b를 참조하면, 상기 노출된 본딩 패드(122)의 상부 영역에 도금 공정을 이용하여 구리(Cu) 또는 니켈(Ni)로 이루어진 제2범프(132)를 형성한다. Referring to FIG. 2B, a second bump 132 made of copper (Cu) or nickel (Ni) is formed in the upper region of the exposed bonding pad 122 by using a plating process.

그런 다음, 상기 제1마스크패턴 및 상기 제1마스크패턴 하부의 금속씨드막을 제거한다.Thereafter, the first mask pattern and the metal seed film under the first mask pattern are removed.

도 2c를 참조하면, 상기 제2범프(132)의 상부를 포함한 상기 반도체 칩(120)의 상면에 제2마스크패턴(144)를 형성한다. 상기 제2범프(132)의 상부에 형성된 상기 제2마스크패턴(144)은 상기 제2범프(132)의 상부에 상호 이격된 간격을 갖는 패턴의 형태로 형성한다. Referring to FIG. 2C, a second mask pattern 144 is formed on the upper surface of the semiconductor chip 120 including the upper portion of the second bump 132. The second mask pattern 144 formed on the second bump 132 is formed in the form of a pattern having a spaced apart from each other on the upper portion of the second bump 132.

도 2d를 참조하면, 상기 노출된 제2범프(132)의 상면에 도금 공정을 수행하여 금(Au)으로 이루어지거나 또는 니켈(Ni)과 금(Au)의 적층막의 형태로 이루어진 제1범프(134)를 형성한다. Referring to FIG. 2D, a plating process is performed on the exposed upper surface of the second bump 132 to form a first bump formed of gold (Au) or a laminated film of nickel (Ni) and gold (Au). 134).

도 2e를 참조하면, 상기 반도체 칩(120)을 상기 반도체 칩(120)의 본딩 패드(122)와 대응하는 위치에 접속 패드(112)가 구비된 기판(110)과 내부에 도전성 입자(138)가 구비된 이방성 도전 필름(136)을 매개로 상호 전기적 및 물리적으로 연결하여 반도체 패키지의 제조를 완료한다.Referring to FIG. 2E, the semiconductor chip 120 is provided with a connection pad 112 at a position corresponding to the bonding pad 122 of the semiconductor chip 120, and conductive particles 138 therein. The anisotropic conductive film 136 is provided with electrical and physically connected to each other to complete the manufacture of the semiconductor package.

상기 반도체 패키지의 범프들은 형성하는 도금 공정은 전해도금 및 무전해 도금 공정을 이용하는 형성하며, 상기 금속씨드막은 상기 전해도금 및 무전해 도금 공정에 따라 제거 시점을 달리할 수 있다.The plating process of forming bumps of the semiconductor package may be performed using an electroplating process and an electroless plating process, and the metal seed layer may have a different removal point according to the electroplating and electroless plating process.

한편, 도 3a 내지 도 3b에 도시된 바와 같이, 반도체 패키지를 형성하기 위한 연결부(230)의 제1범프(234)는 도 1a에서와 같이 제2범프를 형성하지 않고, 상기 반도체 칩(220)의 본딩 패드(222) 상에 직접적으로 형성될 수 있다. 3A to 3B, the first bump 234 of the connection portion 230 for forming the semiconductor package does not form the second bump as in FIG. 1A, and the semiconductor chip 220 does not form the second bump. It may be formed directly on the bonding pad 222 of the.

즉, 상기 기판(210)의 접속 패드(212)와 상기 반도체 칩(220)의 본딩 패 드(222)는 상기 반도체 칩(220)의 본딩 패드(222) 상에 형성된 범프(234) 및 상기 범프(234)와 접속 패드(212) 사이에 개재되고 도전성 입자(238)가 함유된 이방성 도전 필름(236)을 포함하는 연결부(230)를 통하여 전기적으로 연결된다.That is, the connection pads 212 of the substrate 210 and the bonding pads 222 of the semiconductor chip 220 are bumps 234 and the bumps formed on the bonding pads 222 of the semiconductor chip 220. It is electrically connected between the connection part 230 including the anisotropic conductive film 236 interposed between the 234 and the connection pad 212 and containing the conductive particles 238.

상기 범프(234)는 금(Au)으로 이루어지거나 또는 니켈(Ni)과 금(Au)의 적층막으로 이루어진다.The bump 234 is made of gold (Au) or a laminated film of nickel (Ni) and gold (Au).

상기 도 1a에서 도시된 도면 부호와 대응하는 상기 도 3a에서 미도시된 도면 부호는 동일한 구성을 가져 설명을 생략한다.Reference numerals not shown in FIG. 3A corresponding to those shown in FIG. 1A have the same configuration and will not be described.

이상에서와 같이, 본 발명은 반도체 칩의 본딩 패드 상에 상호 이격되고 돌출된 형태를 갖는 범프를 형성하고, 도전성 입자를 구비한 이방성 도전 필름을 매개로 상기 반도체 칩과 기판 간이 전기적으로 연결되도록 반도체 패키지를 형성한다. As described above, the present invention is to form a bump having a shape spaced apart from each other and protruded on the bonding pad of the semiconductor chip, and the semiconductor so that the semiconductor chip and the substrate is electrically connected through an anisotropic conductive film having conductive particles Form a package.

따라서, 상기 반도체 칩의 돌출된 형태를 갖는 범프와 상기 이방성 도전 필름에 구비된 도전성 입자의 접합 면적을 넓힘으로써 반도체 패키지의 전기적인 저항을 낮추고, 상기 금속으로 이루어진 범프의 형성시 발생하는 스트레스를 분산시킬 수 있다.Therefore, the electrical resistance of the semiconductor package is lowered by widening the bonding area between the bump having the protruding shape of the semiconductor chip and the conductive particles provided in the anisotropic conductive film, and dispersing the stress generated during the formation of the bump made of the metal. You can.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 도면.1A and 1B illustrate a semiconductor package according to an embodiment of the present invention.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정별 도면.2A to 2E are process-specific diagrams for describing a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 도면.3A and 3B illustrate a semiconductor package according to another embodiment of the present invention.

Claims (5)

다수의 접속 패드가 구비된 기판; A substrate having a plurality of connection pads; 상기 기판 상부에 배치되며, 다수의 본딩 패드를 갖는 반도체 칩; 및A semiconductor chip disposed on the substrate and having a plurality of bonding pads; And 상기 기판의 각 접속 패드와 상기 접속 패드와 대응하는 반도체 칩의 본딩 패드 사이에 상호 이격되도록 배치된 다수의 제1범프;A plurality of first bumps disposed to be spaced apart from each other between the connection pads of the substrate and the bonding pads of the semiconductor chip corresponding to the connection pads; 를 포함하는 것을 특징으로 하는 반도체 패키지.Semiconductor package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1범프는 금(Au)으로 이루어지거나 또는 니켈(Ni)과 금(Au)의 적층막으로 이루어진 것을 특징으로 하는 반도체 패키지.The first bump is made of gold (Au) or a semiconductor package, characterized in that made of a laminated film of nickel (Ni) and gold (Au). 제 1 항에 있어서,The method of claim 1, 상기 제1범프와 상기 본딩 패드 사이에 구비된 제2범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a second bump provided between the first bump and the bonding pad. 제 3 항에 있어서,The method of claim 3, wherein 상기 제2범프는 구리(Cu) 또는 니켈(Ni)로 이루어진 것을 특징으로 하는 반도체 패키지.The second bump is a semiconductor package, characterized in that made of copper (Cu) or nickel (Ni). 제 1 항에 있어서,The method of claim 1, 상기 제1범프와 상기 접속 패드 사이를 포함하여 상기 기판과 반도체 칩 사이에 개재된 이방성 도전 필름(Anisotropic conductive film)을 더 포함하는 것을 특징으로 하는 반도체 패키지.And an anisotropic conductive film interposed between the first bump and the connection pad and interposed between the substrate and the semiconductor chip.
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* Cited by examiner, † Cited by third party
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KR101469589B1 (en) * 2013-02-01 2014-12-05 칩본드 테크놀러지 코포레이션 Semiconductor packaging process and structure thereof
US9324696B2 (en) 2013-08-29 2016-04-26 Samsung Electronics Co., Ltd. Package-on-package devices, methods of fabricating the same, and semiconductor packages
KR20190070369A (en) * 2017-12-12 2019-06-21 삼성디스플레이 주식회사 Driving integrated circuit and display device including the same

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