KR20090082208A - 주파수의 도함수의 구분적 추정치를 사용하는 클럭 및 데이터 복구 - Google Patents

주파수의 도함수의 구분적 추정치를 사용하는 클럭 및 데이터 복구 Download PDF

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토마스 에이치. 3세 그리어
제이드 엠. 카이저
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Abstract

본 발명은 클럭 데이터 복구를 수행하기 위한 시스템 및 방법을 제공한다. 상기 시스템은, 데이터 송신기 클럭의 주파수와 수신기 클럭(15)의 주파수 사이의 오프셋의 변화율에 대한 3개 이상의 추정치에 따라 복구된 클럭 신호(30)의 위상을 설정한다.

Description

주파수의 도함수의 구분적 추정치를 사용하는 클럭 및 데이터 복구{CLOCK AND DATA RECOVERY EMPLOYING PIECE-WISE ESTIMATION OF THE DERIVATIVE OF THE FREQUENCY}
본 출원은 2006년 10월 6일자로 출원된 미국 가특허출원 제60/849,868호의 출원일을 우선일로 주장하며, 그 내용은 원용에 의해 본 명세서에 포함된다.
현대의 디지털 시스템은 통상적으로, 디지털 심볼의 시퀀스로 이루어진 디지털 신호를 사용하여 서로 통신할 수 있는 복수개의 디지털 디바이스를 포함한다. 디지털 심볼은, 흔히 유닛 간격 또는 데이터 간격이라고 지칭되는 시간 간격을 차지한다. 디지털 디바이스는 통신 채널과 관련된 신호 변수를 송신기 클럭에 따라 각각의 데이터 간격을 위한 복수개의 소정값 중 하나로 설정함으로써 디지털 데이터 신호를 전송할 수 있다. 디지털 신호를 수신하는 디지털 디바이스는 수신기 클럭에 따라 신호의 연속적 샘플을 취하고, 샘플이 나타내는 신호 변수의 값을 결정한다. 수신기 클럭은 바람직하게 디지털 신호와 동기되어, 샘플은 비트 간격에 대응하는 시간에 취해진다.
데이터를 고속으로 통신하기 위해, 데이터 간격을 가능한 한 짧게 하는 것이 바람직한데, 이것은 수신 디바이스에 의해 사용되는 수신기 클럭과 인입 신 호(incoming signal)의 데이터 간격 사이의 동기화에 더 큰 정밀도를 필요로 한다. 예를 들면, PCI Express, SONET, InfiniBand 및 XAUI와 같은 현대의 인터페이싱 및 통신 프로토콜은 나노초 이하의 크기의 데이터 간격을 사용하며, 1개의 데이터 간격의 몇 분의 1 내로 데이터 간격에 동기되는 클럭을 수신 디바이스가 사용할 것을 필요로 한다. 동기화를 용이하게 하기 위해, 많은 디지털 시스템은, 송신기 클럭과 수신기 클럭이 모두 비교적 안정된 주파수를 가지도록 디자인된다. 그러나, 그러한 시스템은 특정 주파수에서 또는 그 근처에서 전자기 간섭(EMI)을 받을 수 있으며, 특정 주파수에서 또는 그 근처에서 신호에 민감한 다른 시스템과 간섭할 수 있다.
이하의 상세한 설명은 예로서 주어진 것이고 본 발명을 기술되는 특정한 실시예에만 한정시키고자 하는 것이 아니며, 유사한 도면부호가 유사한 소자 및 부품을 나타내는 첨부된 도면과 관련하여 가장 잘 이해될 수 있다.
도 1은 클럭 신호에 적용될 수 있는 삼각 주파수 변조를 도시하는 그래프이다.
도 2A는 송신기 클럭에 적용될 수 있는 삼각 주파수 변조를 도시하는 그래프이다.
도 2B는 수신기 클럭에 적용될 수 있는 삼각 주파수 변조를 도시하는 그래프이다.
도 2C는 도 2A에 도시된 바와 같이 변조되는 송신기 클럭과 도 2B에 도시된 바와 같이 변조되는 수신기 클럭 사이의 주파수 오프셋 파형을 도시하는 그래프이다.
도 3은 송신기 클럭 및 수신기 클럭 중 하나 또는 둘 다에 적용되는 주파수 변조를 가지는 통신 시스템을 도시하는 블럭도이다.
도 4는, 도 2A에 도시된 바와 같이 변조되는 송신기 클럭과 도 2B에 도시된 바와 같이 변조되는 수신기 클럭 사이의 시간에 따른 주파수 오프셋 파형을 도시하는 그래프이다.
도 5는 본 발명의 시스템 및 방법의 제1 실시예에 따른 클럭 복구 회로의 기능 블럭도이다.
도 5A는 본 발명의 시스템 및 방법에 사용하기에 적합한 데이터 구조의 예를 도시하는 도면이다.
도 5B는 본 발명의 시스템 및 방법에 사용하기에 적합한 디지털 위상 동기 루프(DPLL)의 기능 블럭도이다.
도 6은 본 발명의 시스템 및 방법의 제2 실시예에 따른 클럭 복구 회로의 기능 블럭도이다.
도 7은 본 발명의 시스템 및 방법의 제3 실시예에 따른 클럭 복구 회로의 기능 블럭도이다.
도 8은 본 발명의 시스템 및 방법의 제4 실시예에 따른 클럭 복구 회로의 기능 블럭도이다.
EMI를 감소시키기 위해, 디지털 시스템은 시간에 따라 변하는 주파수를 가지는 클럭 신호를 사용할 수 있다. 즉, 디지털 시스템은 디지털 시스템에서 송신기 및/또는 수신기에 주파수 변조를 부여할 수 있다. 클럭 신호의 주파수를 변경시킴으로써, 클럭 신호가 특정 주파수에 집중되는 EMI를 발생시키지 않도록, 클럭 신호의 스펙트럼이 주파수 대역에 걸쳐 확산된다. 따라서, 확산된 스펙트럼 클럭 신호의 주파수 대역 내에 있는 좁은 주파수 대역을 가진 신호는, 클럭 신호의 스펙트럼이 협대역 신호와 동일한 주파수에 집중되어 있었던 경우에 식별될 수 있는 것보다 더 용이하게 식별될 수 있다. 더욱이, 클럭 신호의 스펙트럼을 확산시키면, 클럭 신호의 주파수 대역 내의 협대역 신호가 클럭 신호와 심각하게 간섭할 가능성을 작게 한다.
확산된 스펙트럼 클럭 신호를 발생시키는 한 가지 방법은 클럭 신호에 삼각 주파수 변조를 적용하는 것에 의한 것이다. 도 1은, 클럭 신호에 적용될 수 있는 삼각 주파수 변조를 도시하는 그래프이다. 도 1에서, 주파수는 피크 주파수로부터 피크 주파수보다 5000ppm(parts per million) 낮은 주파수까지 변한다. 변조는 주기적이고, 30μs 내지 33μs의 범위에 있는 주기를 가진다.
도 1의 변조에 따라 송신기 클럭과 수신기 클럭 중 하나만 변조시키고 다른 클럭은 피크 주파수에 유지하는 경우에, 도 1에 도시된 변조는 또한, 송신기 클럭과 수신기 클럭 사이에서 시간이 흐르면서 주파수 오프셋을 나타낸다. 어떤 경우에도, 도 1에 도시된 삼각 주파수 변조는 단지 설명을 위한 것이다.
본 발명의 시스템 및 방법의 일실시예에서, 주파수 변조는, 송신기 클럭과 수신기 클럭 사이의 주파수 오프셋, 따라서 송신된 데이터 신호와 수신기 클럭 사이의 주파수 오프셋이 사다리꼴 파형 패턴을 보이도록, 송신기 클럭과 수신기 클럭에 부여된다. 그러한 삼각 주파수 오프셋이 달성되는 방법을 설명하기 위해, 도 2A, 도 2B 및 도 2C를 참조한다.
도 2A는 송신기 클럭에 적용되는 삼각 주파수 변조를 도시하는 그래프이다. 도 2B는 수신기 클럭에 적용되는 삼각 주파수 변조를 도시하는 그래프이다. 도 2A 및 도 2B에 도시된 변조가 시간에 걸쳐 서로로부터 오프셋을 가질 때(도시된 바와 같음), 송신기 클럭과 수신기 클럭 사이의 유효 주파수 오프셋은 사다리꼴 파형을 따른다. 도 2C는, 도 2A에 도시된 바와 같이 변조되는 송신기 클럭과 도 2B에 도시된 바와 같이 변조되는 수신기 클럭 사이의 주파수 오프셋을 도시하는 그래프이다.
이러한 설명을 목적으로, 본 발명의 시스템 및 방법을, 도 2C에 도시된 사다리꼴 주파수 오프셋과 관련하여 설명한다. 그러나, 이러한 설명에 비추어, 당업자는, 본 발명의 시스템 및 방법이 적용될 수 있는 넓은 범위의 주파수 오프셋 파형을 용이하게 알 수 있을 것이다. 예를 들면, 삼각 파형보다 더 복잡한 형상을 가지는 변조가, 송신기 클럭 또는 수신기 클럭에 적용될 수 있어, 삼각 또는 사다리꼴 파형보다 더 복잡한 형상을 가지는 주파수 오프셋 파형을 발생시킨다.
도 3은, 통신 채널(303)을 통해 결합되는 데이터 송신 디바이스(301) 및 데이터 수신 디바이스(302)를 구비하는 통신 시스템(300)을 도시하고 있다. 데이터 송신 디바이스(301)는 송신기 클럭(TX 클럭)에 따라 데이터 신호를 통신 채널(303)에 보내는 하나 이상의 송신기(301a)를 포함하고, 데이터 수신 디바이스(302)는 수신기 클럭(RX 클럭)으로부터 생성되는 하나 이상의 클럭 신호(30)에 따라 데이터 신호를 수신하는 하나 이상의 수신기(302a)를 포함한다. 일실시예에서, 주파수 변조는 TX 클럭과 RX 클럭 사이에서 시간에 따라 변하는 주파수 오프셋을 부여하기 위해 TX 클럭과 RX 클럭 중 하나 또는 둘 다에 적용된다.
수신 디바이스(302)는 하나 이상의 복구된 클럭 신호(30)를 발생시키기 위해 클럭 복구 회로(100)를 더 포함한다. 일실시예에서, 클럭 복구 회로(100)는, 제어 신호(35)를 발생시키는 피드백 회로(48), 및 제어 신호(35)에 따라 수신기 클럭(15)으로부터 하나 이상의 복구 클럭 신호(30)를 발생시키는 클럭 발생 회로(12)를 포함한다.
일실시예에 따른 클럭 복구 회로(100)는 주기적 주파수 오프셋 파형의 구분적 선형(piece-wise linear, PWL) 추정치를 사용한다. 파형은 파형의 주기 내에서 복수개의 세그먼트("N" 세그먼트)를 가로지르고, 램프 레이트(ramp rate)는 각각의 세그먼트와 관련되는 것으로 간주된다. 1개의 주기 내에서의 세그먼트의 수("N")는 파형의 복잡성에 의존할 수 있다. 각각의 세그먼트의 램프 레이트는 데이터 신호의 위상 이동을 추적하기 위해 사용되고, 세그먼트별 베이스로 자유롭게 변한다. 특정 세그먼트와 관련되는 램프 레이트는 각각의 세그먼트를 위한 주파수 오프셋의 도함수와 동일하다. 램프 레이트는 반복적으로 갱신될 수 있다. 예를 들면, 주파수 오프셋 파형이 새로운 세그먼트에 진입할 때마다, 세그먼트를 위한 램프 레이트의 이전에 생성된 추정치가 세그먼트를 위한 초기 램프 레이트 값으로서 사용된다. 주어진 주기(또는 "반복") 동안 파형이 세그먼트를 가로지를 때, 그 세그먼트를 위한 램프 레이트 값이 정교해지고(refine), 세그먼트의 종료 시점에서 결정되는 램프 레이트를 위한 추정치는, 연속적 반복 동안에 동일한 세그먼트를 위한 초기 램프 레이트 값으로서 사용된다.
도 4는, 도 2C에 도시된 주파수 오프셋 파형의 주기가 일실시예에 따라 "N"개의 세그먼트로 분할되는 방법을 도시하는 그래프이다. 특히, 도 4는 주파수 오프셋 파형의 주기 "K"의 세그먼트를 도시하고 있다. 주기 "K-1"은 주기 "K"에 선행하고 주기 "K+1"은 주기 "K"를 뒤따른다. 도 4에 도시된 분할은 도 5 내지 도 8의 실시예에 대한 이하의 설명과 관련하여 참조되는 분할이다.
이제 도 5를 참조하면, 본 발명의 시스템 및 방법의 제1 실시예에 따른 클럭 복구 회로(400)의 기능적 블럭도가 도시되어 있다. 클럭 복구 회로(400)는 도 3의 클럭 복구 회로(100)에 대응한다. 도 5로부터 알 수 있듯이, 클럭 복구 회로(400)는 수신기 클럭 신호로부터 하나 이상의 복구된 클럭 신호(30)를 발생시키기 위한 클럭 발생 회로(12)를 포함한다. 일실시예에서, 클럭 발생 회로(12)는 수신기 클럭 신호(15)에 따라 복수개의 코어 신호(20)를 발생시키는 코어 루프(10), 및 코어 신호(20)로부터 복수개의 복구된 클럭 신호(30)를 발생시키기 위한 위상 디지털-아날로그 변환기(위상 DAC)(25)를 포함한다. 코어 루프(10)는 수신기 클럭 신호와 동일한 주파수를 가지지만 신호별로 위상이 변하는 주기적 신호로서 코어 신호(20)를 발생시키기 위한 다상 위상 동기 루프(multi-phase phase locked loop)(도시되 지 않음)를 포함할 수 있다. 코어 신호는 위상 DAC(25)를 통과하게 되고, 위상 DAC(25)는 코어 신호를 사용하여 디지털 위상 추정 신호(35)에 따라 복구된 클럭 신호(30)를 발생시킨다. 복구된 클럭 신호(30)는 우수한 위상 해상도를 가지며, 전이점(타이밍 복구를 위한 것임)과 중앙점(데이터 복구를 위한 것임)에서 데이터(5)를 샘플링하기 위해 사용되는 주기 신호이다. 복구된 클럭 신호(30)는, 데이터와 동기하는 클럭이 데이터를 샘플링하는 것과 동일한 방식으로 인입 데이터(5)를 샘플링하도록 집합적으로 동작할 수 있기 때문에, 복구된 클럭 신호(30)들은 단일의 "복구된 클럭"을 집합적으로 구성한다고 말한다.
코어 신호(20) 및 복구된 클럭 신호(30)는 아날로그 신호이고, 디지털 위상 추정 신호(35)는 디지털 버스를 통해 위상 DAC(25)를 통과하게 된다는 것에 유의하여야 한다. 이러한 점에서, 디지털 위상 추정 신호(35)는, 회로의 인입 데이터의 위상 추정치에 대응하는 복구된 클럭 신호를 발생시키기 위해 코어 신호와 관련하여 사용된다. 따라서, 위상 DAC(25)는 디지털 위상 추정 신호(35)를 디지털 위상으로부터 아날로그 위상으로 "변환"시킨다고 말한다. 일실시예에서, 위상 DAC(25)는, 위상 추정 신호(35)에 응답하여 코어 신호(20)의 위상을 이동시키는 위상 시프터(phase shifter)이다. 위상 시프터는 위상 보간기(phase interpolator) 및/또는 가변 지연선을 사용하여 구현될 수 있다.
위상 DAC(25)에 의해 생성되는 복구된 클럭 신호(30)는, 데이터를 복구하고 위상 오차 신호(45)를 발생시키기 위해 복구된 클럭 신호(30)를 사용하여 인입 데이터(5)를 샘플링하는 위상 검출기를 통과하게 되며, 위상 오차 신호는 복구된 클 럭 신호가 인입 데이터 신호에 대해 상대적으로 이른지, 상대적으로 늦은지, 또는 밀접하게 정렬되어 있는지를 나타낸다.
다음에, 위상 오차 신호(45)는 디지털 위상 추정 신호(35)를 인입 데이터 신호와 더욱 양호하게 정렬시키기 위해 디지털 위상 추정 신호(35)를 갱신하는 값을 발생시키기 위해 위상 오차 신호(45)를 사용하는 피드백 회로(48)를 통과하게 된다.
위상 오차 신호(45)가 통과하게 되는 피드백 회로(48)는 곱셈 블럭(50, 55, 125)을 포함한다. 곱셈 블럭(50, 55, 125)은 각각의 수학적 상수 "KP", "KF" 및 "KR"를 위상 오차 신호(45)에 곱한다. 피드백 회로(48)는, 곱셈 블럭(50)과 연관된 누산기(70), 곱셈 블럭(55)과 연관된 누산기(75), 및 곱셈 블럭(125)과 연관된 누산기(1201 내지 120N)를 포함한다. 각각의 누산기는 지연 소자(Z-1)를 포함하며, 지연 소자(Z-1)의 출력은 입력에 피드백되어, 지연 소자의 출력 신호는 지연 소자의 입력 신호에 더해지고, 그 결과는 새로운 소자 출력 신호로서 저장된다. 일실시예에서, 누산기는 클록에 의해 동작하는 저장 소자(clocked storage element)로서 구현된다.
누산기(accumulator)(70)는 "위상 누산기"로 지칭되는데, 그 이유는 그 출력이, 시스템이 동기 상태(in lock)일 때, 인입 데이터 신호(5)의 위상과 수신기 클럭 신호(15)의 위상 사이의 차이에 비례하기 때문이다. 누산기(75)는 "주파수 누 산기"로 지칭되는데, 그 이유는 그 출력이, 시스템이 동기 상태일 때, 인입 데이터 신호의 주파수와 수신기 클럭 신호의 주파수 사이의 차이에 비례하기 때문이다. 누산기(1201 내지 120N)는 "비율 누산기(rate accumulator)"로 지칭되는데, 그 이유는 각각의 누산기의 출력이, 시스템이 동기 상태일 때, 누산기 각각의 시간 세그먼트에 대한 인입 데이터 신호와 수신기 클럭 신호 사이의 주파수 오프셋의 변화율에 비례하기 때문이다.
본 발명의 시스템 및 방법의 맥락에서, "동기 상태(in lock)"라는 용어는, 복구된 클럭의 위상이 송신기 클럭에 의해 판정되는 인입 데이터 신호의 위상을 추적하고 있어, 복구된 클럭이 인입 데이터를 올바르게 샘플링하는 것을 뜻한다는 것에 유의하여야 한다. 즉, 복구된 클럭은 인입 데이터의 데이터 간격과 동기된다.
도 5를 다시 참조하면, 클럭 복구 회로(400)는 주파수 오프셋 파형의 각 세그먼트에 대해 하나씩, "N"개의 비율 누산기(rate accumulator)(누산기(1201, 1202 ... 120N))를 포함한다. 위상 오차 신호는, 위상 오차(45)를 상수 "KR"와 곱하는 곱셈 블럭(125)을 통해 각각의 비율 누산기(1201 내지 120N)의 입력에 공급된다. 주파수 오프셋 파형이 세그먼트에 들어가면, 세그먼트에 대응하는 비율 누산기는 회로 내로 스위칭되고, 나머지의 비율 누산기는 회로 밖으로 스위칭된다. 따라서, 오프셋 파형의 임의의 주어진 점에서, 누산기(1201, 1202 ... 120N) 중 하나만이 합산기(105)에 연결되고, 곱셈기(125)의 출력에 연결된다. 다른 비율 누산기 입력은 모두 제로에 연결되어, 이들 누산기 각각은 회로의 밖으로 스위칭되는 동안 및 다음 반복 동안에 회로 내로 다시 스위칭될 때까지, 그 누적값을 유지한다. 따라서, 누산기가 회로 내로 다시 스위칭될 때마다, 누산기의 초기값은, 누산기가 이전의 반복 동안에 회로 밖으로 스위칭되었을 때 저장되어 있던 값일 것이다.
일실시예에서, 주파수 누산기(75)의 단일 최상위 비트(MSB)는 주파수 오프셋의 극성의 추정치를 나타낸다. MSB는 주파수 오프셋이 음(negative)일 때 "0"이고, 주파수 오프셋이 양(positive)일 때 "1"이다. 따라서, MSB는 도 2C의 사다리꼴 파형과 동일한 주기를 가진 구형파(square wave)를 발생시키고, 도 2C의 사다리꼴 파형의 위상을 추적한다. 클럭 복구 회로(400)는,누산기(1201 내지 120N) 사이의 스위칭을 주파수 오프셋 파형과 동기시키기 위해 디지털 위상 동기 루프(DPLL)(13)를 더 포함한다. 주파수 누산기(75)의 MSB는 DPLL(130)에 입력되는 구형파이다.
도 5A는 DPLL(130)의 위상 누산기 출력을 위한 데이터 구조의 예를 도시하고 있다. 도 5B로부터 알 수 있듯이, 그 결과는 최상위 비트(MSB)(500)를 포함한다. DPLL의 출력은 복수개의 비트("P"개의 비트)(502), 및 복수개인 "P"개의 비트 중 복수개의 최상위 비트("M"개의 MSB)(504)를 포함하며, 여기에서 M < P이다. 따라서, MSB(500)는 "M"개의 MSB의 최상위 비트이다. 따라서, DPLL 출력의 최상위 비트는, DPLL의 입력에서 위상 및 주파수가 매칭되는 구형파이다. 이와 같이, DPLL 출력의 최상위 비트는, 주파수 오프셋이 음일 때는 논리 레벨 "0"이고 주파수 오프 섹이 양일 때는 논리 레벨 "1"인 구형파이다. 따라서, DPLL(130)은 누산기(75)로부터 제공된 주파수 오프셋 파형에 위상 동기된다.
DPLL(130)의 실시예가 도 5B에 도시되어 있다. 도 5B로부터 알 수 있듯이, DPLL은 디지털 위상 및 주파수 검출기(200), 디지털 위상 누산기(205), 디지털 주파수 누산기(210), 곱셈기(215, 220), 및 가산기(225)를 포함한다. 디지털 위상 및 주파수 검출기(200)에 대한 입력은 주파수 누산기(75)의 MSB와 디지털 위상 누산기(205)의 MSB(500)이다. 디지털 위상 누산기(205)의 출력은 DPLL의 출력과 동일하다. 디지털 위상 및 주파수 검출기(200)는 DPLL의 입력과 디지털 위상 누산기(205)의 출력의 제1 MSB(500)를 비교하여 위상 오차 신호(202)를 발생시키며, 위상 오차 신호(202)는 곱셈기(215, 220)에 입력된다. 곱셈기(220)는 위상 오차 신호(202)에 상수 "Kj"를 곱하고, 곱해진 값을 디지털 주파수 누산기(210)로 출력한다. 곱셈기(215)는 위상 오차 신호(202)에 상수 "Ki"를 곱하고, 곱해진 값을 가산기(225)로 출력한다. 가산기(225)는 곱셈기(215)의 출력을 디지털 주파수 누산기(210)의 출력에 가산하고, 그 결과를 디지털 위상 누산기(205)에 전달한다. 이와 같이, DPLL은 주파수 오프셋 파형(예를 들면, 도 2C의 파형)의 위상을 추적한다. DPLL의 디지털 위상 누산기(205)는 주파수 오프셋 파형의 주기와 동일한 시간 내에서 "0"과 최대 이진 부호 사이의 값을 취하기 때문에, 위상 누산기의 이진 부호의 최상위 비트(MSB)(504)를 관찰하여, 파형의 "N"개의 세그먼트 중 하나가 종료되고 파형의 다음 세그먼트가 시작되는 때를 판정할 수 있다. 예를 들면, 256개의 세그먼트가 사용되는 경우(N=256), DPLL 위상 누산기의 이진 부호의 8개의 MSB를 관찰하여, 1개의 세그먼트가 종료되고 다음 세그먼트가 시작되는 때를 판정할 수 있다. 즉, MSB의 각각의 변경은 세그먼트 변경을 나타낸다. 일반적으로, 위상 누산기의 이진 부호의 MSB가 스위칭 동기화를 위해 사용될 때, 모니터링되어야 하는 MSB의 수 "M"은 식 M=Log2N(여기에서 "M"은 모니터링되어야 하는 MSB의 수이고, "N"은 세그먼트의 수임)에 의해 세그먼트의 수와 관련된다. 이와 같이, 누산기(1201 내지 120N) 사이의 스위칭은, 주어진 세그먼트에 대해 비율 누산기(1201 내지 120N) 중 대응하는 하나의 비율 누산기가 회로 내로 스위칭되는 것을 확실하게 하기 위해, 이들 MSB에 키잉될 수 있다.
도 5를 다시 참조하면, 합산기(105)는 선택된 비율 누산기(1201, 1202 ... 120N)의 출력을 곱셈 블럭(55)의 출력에 가산한다.
합산기(105)의 출력은 누산기(75)를 통과하게 된다. 누산기(75)의 출력은 다음에는 합산기(110)를 통과하고, 합산기(110)는 누산기(75)의 출력을 곱셈 블럭(50)의 출력에 가산한다. 합산기(110)의 출력은 누산기(70)에 대한 입력으로서 작용한다.
누산기(70)의 출력은, 시스템이 동기 상태일 때, 인입 데이터 신호의 위상과 수신기 클럭 신호(코어 신호와 동등함)의 위상 사이의 차이에 비례하는 이진수이다. 이것은, 복구된 클럭의 위상이 인입 데이터의 위상과 매칭되기 위해 어떻게 조정(수신기 클럭과 관련하여)되어야 하는지를 나타낸다. 누산기(70)의 출력은 코더(115)를 통과하게 된다. 코더(coder)(115)는 누산기(70)의 이진 출력을, 위상 DAC와 호환 가능한 포맷으로 부호화한다. 코더(15)의 출력은 디지털 위상 추정 신호(35)이다.
이제 도 6을 참조하면, 본 발명의 시스템 및 방법의 제2 실시예에 따른 클럭 복구 회로(402)의 기능 블럭도가 도시되어 있다. 클럭 복구 회로(402)는 도 3의 클럭 복구 회로(100)에 대응한다. 도 6의 실시예에서, 단일의 비율 누산기( accumulator)(135)는 주파수 오프셋 도함수 테이블과 관련하여 사용된다. 주파수 오프셋 도함수 테이블은 회로의 메모리에 기억되어 있는 데이터 테이블이다. 주파수 오프셋 도함수 테이블은 주파수 오프셋 파형의 세그먼트 각각에 대해 하나씩, "N"개의 엔트리를 포함한다. "N"개의 엔트리는 주파수 오프셋 파형의 "N"개의 세그먼트에 대한 램프 레이트(주파수 오프셋 도함수)의 각각의 마지막 알려진 추정치(last-known-estimate)이다. 파형의 새로운 세그먼트가 입력될 때마다, 그 세그먼트에 대한 램프 레이트의 이전에 기억된 마지막 알려진 추정치가 주파수 오프셋 도함수 테이블로부터 비율 누산기(135)에 기록된다. 테이블로부터 로딩된 마지막 알려진 추정치는, 다음에는 세그먼트에 대한 누산기(135)의 초기값으로서 사용된다. 세그먼트가 완료되면, 세그먼트에 대한 테이블 엔트리는 세그먼트에 대한 주파수 오프셋 도함수 테이블을 현재의 비율 누산기 값으로 중복기록(overwrite)함으로써 갱신된다. 이와 같이, 다음의 반복 동안의 세그먼트를 위한 초기 누산기 값이 현재의 반복 동안의 세그먼트를 위한 최종 누산기 값으로 설정된다. 따라서, 각각의 세그먼트를 위한 램프 레이트 추정치는 시간이 경과함에 따라 향상된다.
주파수 오프셋 도함수 테이블의 판독/기록 액세스는 주파수 오프셋 파형과 동기화되어야 한다. 이러한 동기화는 디지털 위상 누산기(205)를 구비하는 DPLL(130)을 사용함으로써 달성된다. 도 5의 실시예의 경우와 같이, DPLL 위상 누산기의 이진 부호의 MSB는, 1개의 세그먼트가 종료되고 다음 세그먼트가 시작되는 때를 판정하기 위해 관찰된다. 도 6의 실시예에서, MSB의 변경은, 종료 세그먼트에 대한 비율 누산기 값은 누산기로부터 주파수 오프셋 도함수 테이블에 기록되어야 하고, 시작 세그먼트를 위한 마지막 알려진 추정치는 주파수 오프셋 도함수 테이블로부터 누산기에 기록되어야 한다는 것을 나타낸다. 위상 누산기의 이진 부호의 MSB가 스위칭 동기화를 위해 사용되어야 할 때, 모니터링되어야 하는 MSB의 수는 식 M=Log2N(여기에서 "M"은 모니터링되어야 하는 MSB의 수이고, "N"은 세그먼트의 수임)에 의해 세그먼트의 수와 관련된다. 예를 들면, 256개의 세그먼트가 사용되어야 하는 경우(N=256), 누산기의 이진 부호의 8(Log2256)개의 MSB를 관찰하여야 한다. 디코더(도시되지 않음)는 이진 신호를, 판독 및 기록을 위한 메모리 엔트리를 선택하기에 적합한 부호로 변환한다.
도 5에도 나타나 있는 도 6의 각각의 회로 소자는 도 5 및 도 6에 도시된 각각의 실시예에서 동일한 기능을 수행할 수 있다.
이제 도 7을 참조하면, 본 발명의 시스템 및 방법의 제3 실시예에 따른 클럭 복구 회로(404)의 기능 블럭도가 도시되어 있다. 클럭 복구 회로(404)는 도 3의 클럭 복구 회로(100)에 대응한다. 도 7의 실시예는 도 6의 실시예와 유사하며, 다른 점은, 적응 블럭(145)이 부가되고, 도 6의 곱셈 블럭(50)이, 적응 블럭(145)에 응답하는 곱셈 블럭(150)에 의해 대치된다는 것이다. 적응 블럭(145)은, 곱셈 블럭(150)이 위상 오차 신호에 곱하는 상수 "KP"의 값을 변경시키기 위한 디바이스이다. 예를 들면, 적응 블럭(145)은 비동기 상태가 적응 블럭에 의해 검출되었을 때 "KP"의 값을 증가시키기 위해 곱셈 블럭(150)에 신호를 보낼 수 있다. "KP" 값의 이러한 증가는, 위상 검출기(40), 곱셈기(150), 가산기(110), 위상 누산기(70), 코더(115), 및 위상 DAC(25)에 의해 구성되는 위상 누산기 루프의 추적 대역폭을 증가시켜, 램프 레이트 추정치가 적절하게 결정되기 전에 클럭 복구 회로(404)가 데이터 신호 위상에 동기될 수 있게 하는 효과를 가진다. 회로가 동기된 후, 램프 레이트 추정치는 결국 적정한 값으로 안정되고, 적응 블럭(145)은, 위상 누산기 루프가 기여하는 위상 노이즈의 양을 감소시키기 위해 "KP"의 값을 낮출 수 있다. 위상 누산기 루프의 추적 대역폭과 위상 노이즈 사이의 이러한 절충(tradeoff)의 존재는 당업자에게 잘 알려져 있다.
다른 실시예에서, 적응 블럭은 "KP" 대신에 또는 "KP"에 더하여 "KF"를 변경시킬 수 있다.
적응 블럭이 비동기 상태를 검출할 수 있는 한 가지 방식은 위상 오차 신호의 시간 이력을 모니터링하는 것이다. 단조(monotonic) 위상 오차 신호는 비동기 상태를 나타낸다. 적응 블럭이 비동기 상태를 검출할 수 있는 다른 방식은 DPLL(130)을 모니터링하는 것이다. DPLL(130)이 동기되지 않으면, 클럭 복구 회로(404)는 동기되지 않는다. 본 발명을 참조하면, 당업자는 적응 블럭이 동기 상태를 검출할 수 있는 많은 다른 기술을 용이하게 알 수 있을 것이다.
도 5 및 도 6에도 나타나 있는 도 7의 각각의 회로 소자는 도 5, 도 6, 및 도 7 각각의 실시예에서 동일한 기능을 수행할 수 있다.
도 8을 참조하면, 본 발명의 시스템 및 방법의 제4 실시예에 따른 클럭 복구 회로(406)의 기능 블럭도가 도시되어 있다. 클럭 복구 회로(406)는 도 3의 클럭 복구 회로(100)에 대응한다. 도 8의 실시예는 곱셈 블럭(125), 누산기(135), 주파수 오프셋 도함수 테이블(140)을 포함하지 않고, 주파수 오프셋 테이블(155), 감산기(160), 및 곱셈기(165)를 포함한다는 것을 제외하고는 도 6의 실시예와 동일하다. 주파수 오프셋 테이블은, 상기 회로의 메모리에 기억되어 있는 데이터 테이블이다. 주파수 오프셋 테이블은 주파수 오프셋 파형의 세그먼트 각각에 대해 하나씩, "N"개의 엔트리를 포함한다. "N"개의 엔트리는 주파수 오프셋 파형의 "N"개의 세그먼트에 대한 주파수 오프셋의 각각의 마지막 알려진 추정치이다. 이것은 도 6의 실시예와는 대조적인데, 도 6에서 "N"개의 엔트리는 주파수 오프셋 파형의 "N"개의 세그먼트에 대한 주파수 오프셋의 도함수의 각각의 마지막 알려진 추정치이다. 도 8의 실시예에서, "N"개의 엔트리는 주파수 누산기(75)의 출력에 나타난 주파수 오프셋 값으로서, 각각의 세그먼트의 끝에서 측정된 값이다. 더욱 구체적으로는, 파형의 세그먼트가 완료될 때마다, 누산기(75)의 출력에 현재 나타난 주파수 오프셋이 세그먼트의 대응 엔트리로서 주파수 오프셋 테이블에 기록된다. 주파수 테이블 엔트리는 각각의 세그먼트를 위한 파형 램프 레이트 추정치를 계산하기 위해 사용된다.
도 8의 실시예에서, 주어진 세그먼트에 대한 파형 램프 레이트는, 주어진 세그먼트에 대한 주파수 오프셋 테이블 엔트리로부터 바로 전의 세그먼트에 대한 주파수 오프셋 테이블 엔트리를 감산하고, 그 결과에 DPLL의 주파수의 "N"배를 곱함으로써 추정된다. 예를 들면, "N번째" 세그먼트의 램프 레이트를 추정하기 위해, 감산기(160)는 세그먼트 "N"에 대한 테이블 엔트리로부터 세그먼트 "N-1"에 대한 테이블 엔트리를 감산하고, 곱셈기(165)는 감산의 결과에, DPLL(130)에 의해 추정된 주파수의 "N"배를 곱한다. 따라서, 파형 램프 레이트의 구분적 선형 추정치가 발생된다.
도 8의 실시예의 다른 실시예에서, 고차 다항 추정치가 시간에 따른 주파수 오프셋의 변경을 추정하기 위해 생성된다. 그러한 실시예에서, 주파수 오프셋 테이블의 3개 이상의 엔트리가 "곡선 맞춤(curve fitting)" 작업에 사용되어, 시간에 따른 주파수 오프셋을 기술하는 곡선을 생성한다. 다음에, 이 곡선은 주파수 오프셋이 시간에 따라 변하는 방식을 판정하는 데에 사용된다. 그러한 곡선 맞춤 방식을 구현하는 것은, 주파수 오프셋 파형을 정확하게 추정하는 데에 필요한 점(point)의 수를 감소시키기 위해, 또는 특히 상기 파형이 주어진 차수의 다항식에 의해 밀접하게 근사화되는 형상을 가진 것으로 알려지면, 고정된 수의 점에 대해 구분적 추정보다 더 정확한 추정을 제공하기 위해, 바람직할 수 있다.
어떤 경우에도, 주파수 오프셋 테이블 내의 엔트리는 각각의 반복 또는 주파 수 오프셋 파형의 주기 동안에 갱신된다. 따라서, 세그먼트의 완료 시에, 세그먼트를 위한 테이블 엔트리는 엔트리를 누산기(75)의 현재의 값으로 중복기재함으로써 갱신된다. 이와 같이, 다음의 반복 동안에 세그먼트를 위한 초기 테이블 엔트리는 현재의 반복 동안에 주파수 누산기의 최종값과 동일하게 설정된다. 따라서, 각각의 세그먼트를 위한 주파수 오프셋 추정치, 따라서 각각의 세그먼트를 위한 램프 레이트 추정치는 시간에 따라 향상된다.
주파수 오프셋 테이블(155)을 기억하기 위해 필요한 메모리의 양은, 값을 테이블에 기록하기 전에 감산 동작을 수행함으로써, 예를 들면 현재의 주파수 오프셋 추정치를 기억시키는 대신 현재의 주파수 오프셋 추정치와 전의 주파수 오프셋 추정치 사이의 차이를 기억시킴으로써, 감소될 수 있다. 이와 같이 구현될 때, 테이블(155)에 기억되는 값은 평균 주파수 램프 레이트이다. 즉, 각각의 세그먼트에 대해, 테이블(155)에 기억되는 값은 세그먼트에 대한 평균 램프 레이트이다. 대조적으로, 도 6 및 도 7의 테이블(140)에 기억되는 램프 레이트는 순간 램프 레이트이고, 각각의 기억된 값은 각각의 세그먼트의 끝에서의 램프 레이트에 대응한다.
주파수 오프셋 테이블의 판독/기록 액세스는 주파수 오프셋 파형과 동기화될 수 있다. 이러한 동기화는 DPLL(130)의 사용을 통해 달성된다. 도 5 내지 도 7의 실시예의 경우에서와 같이, DPLL 위상 누산기의 이진 부호의 MSB는, 하나의 세그먼트가 종료되고 다음 세그먼트가 시작되는 때를 판정하기 위해 관찰된다. 도 8의 실시예에서, MSB의 변경은, 종료되는 세그먼트를 위한 주파수 오프셋값이 누산기(75)로부터 주파수 오프셋 테이블에 기록되어야 한다는 것을 나타낸다. 또한, MSB의 변경은, 시작 세그먼트를 위한 램프 레이트 추정치를 생성하기 위해, 종료되는 세그먼트를 위한 주파수 오프셋 값이 시작 세그먼트를 위한 마지막 알려진 추정치로부터 감산되고 DPLL 주파수의 "N"배가 곱해져야 한다.
위상 누산기의 이진 부호의 MSB가 스위칭과 램프 레이트 추정치 생성을 동기시키기 위해 사용되어야 할 때, 모니터링되어야 하는 MSB의 수는, 식 M=Log2N(여기에서 "M"은 모니터링되어야 하는 MSB의 수이고, "N"은 세그먼트의 수임)에 의해 세그먼트의 수와 관련된다.
도 5, 도 6 및 도 7에도 나타나 있는 도 8의 각각의 소자는 도 5, 도 6, 도 7 및 도 8 각각의 실시예에서 동일한 기능을 수행할 수 있다.
이상에서 설명한 특징들에 대한 이러한 변경 및 다른 변경, 및 조합을 청구범위에 의해 정의되는 본 발명을 벗어나지 않고 이용할 수 있기 때문에, 실시예들에 대한 상기한 설명은 설명을 위한 것이지, 청구범위에 의해 정의되는 본 발명을 제한하고자 하는 것이 아니다.

Claims (26)

  1. 송신기 클럭 신호와 관련되는 데이터 신호를 수신하는 단계;
    상기 송신기 클럭 신호의 주파수와 수신기 클럭 신호의 주파수 사이의 주파수 오프셋의 변화율에 대한 3개 이상의 추정치를 도출하는 단계;
    상기 3개 이상의 추정치에 적어도 부분적으로 기초하여 제어 신호를 도출하는 단계,
    상기 제어 신호에 따라 복구된 클럭 신호의 위상을 조정하는 단계; 및
    상기 복구된 클럭 신호에 따라 상기 데이터 신호를 샘플링하는 단계
    를 포함하는 클럭 복구 방법.
  2. 제1항에 있어서,
    상기 송신기 클럭 신호의 주파수와 상기 수신기 클럭 신호의 주파수 사이의 상기 주파수 오프셋은 주기적 파형에 따라 변하는, 클럭 복구 방법.
  3. 제2항에 있어서,
    상기 송신기 클럭 신호의 주파수와 상기 수신기 클럭 신호의 주파수 사이의 상기 주파수 오프셋은 사다리꼴 파형에 따라 변하는, 클럭 복구 방법.
  4. 제2항에 있어서,
    상기 파형의 주기 각각에 대해, 상기 추정치는 상기 주기의 각각의 세그먼트와 관련되는, 클럭 복구 방법.
  5. 송신기 클럭 신호와 관련되는 데이터 신호를 수신하는 회로;
    상기 송신기 클럭 신호의 주파수와 수신기 클럭 신호의 주파수 사이의 주파수 오프셋의 변화율에 대한 3개 이상의 추정치를 도출하는 회로;
    상기 3개 이상의 추정치에 적어도 부분적으로 기초하여 제어 신호를 생성하는 회로; 및
    상기 제어 신호에 따라 복구된 클럭 신호의 위상을 조정하는 회로
    를 포함하며,
    상기 복구된 클럭 신호는 상기 데이터 신호를 수신하는 상기 회로에 제공되는, 클럭 복구 회로.
  6. 제5항에 있어서,
    상기 송신기 클럭 신호의 주파수와 상기 수신기 클럭 신호의 주파수 사이의 상기 주파수 오프셋은 주기적 파형에 따라 변하고,
    상기 추정치는 상기 주기적 파형의 주기의 각각의 세그먼트와 관련되는, 클럭 복구 회로.
  7. 제6항에 있어서,
    상기 3개 이상의 추정치를 도출하는 상기 회로는 데이터 테이블을 내부에 기억하는 메모리를 포함하며,
    상기 데이터 테이블 내의 각각의 엔트리는 각각의 추정치를 도출하기 위해 사용되는, 클럭 복구 회로.
  8. 제7항에 있어서,
    주파수 오프셋 파형에 위상 동기되고, 각각의 추정치를 도출하기 위해 각각의 테이블 엔트리를 선택하기 위한 스위칭 신호를 제공하는 디지털 위상 동기 루프를 더 포함하는 클럭 복구 회로.
  9. 제7항에 있어서,
    상기 데이터 테이블 내의 각각의 상기 엔트리는,
    상기 주기적 파형의 주기 내의 각각의 세그먼트에 대응하는 이전에 도출된 주파수 도함수 값;
    상기 주기적 파형의 주기 내의 각각의 세그먼트에 대응하는 주파수 오프셋 값; 및
    각각의 세그먼트의 시작 근처의 주파수 오프셋 값과 상기 주기적 파형의 주기 내의 각각의 세그먼트의 종료 근처의 주파수 오프셋 값의 차
    로 구성되는 그룹으로부터 선택되는 데이터를 포함하는, 클럭 복구 회로.
  10. 제5항에 있어서,
    상기 3개 이상의 추정치를 도출하는 상기 회로는, 각각의 추정치를 도출하기 위해 각각 사용되는 3개 이상의 누산기를 포함하는, 클럭 복구 회로.
  11. 제10항에 있어서,
    상기 주파수 오프셋 파형에 위상 동기되고, 상기 제어 신호를 생성하는 상기 회로에 상기 누산기의 입력과 출력을 선택적으로 결합시키기 위한 스위칭 신호를 제공하는 디지털 위상 동기 루프를 더 포함하는 클럭 복구 회로.
  12. 제5항에 있어서,
    상기 제어 신호를 생성하는 상기 회로는, 상기 데이터 신호와 상기 복구된 클럭 신호 사이의 위상 오차를 검출하기 위한 위상 검출기를 포함하며,
    상기 제어 신호는 상기 위상 오차와 상기 추정치들에 기초하여 도출되는, 클럭 복구 회로.
  13. 제12항에 있어서,
    상기 위상 오차를 각각의 상수로 곱하기 위한 하나 이상의 곱셈 블럭; 및
    외부 신호에 따라 상기 상수 중 하나 이상을 변화하기 위한 적응 블럭
    을 더 포함하는 클럭 복구 회로.
  14. 제어 신호에 따라 수신기 클럭 신호로부터 하나 이상의 복구된 클럭 신호를 발생시키는 클럭 발생 회로;
    인입 데이터 신호와 상기 하나 이상의 복구된 클럭 신호 사이의 위상 관계를 나타내는 위상 오차 신호를 발생시키는 위상 검출기; 및
    상기 위상 신호를 수신하고, 상기 인입 데이터 신호의 주파수와 상기 수신기 클럭 신호의 주파수 사이의 주파수 오프셋의 변화율에 대한 복수개의 추정치를 도출하며, 상기 복수개의 추정치에 적어도 부분적으로 기초하여 상기 제어 신호를 발생시키는 피드백 회로
    를 포함하고,
    상기 복수개의 추정치는 상이한 시간 세그먼트에 대응하는, 클럭 복구 회로.
  15. 제14항에 있어서,
    상기 피드백 회로는 기억된 데이터 엔트리에 기초하여 상기 추정치를 도출하며,
    상기 기억된 데이터 엔트리 각각은 상기 시간 세그먼트 각각에 관련되고,
    상기 기억된 데이터 엔트리 각각은 상기 각각의 세그먼트를 위한 상기 주파수 오프셋의 변화율의 마지막 알려진 추정치, 상기 각각의 세그먼트를 위한 상기 주파수 오프셋의 마지막 알려진 추정치, 및 상기 각각의 세그먼트를 위한 상기 주파수 오프셋의 마지막 알려진 추정치와 선행 세그먼트를 위한 상기 주파수 오프셋의 마지막 알려진 추정치의 차로 구성되는 그룹으로부터 선택되는, 클럭 복구 회 로.
  16. 제15항에 있어서,
    상기 피드백 회로는 상기 기억된 데이터 엔트리를 주기적으로 갱신하는, 클럭 복구 회로.
  17. 수신기 클럭 신호로부터, 제1 주파수를 가지는 하나 이상의 복구된 클럭 신호를 발생시키는 단계;
    상기 하나 이상의 복구된 클럭 신호에 따라, 시간에 따라 변하고 실질적으로 주기적 파형을 따르는 주파수 오프셋만큼 상기 제1 주파수로부터 오프셋되는 제2 주파수를 가지는 데이터 신호를 샘플링하는 단계; 및
    상기 주파수 오프셋의 도함수에 대한 복수개의 추정치에 적어도 부분적으로 기초하여 상기 하나 이상의 복구된 클럭 신호의 위상을 제어하는 단계
    를 포함하며,
    상기 복수개의 추정치는 상기 주기적 파형의 주기 내의 각각의 시간 세그먼트에 대응하는, 클럭 복구 방법.
  18. 제17항에 있어서,
    상기 데이터 신호와 상기 하나 이상의 복구된 클럭 신호 사이의 위상 관계를 나타내는 위상 오차 신호를 발생시키는 단계; 및
    상기 위상 오차 신호에 적어도 부분적으로 기초하여 상기 복수개의 추정치를 도출하는 단계
    를 더 포함하는 클럭 복구 방법.
  19. 제18항에 있어서,
    상기 추정치는 상기 위상 오차 신호를 수신하는 피드백 회로에서 반복적으로 도출되는, 클럭 복구 방법.
  20. 제19항에 있어서,
    각각의 반복 동안에 상기 추정치를 도출하기 위해 저장된 데이터 엔트리가 사용되며,
    상기 기억된 데이터 엔트리 각각은 상기 시간 세그먼트 각각에 관련되고,
    상기 기억된 데이터 엔트리 각각은, 상기 각각의 세그먼트를 위한 상기 주파수 오프셋의 변화율의 마지막 알려진 추정치, 상기 각각의 세그먼트를 위한 상기 주파수 오프셋의 마지막 알려진 추정치, 및 상기 각각의 세그먼트를 위한 상기 주파수 오프셋의 마지막 알려진 추정치와 선행 세그먼트를 위한 상기 주파수 오프셋의 마지막 알려진 추정치의 차로 구성되는 그룹으로부터 선택되는, 클럭 복구 방법.
  21. 제20항에 있어서,
    각각의 반복 동안에 상기 기억된 데이터 엔트리를 갱신하는 단계를 더 포함하는 클럭 복구 방법.
  22. 송신기 클럭에 따라 데이터 신호를 송신하는 송신기; 및
    하나 이상의 복구된 클럭에 따라 상기 데이터 신호를 수신하는 수신기
    를 포함하며,
    상기 하나 이상의 복구된 클럭은 제어 신호에 따라 수신기 클럭으로부터 생성되고,
    상기 수신기 클럭은 상기 송신기 클럭으로부터 주파수 오프셋을 가지며,
    상기 주파수 오프셋은 시간에 따라 변하고, 실질적으로 주기적인 주기적 파형을 따르며,
    상기 제어 신호는 상기 주파수 오프셋의 변화율에 대한 복수개의 추정치에 적어도 부분적으로 기초하고,
    상기 복수개의 추정치는 상기 주기적 파형의 주기 내의 복수개의 시간 세그먼트 각각에 대응하는, 통신 시스템.
  23. 제22항에 있어서,
    상기 복수개의 추정치는 3개 이상의 추정치를 포함하는, 통신 시스템.
  24. 제23항에 있어서,
    상기 수신기는 상기 데이터 신호와 상기 상기 복구된 클럭 신호 사이의 위상 관계를 나타내는 위상 오차 신호를 발생시키고, 상기 위상 오차 신호를 사용하여 상기 복수개의 추정치를 반복적으로 도출하는, 통신 시스템.
  25. 제24항에 있어서,
    상기 수신기는 각각의 반복 동안에 상기 추정치를 도출하기 위해 기억된 데이터 엔트리를 사용하며,
    상기 기억된 데이터 엔트리 각각은 상기 시간 세그먼트 각각에 관련되고,
    상기 기억된 데이터 엔트리 각각은, 상기 각각의 세그먼트를 위한 상기 주파수 오프셋의 변화율의 마지막 알려진 추정치, 상기 각각의 세그먼트를 위한 상기 주파수 오프셋의 마지막 알려진 추정치, 및 상기 각각의 세그먼트를 위한 상기 주파수 오프셋의 마지막 알려진 추정치와 선행 세그먼트를 위한 상기 주파수 오프셋의 마지막 알려진 추정치의 차로 구성되는 그룹으로부터 선택되는, 통신 시스템.
  26. 제25항에 있어서,
    상기 수신기는 각각의 반복 동안에 상기 기억된 데이터 엔트리를 갱신하는, 통신 시스템.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8331512B2 (en) 2006-04-04 2012-12-11 Rambus Inc. Phase control block for managing multiple clock domains in systems with frequency offsets
EP3048729B1 (en) 2006-10-06 2017-11-22 Rambus Inc. Clock and data recovery employing piece-wise estimation of the derivative of the frequency
EP2115929B1 (en) 2007-01-09 2014-05-21 Rambus Inc. Receiver with clock recovery circuit and adaptive sample and equalizer timing
KR101374336B1 (ko) * 2007-10-11 2014-03-17 삼성전자주식회사 메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치와제어부
KR100884590B1 (ko) * 2007-11-02 2009-02-19 주식회사 하이닉스반도체 지연고정회로, 반도체 장치, 반도체 메모리 장치 및 그의 동작방법
US8964919B2 (en) * 2009-11-30 2015-02-24 Nvidia Corporation System and method for determining a time for safely sampling a signal of a clock domain
US8428207B1 (en) 2009-11-30 2013-04-23 Nvidia Corporation System and method for determining a time for safely sampling a signal of a clock domain
WO2012106464A1 (en) * 2011-02-04 2012-08-09 Marvell World Trade Ltd. REFERENCE CLOCK COMPENSATION FOR FRACTIONAL-N PHASE LOCK LOOPS (PLLs)
JP5792582B2 (ja) * 2011-10-17 2015-10-14 ルネサスエレクトロニクス株式会社 半導体装置、受信機、送信機、送受信機及び通信システム
US8929500B2 (en) * 2012-01-24 2015-01-06 Texas Instruments Incorporated Clock data recovery with out-of-lock detection
US9887868B2 (en) * 2015-06-25 2018-02-06 Intel IP Corporation Techniques using a first band of communication to determine frequency synchronization for communication on a second band
US9960774B2 (en) 2016-07-07 2018-05-01 Samsung Display Co., Ltd. Spread spectrum clocking phase error cancellation for analog CDR/PLL
CN109218237B (zh) * 2017-07-07 2021-02-19 扬智科技股份有限公司 实体层电路、时钟恢复电路与其频偏纠正方法
US10038545B1 (en) * 2017-07-26 2018-07-31 Xilinx, Inc. Systems and methods for clock and data recovery
US11714127B2 (en) 2018-06-12 2023-08-01 International Business Machines Corporation On-chip spread spectrum characterization
US10236897B1 (en) 2018-07-26 2019-03-19 Texas Instruments Incorporated Loss of lock detector
US11146307B1 (en) * 2020-04-13 2021-10-12 International Business Machines Corporation Detecting distortion in spread spectrum signals
US11115251B1 (en) * 2021-01-22 2021-09-07 Litrinium, Inc. PAM4 equalization DSM
US11693446B2 (en) 2021-10-20 2023-07-04 International Business Machines Corporation On-chip spread spectrum synchronization between spread spectrum sources
US20220345289A1 (en) * 2022-07-06 2022-10-27 Intel Corporation Dynamic spread-spectrum-clocking control

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19637053C2 (de) * 1996-09-12 2000-03-09 Bosch Gmbh Robert Verfahren und Vorrichtung zur automatischen Erkennung von Rechts- oder Linksverkehr
US5978379A (en) 1997-01-23 1999-11-02 Gadzoox Networks, Inc. Fiber channel learning bridge, learning half bridge, and protocol
ATE435536T1 (de) 2000-04-28 2009-07-15 Broadcom Corp Sende- und empfangssysteme und zugehörige verfahren für serielle hochgeschwindigkeitsdaten
US6732286B1 (en) 2000-11-30 2004-05-04 Marvell International, Ltd. High latency timing circuit
US6914931B2 (en) * 2001-09-26 2005-07-05 The Aerospace Corporation Spread spectrum receiver kalman filter residual estimator method
US6965754B2 (en) * 2001-10-09 2005-11-15 Motorola, Inc. Satellite positioning system receiver with reference oscillator circuit and methods therefor
US6937679B2 (en) * 2001-12-26 2005-08-30 Intel Corporation Spread spectrum clocking tolerant receivers
US6642797B1 (en) 2002-04-25 2003-11-04 Agere Systems, Inc. Normalization methods for automatic requency compensation in bluetooth applications
JP2005532016A (ja) * 2002-06-28 2005-10-20 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 自動周波数同調位相ロックループ
US7020791B1 (en) * 2002-09-19 2006-03-28 Nortel Networks Limited Clock recovery using a double-exponential smoothing process
US7263153B2 (en) * 2002-10-09 2007-08-28 Marvell International, Ltd. Clock offset compensator
TWI237971B (en) * 2002-11-18 2005-08-11 Ind Tech Res Inst Automatically adjusting gain/bandwidth loop filter
US7339982B2 (en) * 2003-05-13 2008-03-04 Agilent Technologies, Inc. Modular, jitter-tolerant data acquisition and processing systems
US6958951B2 (en) * 2003-07-21 2005-10-25 The Johns Hopkins University Adaptive Kalman Filter process for controlling an ensemble clock
US7738617B1 (en) * 2004-09-29 2010-06-15 Pmc-Sierra, Inc. Clock and data recovery locking technique for large frequency offsets
TW200642287A (en) * 2005-05-25 2006-12-01 Sunplus Technology Co Ltd Controlling circuit and the controlling method of a spread-spectrum phase-locked loop
KR101131302B1 (ko) 2005-06-28 2012-03-30 엘지디스플레이 주식회사 액정표시장치
US7369002B2 (en) * 2005-07-28 2008-05-06 Zarlink Semiconductor, Inc. Phase locked loop fast lock method
KR101297710B1 (ko) * 2006-08-10 2013-08-20 삼성전자주식회사 낮은 지터 스프레드 스펙트럼 클럭 발생기
US7676205B2 (en) * 2006-09-18 2010-03-09 Harris Corporation Active receiver detection and ranging
EP3048729B1 (en) * 2006-10-06 2017-11-22 Rambus Inc. Clock and data recovery employing piece-wise estimation of the derivative of the frequency

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