KR20090080397A - Method for manufacturing semiconductor device - Google Patents

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KR20090080397A KR1020080006310A KR20080006310A KR20090080397A KR 20090080397 A KR20090080397 A KR 20090080397A KR 1020080006310 A KR1020080006310 A KR 1020080006310A KR 20080006310 A KR20080006310 A KR 20080006310A KR 20090080397 A KR20090080397 A KR 20090080397A
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Abstract

A manufacturing method of a semiconductor device is provided to prevent a change of a threshold voltage of a transistor according to a position of an active region by removing ions from a surface of the active region above a well and forming the active region again. A trench for isolation is formed by etching selectively a semiconductor substrate(100). An insulating layer is formed on an upper surface of the semiconductor substrate including the trench for isolation. The semiconductor substrate of an NMOS region is exposed by etching the insulating layer. A first well(110) is formed in the exposed semiconductor substrate. The semiconductor substrate of a PMOS region is exposed by etching the insulating layer. A second well(114) is formed in the exposed semiconductor substrate. The semiconductor substrate is etched back to remove the ions from the surface of the exposed semiconductor substrate. A silicon layer(116) is formed on the semiconductor substrate. An isolation layer(120) is formed by planarizing the silicon layer and the insulating layer.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 웰 상측의 활성영역 표면에 쌓이는 이온들을 제거한 후, 활성영역을 다시 형성함으로써 활성영역의 위치에 따른 트랜지스터의 문턱전압 변동을 방지할 수 있는 반도체 소자의 제조방법에 관한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, a semiconductor device capable of preventing the variation of the threshold voltage of a transistor according to the position of an active region by removing the ions accumulated on the surface of the active region above the well, and then forming the active region again. It is a technique relating to the manufacturing method of.

도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도이다.1A to 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a를 참조하면, 통상의 STI(Shallow Trench Isolation) 공정을 수행하여 반도체 기판(10)에 활성영역(12)을 정의하는 소자분리막(14)을 형성한다.Referring to FIG. 1A, a device isolation film 14 defining an active region 12 is formed in a semiconductor substrate 10 by performing a conventional shallow trench isolation (STI) process.

그 다음, 반도체 기판(10) 상부에 NMOS 트랜지스터가 형성될 영역을 노출시키는 제 1 감광막 패턴(16)을 형성한다.Next, a first photosensitive film pattern 16 is formed on the semiconductor substrate 10 to expose a region where the NMOS transistor is to be formed.

그 다음, 제 1 감광막 패턴(16)을 이온주입 마스크로 반도체 기판(10)에 N형 불순물을 주입하여 반도체 기판(10) 내에 P형 웰(18)을 형성한다. 그 다음, 제 1 감광막 패턴(16)을 제거한다.Next, an N-type impurity is implanted into the semiconductor substrate 10 using the first photosensitive film pattern 16 as an ion implantation mask to form the P-type well 18 in the semiconductor substrate 10. Next, the first photosensitive film pattern 16 is removed.

여기서, P형 웰(18) 형성 공정시 채널 영역을 위해 일정 경사 각도를 유지하 여 이온을 주입하게 된다. 이때, 이온주입 각도 및 반도체 기판(10)과 제 1 감광막 패턴(16) 간의 단차로 인해 제 1 감광막 패턴(16)을 뚫고 이온이 주입되는 쉐도윙(Shadowing) 현상이 발생하거나, 또는 제 1 감광막 패턴(16)에서 이온이 스케터링(Scattering) 되는 현상이 발생한다. 이로 인해, P형 웰(18) 상측의 활성영역(12) 표면에 이온들(18a)이 쌓이게 된다.Here, in the process of forming the P-type well 18, ions are implanted by maintaining a predetermined tilt angle for the channel region. In this case, a shadowing phenomenon in which ions are implanted through the first photoresist pattern 16 may occur due to an ion implantation angle and a step between the semiconductor substrate 10 and the first photoresist pattern 16, or the first photoresist In the pattern 16, a phenomenon in which ions are scattered occurs. As a result, ions 18a are accumulated on the surface of the active region 12 above the P-type well 18.

도 1b를 참조하면, 반도체 기판(10) 상부에 PMOS 트랜지스터가 형성될 영역을 노출시키는 제 2 감광막 패턴(20)을 형성한다.Referring to FIG. 1B, a second photoresist pattern 20 exposing a region where a PMOS transistor is to be formed is formed on the semiconductor substrate 10.

그 다음, 제 2 감광막 패턴(20)을 이온주입 마스크로 반도체 기판(10)에 P형 불순물을 주입하여 반도체 기판(10) 내에 N형 웰(22)을 형성한다. 그 다음, 제 2 감광막 패턴(20)을 제거한다. Next, the P-type impurity is implanted into the semiconductor substrate 10 using the second photosensitive film pattern 20 as an ion implantation mask to form the N-type well 22 in the semiconductor substrate 10. Next, the second photosensitive film pattern 20 is removed.

여기서, P형 웰(18) 형성 공정과 마찬가지로 N형 웰(22) 형성 공정도 경사 이온주입 방법으로 수행한다. 따라서, N형 웰(22) 상측의 활성영역(12) 표면에도 이온들(22a)이 쌓이게 된다. Here, the N-type well 22 formation process is performed by the gradient ion implantation method similarly to the P-type well 18 formation process. Accordingly, ions 22a are also accumulated on the surface of the active region 12 above the N-type well 22.

상술한 바와 같이, 종래기술에 따른 반도체 소자의 제조방법은 P형 및 N형 웰 형성 공정시 쉐도윙(Shadowing) 현상 또는 스케터링(Scattering) 현상에 의해 활성영역 표면에 이온들이 쌓이게 된다. As described above, in the method of manufacturing a semiconductor device according to the prior art, ions are accumulated on the surface of an active region by shadowing or scattering during the P-type and N-type well forming processes.

그런데, 폴디드(foled) 구조의 반도체 소자, 특히 래치형 비트라인 센스앰프를 이루는 PMOS 트랜지스터 및 NMOS 트랜지스터는 활성영역, 즉 채널 영역과 웰 간의 거리에 따라 문턱전압이나 동작전류의 미스매치(mismatch)가 발생할 가능성이 많다. However, a folded semiconductor device, particularly a PMOS transistor and an NMOS transistor, which constitute a latched bit line sense amplifier, is a mismatch of a threshold voltage or an operating current depending on an active region, that is, a distance between a channel region and a well. Is likely to occur.

따라서, 활성영역 표면에 쌓이는 이온이 발생하지 않도록 하기 위해 웰 형성을 위한 감광막 패턴과 활성영역 간의 거리를 일정간격 이상 이격시켜야 한다. 이 경우 소자분리막의 크기가 커져 전체적인 칩 사이즈가 증가하는 문제점이 있다. Therefore, the distance between the photoresist pattern for forming the well and the active region should be spaced a predetermined distance or more so as not to generate ions accumulated on the surface of the active region. In this case, there is a problem in that the size of the device isolation layer is increased and the overall chip size is increased.

본 발명은 웰 상측의 활성영역 표면에 쌓이는 이온들을 제거한 후, 활성영역을 다시 형성함으로써 활성영역의 위치에 따른 트랜지스터의 문턱전압 변동을 방지할 수 있는데 그 목적이 있다. SUMMARY OF THE INVENTION An object of the present invention is to prevent the variation of the threshold voltage of a transistor according to the position of an active region by removing the ions accumulated on the surface of the active region on the upper side of the well and then forming the active region again.

본 발명에 따른 반도체 소자의 제조방법은 반도체 기판을 선택적으로 식각하여 소자분리용 트렌치를 형성하는 단계; 상기 소자분리용 트렌치를 포함한 상기 반도체 기판 상부에 절연막을 형성하는 단계; 상기 절연막을 식각하여 NMOS 영역의 상기 반도체 기판을 노출시키고, 노출된 상기 반도체 기판 내에 제 1 웰을 형성하는 단계; 상기 절연막을 식각하여 PMOS 영역의 상기 반도체 기판을 노출시키고, 노출된 상기 반도체 기판 내에 제 2 웰을 형성하는 단계; 상기 반도체 기판을 전면 식각하여 상기 제 1 및 제 2 웰 형성시 노출된 상기 반도체 기판 표면에 모인 이온을 제거하는 단계; 상기 반도체 기판 상부에 실리콘층을 형성하는 단계; 및 상기 실리콘층 및 상기 절연막을 평탄화시켜 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.Method of manufacturing a semiconductor device according to the present invention comprises the steps of selectively etching the semiconductor substrate to form a device isolation trench; Forming an insulating film on the semiconductor substrate including the device isolation trench; Etching the insulating film to expose the semiconductor substrate in an NMOS region, and forming a first well in the exposed semiconductor substrate; Etching the insulating film to expose the semiconductor substrate in the PMOS region, and forming a second well in the exposed semiconductor substrate; Etching the semiconductor substrate over the entire surface to remove ions collected on the surface of the semiconductor substrate exposed when the first and second wells are formed; Forming a silicon layer on the semiconductor substrate; And planarizing the silicon layer and the insulating layer to form an isolation layer.

여기서, 상기 소자분리용 트렌치 형성 단계는 상기 반도체 기판 상부에 패드 산화막 및 패드 절연막을 형성하는 단계; 소자분리 마스크를 이용한 사진 식각공정으로 상기 패드 절연막 및 상기 패드 산화막을 식각하여 패드 절연막 패턴 및 패드 산화막 패턴을 형성하는 단계; 및 상기 패드 절연막 패턴 및 패드 산화막 패턴을 마스크로 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the isolation trench may include forming a pad oxide layer and a pad insulating layer on the semiconductor substrate; Etching the pad insulating film and the pad oxide film by a photolithography process using a device isolation mask to form a pad insulating film pattern and a pad oxide film pattern; And etching the semiconductor substrate using the pad insulating layer pattern and the pad oxide layer pattern as a mask.

그리고, 상기 제 1 웰은 P형으로 형성하고, 상기 제 2 웰은 N형으로 형성하는 것과, 상기 실리콘층은 선택적 에피택셜 성장방법으로 형성하는 것과, 상기 평탄화 공정은 상기 패드 절연막 패턴 및 상기 패드 산화막 패턴이 제거될 때까지 수행하는 것을 특징으로 한다.The first well may be formed in a P type, the second well may be formed in an N type, the silicon layer may be formed by a selective epitaxial growth method, and the planarization process may include the pad insulating layer pattern and the pad. It is characterized in that it is performed until the oxide film pattern is removed.

본 발명은 웰 상측의 활성영역 표면에 쌓이는 이온들을 제거한 후, 활성영역을 다시 형성함으로써 활성영역의 위치에 따른 트랜지스터의 문턱전압 변동을 방지할 수 있는 효과를 제공한다.The present invention provides an effect of preventing the threshold voltage variation of the transistor according to the position of the active region by removing the ions accumulated on the surface of the active region on the upper side of the well, and then forming the active region again.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면 도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2a를 참조하면, 센스앰프 영역의 반도체 기판(100) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성한다.Referring to FIG. 2A, a pad oxide layer (not shown) and a pad nitride layer (not shown) are formed on the semiconductor substrate 100 in the sense amplifier region.

그 다음, 소자분리 마스크를 이용한 사진 식각공정으로 상기 패드 산화막 및 상기 패드 질화막을 식각하여 패드 산화막 패턴(102) 및 패드 질화막 패턴(104)을 형성한다.Next, the pad oxide film and the pad nitride film are etched by a photolithography process using an isolation mask to form the pad oxide film pattern 102 and the pad nitride film pattern 104.

그 다음, 패드 산화막 패턴(102) 및 패드 질화막 패턴(104)을 식각 마스크로 반도체 기판(100)을 소정깊이 식각하여 소자분리용 트렌치(미도시)를 형성한다.Next, the semiconductor substrate 100 is etched to a predetermined depth using the pad oxide film pattern 102 and the pad nitride film pattern 104 as an etch mask to form a device isolation trench (not shown).

그 다음, 상기 소자분리용 트렌치가 형성된 반도체 기판(100) 상부에 절연막(106)을 형성한다.Next, an insulating film 106 is formed on the semiconductor substrate 100 on which the device isolation trench is formed.

도 2b를 참조하면, 절연막(106) 상부에 NMOS 영역을 노출시키는 제 1 감광막 패턴(108)을 형성한다.Referring to FIG. 2B, a first photoresist layer pattern 108 is formed on the insulating layer 106 to expose the NMOS region.

그 다음, 제 1 감광막 패턴(108)을 식각 마스크로 절연막(106), 패드 질화막 패턴(104) 및 패드 산화막 패턴(102)을 식각하여 반도체 기판(100)을 노출시킨다.Next, the semiconductor substrate 100 is exposed by etching the insulating layer 106, the pad nitride layer pattern 104, and the pad oxide layer pattern 102 using the first photoresist layer pattern 108 as an etching mask.

그 다음, 제 1 감광막 패턴(108)을 이온주입 마스크로 불순물 이온주입 공정을 수행하여 반도체 기판(100) 내에 P형 웰(110)을 형성한다.Next, an impurity ion implantation process is performed on the first photoresist layer pattern 108 using an ion implantation mask to form the P-type well 110 in the semiconductor substrate 100.

여기서, 불순물 이온주입 공정은 N형 불순물, 예컨대 보론(B)을 이용하며, 경사 이온주입 방법으로 수행하는 것이 바람직하다. Here, the impurity ion implantation process uses an N-type impurity such as boron (B), and is preferably performed by a gradient ion implantation method.

이때, 쉐도윙(Shadowing) 현상 및 스케터링(Scattering) 현상에 의해 P형 웰(110) 상측의 반도체 기판(100) 표면에 이온(110a)이 쌓이게 된다.At this time, ions 110a are accumulated on the surface of the semiconductor substrate 100 above the P-type well 110 by the shadowing phenomenon and the scattering phenomenon.

그 다음, 제 1 감광막 패턴(108)을 제거한다.Next, the first photoresist pattern 108 is removed.

도 2c를 참조하면, 전체 표면 상부에 PMOS 영역을 노출시키는 제 2 감광막 패턴(112)을 형성한다.Referring to FIG. 2C, a second photoresist pattern 112 is formed on the entire surface to expose the PMOS region.

그 다음, 제 2 감광막 패턴(112)을 식각 마스크로 절연막(106), 패드 질화막 패턴(104) 및 패드 산화막 패턴(102)을 식각하여 반도체 기판(100)을 노출시킨다.Next, the semiconductor substrate 100 is exposed by etching the insulating layer 106, the pad nitride layer pattern 104, and the pad oxide layer pattern 102 using the second photoresist layer pattern 112 as an etching mask.

그 다음, 제 2 감광막 패턴(112)을 이온주입 마스크로 불순물 이온주입 공정을 수행하여 반도체 기판(100) 내에 N형 웰(114)을 형성한다.Next, an impurity ion implantation process is performed on the second photoresist layer pattern 112 using an ion implantation mask to form an N-type well 114 in the semiconductor substrate 100.

여기서, 불순물 이온주입 공정은 P형 불순물, 예컨대 인(P) 또는 비소(As)를 이용하며, 경사 이온주입 방법으로 수행하는 것이 바람직하다. Here, the impurity ion implantation process uses a P-type impurity such as phosphorus (P) or arsenic (As), and is preferably performed by a gradient ion implantation method.

이때, 쉐도윙(Shadowing) 현상 및 스케터링(Scattering) 현상에 의해 N형 웰(114) 상측의 반도체 기판(100) 표면에 이온(114a)이 쌓이게 된다.At this time, the ions 114a are accumulated on the surface of the semiconductor substrate 100 above the N-type well 114 by the shadowing phenomenon and the scattering phenomenon.

그 다음, 제 2 감광막 패턴(112)을 제거한다.Next, the second photosensitive film pattern 112 is removed.

도 2d를 참조하면, 노출된 반도체 기판(100)을 전면 식각하여 반도체 기판(100) 표면에 쌓인 이온(110a, 114b)을 제거한다. Referring to FIG. 2D, the exposed semiconductor substrate 100 is etched to remove the ions 110a and 114b accumulated on the surface of the semiconductor substrate 100.

도 2e를 참조하면, 전체 표면 상부에 실리콘층(116)을 형성한다.Referring to FIG. 2E, the silicon layer 116 is formed over the entire surface.

여기서, 실리콘층(116) 형성 공정은 노출된 반도체 기판(100)을 시드(Seed)층으로 하여 선택적 에피택셜 성장(SEG) 방법으로 수행하는 것이 바람직하다.Here, the silicon layer 116 forming process is preferably performed by the selective epitaxial growth (SEG) method using the exposed semiconductor substrate 100 as a seed layer.

도 2f를 참조하면, 실리콘층(116)에 대한 평탄화 공정을 수행하여 패드 질화막 패턴(104) 및 패드 산화막 패턴(102)을 제거한다. 이에 따라, 활성영역(118)을 정의하는 소자분리막(120)이 완성된다. Referring to FIG. 2F, the pad nitride layer pattern 104 and the pad oxide layer pattern 102 are removed by performing a planarization process on the silicon layer 116. Accordingly, the device isolation layer 120 defining the active region 118 is completed.

즉, 본 발명은 반도체 기판(100) 표면에 쌓인 이온(110a, 114b)을 제거한 후, 실리콘층(116)을 성장시켜 활성영역(118)을 형성함으로써 NMOS 및 PMOS 트랜지스터의 문턱전압(Vt) 변동을 방지할 수 있다. That is, according to the present invention, after removing the ions 110a and 114b accumulated on the surface of the semiconductor substrate 100, the silicon layer 116 is grown to form the active region 118, thereby changing the threshold voltage Vt of the NMOS and PMOS transistors. Can be prevented.

도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.1A to 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

Claims (5)

반도체 기판을 선택적으로 식각하여 소자분리용 트렌치를 형성하는 단계;Selectively etching the semiconductor substrate to form a device isolation trench; 상기 소자분리용 트렌치를 포함한 상기 반도체 기판 상부에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate including the device isolation trench; 상기 절연막을 식각하여 NMOS 영역의 상기 반도체 기판을 노출시키고, 노출된 상기 반도체 기판 내에 제 1 웰을 형성하는 단계;Etching the insulating film to expose the semiconductor substrate in an NMOS region, and forming a first well in the exposed semiconductor substrate; 상기 절연막을 식각하여 PMOS 영역의 상기 반도체 기판을 노출시키고, 노출된 상기 반도체 기판 내에 제 2 웰을 형성하는 단계;Etching the insulating film to expose the semiconductor substrate in the PMOS region, and forming a second well in the exposed semiconductor substrate; 상기 반도체 기판을 전면 식각하여 상기 제 1 및 제 2 웰 형성시 노출된 상기 반도체 기판 표면에 모인 이온을 제거하는 단계;Etching the semiconductor substrate over the entire surface to remove ions collected on the surface of the semiconductor substrate exposed when the first and second wells are formed; 상기 반도체 기판 상부에 실리콘층을 형성하는 단계; 및Forming a silicon layer on the semiconductor substrate; And 상기 실리콘층 및 상기 절연막을 평탄화시켜 소자분리막을 형성하는 단계Planarizing the silicon layer and the insulating layer to form an isolation layer 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, 상기 소자분리용 트렌치 형성 단계는The method of claim 1, wherein the forming trench for device isolation 상기 반도체 기판 상부에 패드 산화막 및 패드 절연막을 형성하는 단계;Forming a pad oxide film and a pad insulating film on the semiconductor substrate; 소자분리 마스크를 이용한 사진 식각공정으로 상기 패드 절연막 및 상기 패드 산화막을 식각하여 패드 절연막 패턴 및 패드 산화막 패턴을 형성하는 단계; 및Etching the pad insulating film and the pad oxide film by a photolithography process using a device isolation mask to form a pad insulating film pattern and a pad oxide film pattern; And 상기 패드 절연막 패턴 및 상기 패드 산화막 패턴을 마스크로 상기 반도체 기판을 식각하는 단계Etching the semiconductor substrate using the pad insulating layer pattern and the pad oxide layer pattern as a mask 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 2 항에 있어서, 상기 제 1 웰은 P형으로 형성하고, 상기 제 2 웰은 N형으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 2, wherein the first well is formed in a P-type, and the second well is formed in an N-type. 제 2 항에 있어서, 상기 실리콘층은 선택적 에피택셜 성장방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 2, wherein the silicon layer is formed by a selective epitaxial growth method. 제 2 항에 있어서, 상기 평탄화 공정은 상기 패드 절연막 패턴 및 상기 패드 산화막 패턴이 제거될 때까지 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 2, wherein the planarization process is performed until the pad insulating film pattern and the pad oxide film pattern are removed.
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