JP2024006015A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the same Download PDFInfo
- Publication number
- JP2024006015A JP2024006015A JP2022106546A JP2022106546A JP2024006015A JP 2024006015 A JP2024006015 A JP 2024006015A JP 2022106546 A JP2022106546 A JP 2022106546A JP 2022106546 A JP2022106546 A JP 2022106546A JP 2024006015 A JP2024006015 A JP 2024006015A
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- gate
- semiconductor device
- oxide film
- oxidized region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 98
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 98
- 239000010703 silicon Substances 0.000 claims abstract description 98
- 239000000758 substrate Substances 0.000 claims abstract description 98
- 230000003647 oxidation Effects 0.000 claims abstract description 29
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 59
- 238000005530 etching Methods 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 16
- 238000002513 implantation Methods 0.000 claims description 11
- 230000000873 masking effect Effects 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000003475 lamination Methods 0.000 abstract 1
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 36
- 238000010586 diagram Methods 0.000 description 25
- 125000001475 halogen functional group Chemical group 0.000 description 16
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 238000004088 simulation Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
本発明は、半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a method for manufacturing the same.
半導体装置では、各回路を構成するためにＭＯＳＦＥＴがシリコン基板上に構成される（例えば特許文献１）。 In semiconductor devices, MOSFETs are configured on a silicon substrate to configure each circuit (for example, Patent Document 1).
ＰＭＯＳＦＥＴの特性を向上させるために、ソースやドレインにＳｉＧｅを使用する場合がある。しかしながら、ＳｉＧｅを使用する場合には、エピ層を形成するための特別な装置（ＣＶＤ装置）が必要である。このため、ＳｉＧｅを使用したＭＯＳを製造するためにはコストがかかり、このような技術は一部のハイパフォーマンストランジスタにしか用いることができなかった。 In order to improve the characteristics of PMOSFET, SiGe is sometimes used for the source and drain. However, when using SiGe, special equipment (CVD equipment) is required to form the epilayer. For this reason, it is expensive to manufacture a MOS using SiGe, and such technology could only be used for some high-performance transistors.
本発明は、このような事情に鑑みてなされたものであって、コストの増加を抑制しつつ特性を向上することのできる半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can improve characteristics while suppressing an increase in cost.
本発明の第１態様は、シリコン基板上にゲート酸化膜を介して構成されたゲートと、前記シリコン基板において、前記ゲートの下部のチャネル領域を挟んで構成されたソース及びドレインと、を備え、前記ゲート酸化膜の下部の前記シリコン基板の面を第１面とし、前記ゲート酸化膜に対する前記ソース側の前記シリコン基板の面を第２面とし、前記ゲート酸化膜に対する前記ドレイン側の前記シリコン基板の面を第３面とした場合に、前記第１面に対して、前記第２面及び前記第３面は積層方向に段差を有しており、前記段差における前記シリコン基板の側壁には酸化領域が形成される半導体装置である。 A first aspect of the present invention includes a gate formed on a silicon substrate via a gate oxide film, and a source and a drain formed on the silicon substrate with a channel region under the gate sandwiched therebetween, The surface of the silicon substrate below the gate oxide film is a first surface, the surface of the silicon substrate on the source side with respect to the gate oxide film is a second surface, and the silicon substrate on the drain side with respect to the gate oxide film. When the surface of the silicon substrate is a third surface, the second surface and the third surface have a step in the stacking direction with respect to the first surface, and the side wall of the silicon substrate at the step is oxidized. This is a semiconductor device in which a region is formed.
上記のような構成によれば、第１面に対して、第２面及び第３面は積層方向に段差を有しており、段差におけるシリコン基板の側壁には酸化領域が形成されることで、チャネル領域（例えばチャネルの中心）に対して圧縮応力を発生させることができる。これによって、チャネル領域における移動度が向上し、オン電流が向上する。このため、動作速度が向上する。 According to the above configuration, the second and third surfaces have a step in the stacking direction with respect to the first surface, and an oxidized region is formed on the side wall of the silicon substrate at the step. , a compressive stress can be generated in the channel region (eg, the center of the channel). This improves the mobility in the channel region and improves the on-current. Therefore, the operating speed is improved.
上記半導体装置において、前記酸化領域は、前記ゲートの側壁から、前記段差における前記シリコン基板の側壁にわたって構成されることとしてもよい。 In the semiconductor device, the oxidized region may extend from a sidewall of the gate to a sidewall of the silicon substrate at the step.
上記のような構成によれば、酸化領域は、ゲートの側壁から段差におけるシリコン基板の側壁にわたって構成されることで、効果的にチャネルへ圧縮応力を発生させることができる。 According to the above structure, the oxidized region is formed from the sidewall of the gate to the sidewall of the silicon substrate at the step, thereby effectively generating compressive stress in the channel.
上記半導体装置において、前記酸化領域は、前記シリコン基板が酸化した部材により構成されることとしてもよい。 In the semiconductor device, the oxidized region may be formed of a member obtained by oxidizing the silicon substrate.
上記のような構成によれば、シリコン基板を熱酸化することで酸化領域を形成することができる。 According to the above configuration, the oxidized region can be formed by thermally oxidizing the silicon substrate.
上記半導体装置において、前記段差は、積層方向に１０ｎｍ以上４０ｎｍ以下であることとしてもよい。 In the above semiconductor device, the step may be 10 nm or more and 40 nm or less in the stacking direction.
上記のような構成によれば、段差を積層方向に１０ｎｍ以上４０ｎｍ以下とすることで、効果的にチャネルへ圧縮応力を発生させることができる。 According to the above configuration, compressive stress can be effectively generated in the channel by setting the step difference in the stacking direction to 10 nm or more and 40 nm or less.
上記半導体装置において、前記酸化領域は、幅の最大値が１０ｎｍ以上２０ｎｍ以下であることとしてもよい。 In the semiconductor device, the oxidized region may have a maximum width of 10 nm or more and 20 nm or less.
上記のような構成によれば、酸化領域の幅の最大値を１０ｎｍ以上２０ｎｍ以下とすることで、効果的にチャネルへ圧縮応力を発生させることができる。 According to the above configuration, compressive stress can be effectively generated in the channel by setting the maximum width of the oxidized region to 10 nm or more and 20 nm or less.
上記半導体装置において、前記第１面と前記第２面とは第１側壁面を介して連続し、前記第１面と前記第３面とは第２側壁面を介して連続し、前記第１側壁面と前記第２側壁面との間の距離は積層方向下側に向かって大きくなることとしてもよい。 In the semiconductor device, the first surface and the second surface are continuous via a first side wall surface, the first surface and the third surface are continuous via a second side wall surface, and the first surface and the third surface are continuous via a second side wall surface, and The distance between the side wall surface and the second side wall surface may increase toward the bottom in the stacking direction.
上記のような構成によれば、第１側壁面と第２側壁面との間の距離は積層方向下側に向かって大きくなることで、酸化領域が熱酸化で形成されたこととなり、効果的にチャネルへ圧縮応力を発生させることができる。 According to the above configuration, the distance between the first side wall surface and the second side wall surface increases toward the bottom in the stacking direction, which means that the oxidized region is formed by thermal oxidation, and the effective can generate compressive stress in the channel.
上記半導体装置において、前記ゲートと前記シリコン基板の間に形成された前記ゲート酸化膜は、積層方向の幅が、積層方向と直交する方向に向かって大きくなることとしてもよい。 In the semiconductor device, the width of the gate oxide film formed between the gate and the silicon substrate in the stacking direction may increase in a direction perpendicular to the stacking direction.
上記のような構成によれば、ゲート酸化膜は、積層方向の幅が、積層方向と直交する方向に向かって大きくなることで、酸化領域が熱酸化で形成されたこととなり、効果的にチャネルへ圧縮応力を発生させることができる。 According to the above structure, the width of the gate oxide film in the stacking direction increases in the direction perpendicular to the stacking direction, which means that the oxidized region is formed by thermal oxidation, and the channel is effectively It is possible to generate compressive stress to.
上記半導体装置において、前記ゲートには、前記酸化領域を介してサイドウォールが形成されることとしてもよい。 In the semiconductor device described above, a sidewall may be formed on the gate via the oxidized region.
上記のような構成によれば、酸化領域の周りにサイドウォールが形成される。 According to the above configuration, sidewalls are formed around the oxidized region.
上記半導体装置において、前記ゲートと、前記ソースと、前記ドレインとによりＰＭＯＳが構成されることとしてもよい。 In the semiconductor device, the gate, the source, and the drain may constitute a PMOS.
上記のような構成によれば、ＰＭＯＳのため、チャネルの圧縮応力で効果的に移動度が向上する。 According to the above configuration, since it is a PMOS, the compressive stress of the channel effectively improves the mobility.
上記半導体装置において、前記酸化領域は、前記チャネル領域に圧縮応力を発生させるように構成されることとしてもよい。 In the semiconductor device, the oxidized region may be configured to generate compressive stress in the channel region.
上記のような構成によれば、酸化領域によってチャネル領域に圧縮応力を発生させ、チャネル領域における移動度を向上させることが可能となる。 According to the above configuration, it is possible to generate compressive stress in the channel region by the oxidized region and improve the mobility in the channel region.
本発明の第２態様は、シリコン基板の表面に対してゲート酸化膜及びゲートを形成するゲート形成工程と、前記ゲートをマスクしてエッチングを行い、前記ゲート酸化膜の下部の前記シリコン基板の面を第１面とし、前記ゲート酸化膜に対する前記ソース側の前記シリコン基板の面を第２面とし、前記ゲート酸化膜に対する前記ドレイン側の前記シリコン基板の面を第３面とした場合に、前記第１面に対して、前記第２面及び前記第３面に積層方向の段差を形成するエッチング工程と、熱酸化により、前記段差における前記シリコン基板の側壁に酸化領域を形成する熱酸化工程と、を有する半導体装置の製造方法である。 A second aspect of the present invention includes a gate forming step of forming a gate oxide film and a gate on the surface of a silicon substrate, and etching the gate while masking the surface of the silicon substrate below the gate oxide film. is a first surface, a surface of the silicon substrate on the source side with respect to the gate oxide film is a second surface, and a surface of the silicon substrate on the drain side with respect to the gate oxide film is a third surface; an etching step for forming a step in the stacking direction on the second surface and the third surface with respect to the first surface; and a thermal oxidation step for forming an oxidized region on the side wall of the silicon substrate at the step by thermal oxidation. A method for manufacturing a semiconductor device having the following steps.
上記のような構成によれば、第１面に対して、第２面及び第３面は積層方向に段差を有しており、段差におけるシリコン基板の側壁には酸化領域が形成されることで、チャネル領域（例えばチャネルの中心）に対して圧縮応力を発生させることができる。これによって、チャネル領域における移動度が向上し、オン電流が向上する。このため、動作速度が向上する。 According to the above configuration, the second and third surfaces have a step in the stacking direction with respect to the first surface, and an oxidized region is formed on the side wall of the silicon substrate at the step. , a compressive stress can be generated in the channel region (eg, the center of the channel). This improves the mobility in the channel region and improves the on-current. Therefore, the operating speed is improved.
上記半導体装置において、前記熱酸化工程は、前記エッチング工程の後に行われることとしてもよい。 In the above semiconductor device, the thermal oxidation step may be performed after the etching step.
上記のような構成によれば、エッチング工程で段差を形成してから酸化領域を形成することができる。 According to the above configuration, the oxidized region can be formed after the step is formed in the etching process.
上記半導体装置において、前記シリコン基板に不純物を注入してＬＤＤを形成するＬＤＤ注入工程を有し、前記熱酸化工程は、前記ＬＤＤ注入工程の前に行われることとしてもよい。 The above semiconductor device may include an LDD implantation step of injecting impurities into the silicon substrate to form an LDD, and the thermal oxidation step may be performed before the LDD implantation step.
上記のような構成によれば、ＬＤＤを形成する前に、酸化領域を形成することができる。 According to the above configuration, the oxidized region can be formed before forming the LDD.
本発明によれば、コストの増加を抑制しつつ特性を向上するという効果を奏する。 According to the present invention, it is possible to improve characteristics while suppressing an increase in cost.
以下に、本発明に係る半導体装置及びその製造方法の一実施形態について、図面を参照して説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a semiconductor device and a method for manufacturing the same according to the present invention will be described below with reference to the drawings.
（半導体装置の構造）
図１は、本実施形態に係る半導体装置１０の断面図である。半導体装置１０は、図１に示すようにＰ型のＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という）である。なお、半導体装置１０としては、後述するように、他の素子（例えばＮＭＯＳ）が混載されていてもよい。例えばゲート長は６０ｎｍである。
(Structure of semiconductor device)
FIG. 1 is a cross-sectional view of a semiconductor device 10 according to this embodiment. As shown in FIG. 1, the semiconductor device 10 is a P-type MOSFET (hereinafter referred to as "PMOS"). Note that the semiconductor device 10 may include other elements (for example, NMOS) in combination, as will be described later. For example, the gate length is 60 nm.
ＰＭＯＳは、ゲートＧと、ソースＳと、ドレインＤが形成されている。ゲートＧは、シリコン基板Ｓｕｂ上にゲート酸化膜ＧＯを介して形成される。ソースＳとドレインＤは、シリコン基板Ｓｕｂにおいて、ゲートＧの下部のチャネル領域Ｃを挟んで構成される。このように、ゲートＧと、ソースＳと、ドレインＤとによりＰＭＯＳの各端子が構成される。 The PMOS has a gate G, a source S, and a drain D formed therein. Gate G is formed on silicon substrate Sub via gate oxide film GO. The source S and the drain D are configured to sandwich a channel region C below the gate G in the silicon substrate Sub. In this way, the gate G, source S, and drain D constitute each terminal of the PMOS.
また、ＰＭＯＳには、ソースＳ及びドレインＤのそれぞれに対応して、ＬＤＤ１４とＨａｌｏ１５が形成される。なお、例えばゲート長が長い場合（例えば０．５μｍ）にはＬＤＤ１４とＨａｌｏ１５は省略することとしても良い。ゲート長が短い場合（例えば６０ｎｍ）にはＬＤＤ１４とＨａｌｏ１５は形成されることが好ましい。 Further, in the PMOS, an LDD 14 and a Halo 15 are formed corresponding to the source S and drain D, respectively. Note that, for example, when the gate length is long (for example, 0.5 μm), the LDD 14 and the Halo 15 may be omitted. When the gate length is short (for example, 60 nm), it is preferable to form the LDD 14 and the Halo 15.
そして、ＰＭＯＳには、リセス部ＲＣが形成される。リセス部ＲＣは、シリコン基板Ｓｕｂの表面が凹んでいる部分（凹部）である。すなわち、リセス部ＲＣにおけるシリコン基板Ｓｕｂの表面は、ゲートＧ直下のシリコン基板Ｓｕｂの表面や、ＳＴＩ１１の表面に対して、積層方向において低い位置となる。積層方向とは、シリコン基板Ｓｕｂの表面に対して要素を積層する方向である。 A recess portion RC is formed in the PMOS. The recessed portion RC is a concave portion (concave portion) in the surface of the silicon substrate Sub. That is, the surface of the silicon substrate Sub in the recess portion RC is at a lower position in the stacking direction than the surface of the silicon substrate Sub directly under the gate G and the surface of the STI 11. The stacking direction is the direction in which elements are stacked on the surface of the silicon substrate Sub.
具体的には、図１に示すように、ゲート酸化膜ＧＯの下部のシリコン基板Ｓｕｂの面を第１面ＳＦ１とし、ゲート酸化膜ＧＯに対するソースＳ側のシリコン基板Ｓｕｂの面を第２面ＳＦ２とし、ゲート酸化膜ＧＯに対するドレインＤ側のシリコン基板Ｓｕｂの面を第３面ＳＦ３する。すなわち、ゲート酸化膜ＧＯ（第１面ＳＦ１）からソースＳ側のＳＴＩ１１までの間のシリコン基板Ｓｕｂの表面に第２面ＳＦ２があり、ゲート酸化膜ＧＯ（第１面ＳＦ１）からドレインＤ側のＳＴＩ１１までの間のシリコン基板Ｓｕｂの表面に第３面ＳＦ３がある。 Specifically, as shown in FIG. 1, the surface of the silicon substrate Sub below the gate oxide film GO is a first surface SF1, and the surface of the silicon substrate Sub on the source S side with respect to the gate oxide film GO is a second surface SF2. The surface of the silicon substrate Sub on the drain D side with respect to the gate oxide film GO is defined as a third surface SF3. That is, there is a second surface SF2 on the surface of the silicon substrate Sub between the gate oxide film GO (first surface SF1) and STI11 on the source S side, and there is a second surface SF2 on the surface of the silicon substrate Sub from the gate oxide film GO (first surface SF1) to the STI11 on the drain D side. There is a third surface SF3 on the surface of the silicon substrate Sub up to the STI11.
リセス部ＲＣは、第２面ＳＦ２及び第３面ＳＦ３のくぼみとなる。すなわち、第１面ＳＦ１に対して、第２面ＳＦ２及び第３面ＳＦ３のそれぞれは、積層方向に段差Ｘを有している。段差Ｘとは第１面ＳＦ１の表面に対する第２面ＳＦ２（または第３面ＳＦ３）の表面の積層方向の高低差である。段差Ｘは、積層方向に１０ｎｍ以上４０ｎｍ以下となる。なお、第１面ＳＦ１と、第２面ＳＦ２または第３面ＳＦ３との段差Ｘの最大が１０ｎｍ以上４０ｎｍ以下となることが好ましい。例えば、段差Ｘが１０ｎｍ未満の場合には酸化領域ＯＳからの圧縮力が弱くなり十分な効果を得ることができず、段差Ｘが４０ｎｍより大きい場合にはＬＤＤ１４とＨａｌｏ１５の接合位置の調整が困難となり、トランジスタの動作に支障をきたす可能性がある（オフ電流の増加やしきい値電圧のプラス方向へのシフト等）ため、段差Ｘは１０ｎｍ以上４０ｎｍ以下とすることが好ましい。 The recess portion RC becomes a depression in the second surface SF2 and the third surface SF3. That is, with respect to the first surface SF1, each of the second surface SF2 and the third surface SF3 has a step X in the stacking direction. The level difference X is the height difference in the stacking direction between the surface of the second surface SF2 (or the third surface SF3) with respect to the surface of the first surface SF1. The step X is 10 nm or more and 40 nm or less in the stacking direction. Note that the maximum level difference X between the first surface SF1 and the second surface SF2 or the third surface SF3 is preferably 10 nm or more and 40 nm or less. For example, if the step X is less than 10 nm, the compressive force from the oxidized region OS becomes weak and a sufficient effect cannot be obtained, and if the step X is larger than 40 nm, it is difficult to adjust the bonding position between LDD 14 and Halo 15. Therefore, it is preferable that the height difference X is 10 nm or more and 40 nm or less, which may cause problems in the operation of the transistor (such as an increase in off-state current or a shift in the positive direction of the threshold voltage).
そして、リセス部ＲＣには、酸化領域ＯＳ（オフセットスペーサー）が形成される。具体的には、酸化領域ＯＳは、ゲートＧの側壁から、段差Ｘにおけるシリコン基板Ｓｕｂの側壁にわたって形成される。後述するように、特に段差Ｘにおけるシリコン基板Ｓｕｂの側壁に酸化領域ＯＳが形成されることで、リセス部ＲＣのくぼみのチャネル領域Ｃ近くの壁面に酸化領域ＯＳを形成して、チャネル領域Ｃに対して圧縮応力を発生させることができる。 Then, an oxidized region OS (offset spacer) is formed in the recess portion RC. Specifically, the oxidized region OS is formed from the sidewall of the gate G to the sidewall of the silicon substrate Sub at the step X. As will be described later, by forming an oxidized region OS on the side wall of the silicon substrate Sub particularly at the step X, an oxidized region OS is formed on the wall surface near the channel region C of the depression of the recess portion RC, and the oxidized region OS Compressive stress can be generated against the stress.
酸化領域ＯＳは、後述するように、熱酸化の工程によって酸化した部材で構成される。すなわち、ゲートＧの側壁の酸化領域ＯＳはゲートＧが酸化したものであり、ゲート酸化膜ＧＯの側壁の酸化領域ＯＳはゲート酸化膜ＧＯが酸化したものであり、ゲートＧ下部のシリコン基板Ｓｕｂの側壁の酸化領域ＯＳは、シリコン基板Ｓｕｂが酸化したものとなる。 The oxidized region OS is composed of a member oxidized by a thermal oxidation process, as described later. That is, the oxidized region OS on the side wall of the gate G is the oxidized gate G, the oxidized region OS on the side wall of the gate oxide film GO is the oxidized gate oxide film GO, and the oxidized region OS on the side wall of the gate G is the oxidized region OS of the silicon substrate Sub below the gate G. The oxidized region OS on the sidewall is formed by oxidizing the silicon substrate Sub.
酸化領域ＯＳは、幅Ｗの最大値が１０ｎｍ以上２０ｎｍ以下である。幅Ｗとは、具体的には、積層方向と直交する方向の酸化領域ＯＳの長さである。例えば、幅Ｗが１０ｎｍ未満の場合には酸化領域ＯＳからの圧縮力が弱くなり十分な効果を得ることができず、幅Ｗが２０ｎｍより大きい場合にはＬＤＤ１４とＨａｌｏ１５の接合位置の調整が困難となり、トランジスタの動作に支障をきたす可能性がある（オフ電流の増加やしきい値電圧のプラス方向へのシフト等）ため、幅は１０ｎｍ以上２０ｎｍ以下とすることが好ましい。 The maximum width W of the oxidized region OS is 10 nm or more and 20 nm or less. Specifically, the width W is the length of the oxidized region OS in the direction perpendicular to the stacking direction. For example, if the width W is less than 10 nm, the compressive force from the oxidized region OS becomes weak and a sufficient effect cannot be obtained, and if the width W is greater than 20 nm, it is difficult to adjust the bonding position between the LDD 14 and Halo 15. Therefore, it is preferable that the width is 10 nm or more and 20 nm or less, which may impede the operation of the transistor (increase in off-state current, shift of threshold voltage in the positive direction, etc.).
（半導体装置の製造方法）
次に、本実施形態における半導体装置１０の製造方法（プロセスフロー）の一例について図面を参照して説明する。図２から図６は、ＰＭＯＳの製造方法の一例を示している。
(Method for manufacturing semiconductor devices)
Next, an example of a method (process flow) for manufacturing the semiconductor device 10 in this embodiment will be described with reference to the drawings. 2 to 6 show an example of a method for manufacturing PMOS.
まず、図２に示すように、シリコン基板Ｓｕｂ（Ｐ型基板）に対してＳＴＩ１１を形成する。そして、例えばヒ素やリンといったＮ型の不純物を注入するとともに、アニールを行ってＮＷＥＬＬ１２を形成する（ＷＥＬＬ形成工程）。 First, as shown in FIG. 2, an STI 11 is formed on a silicon substrate Sub (P-type substrate). Then, an N-type impurity such as arsenic or phosphorus is implanted, and annealing is performed to form the NWELL 12 (WELL formation step).
次に、図３に示すように、ゲート酸化膜ＧＯ（例えば１．２ｎｍ）を形成し、ゲートＧとして、ポリシリコンゲート電極（例えば２００ｎｍ）を形成する。例えば、ゲートＧはリソグラフィ技術によって形成される。すなわち、図３は、シリコン基板Ｓｕｂの表面に対してゲート酸化膜ＧＯ及びゲートＧを形成するゲート形成工程を示す。 Next, as shown in FIG. 3, a gate oxide film GO (eg, 1.2 nm) is formed, and as the gate G, a polysilicon gate electrode (eg, 200 nm) is formed. For example, the gate G is formed by lithography technology. That is, FIG. 3 shows a gate formation process of forming a gate oxide film GO and a gate G on the surface of the silicon substrate Sub.
次に、図４に示すように、ゲートＧに対してパターンされたフォトレジストＰＲをマスクとして、シリコン基板Ｓｕｂの表面をエッチングする（エッチング工程）。具体的には、図４に示すように、ゲートＧとＳＴＩ１１との間のシリコン基板Ｓｕｂの表面をエッチングする。これによってリセス部ＲＣが形成される。すなわち、ゲートＧをマスクしてエッチングを行い、積層方向の段差Ｘを形成する。段差Ｘは１０ｎｍ以上４０ｎｍ以下である。 Next, as shown in FIG. 4, the surface of the silicon substrate Sub is etched using the photoresist PR patterned for the gate G as a mask (etching step). Specifically, as shown in FIG. 4, the surface of the silicon substrate Sub between the gate G and the STI 11 is etched. This forms a recessed portion RC. That is, etching is performed while masking the gate G to form a step X in the stacking direction. The level difference X is 10 nm or more and 40 nm or less.
次に、図５に示すように、フォトレジストＰＲを取り除いた後、熱酸化処理を行う（熱酸化工程）。これによって表面が酸化し、図５に示すように表面に酸化膜１６が形成される。この酸化膜１６の幅は、１０ｎｍ以上２０ｎｍ以下となる。図５に示すようにＳＴＩ１１の間の表面が全体的に酸化されるため、この工程で、ゲートＧの側壁から、段差Ｘにおけるシリコン基板Ｓｕｂの側壁にわたって酸化膜１６（酸化領域ＯＳ）が形成される。 Next, as shown in FIG. 5, after removing the photoresist PR, thermal oxidation treatment is performed (thermal oxidation step). As a result, the surface is oxidized, and an oxide film 16 is formed on the surface as shown in FIG. The width of this oxide film 16 is 10 nm or more and 20 nm or less. As shown in FIG. 5, the entire surface between the STIs 11 is oxidized, so in this step, an oxide film 16 (oxidized region OS) is formed from the sidewall of the gate G to the sidewall of the silicon substrate Sub at the step X. Ru.
そして、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ）によってエッチングが行われることで、図６に示すように、ゲートＧの側壁から、段差Ｘにおけるシリコン基板Ｓｕｂの側壁にわたる領域以外の酸化膜１６が取り除かれる。これによって、酸化領域ＯＳが形成される（酸化領域形成工程）。特に、段差Ｘにおけるシリコン基板Ｓｕｂの側壁に酸化領域ＯＳが形成される。この酸化領域ＯＳの幅Ｗは、１０ｎｍ以上２０ｎｍ以下となる。 Then, by performing etching by, for example, RIE (Reactive Ion Etch), as shown in FIG. 6, the oxide film 16 other than the area extending from the sidewall of the gate G to the sidewall of the silicon substrate Sub at the step X is removed. As a result, an oxidized region OS is formed (oxidized region forming step). In particular, an oxidized region OS is formed on the sidewall of the silicon substrate Sub at the step X. The width W of this oxidized region OS is 10 nm or more and 20 nm or less.
そして、図６に示すように、シリコン基板Ｓｕｂの表面に、例えばヒ素やリンといったＮ型の不純物を注入することで、Ｈａｌｏ１５（Ｎ型Ｈａｌｏ）を形成する（Ｈａｌｏ形成工程）。また、シリコン基板Ｓｕｂの表面に、例えばボロンといったＰ型の不純物を注入することでＬＤＤ１４（Ｐ型ＬＤＤ）を形成する（ＬＤＤ注入工程）。ゲートＧとＬＤＤ１４とをオーバーラップするために傾斜角を設定して不純物注入を行うことが効果的である。 Then, as shown in FIG. 6, Halo 15 (N-type Halo) is formed by implanting an N-type impurity such as arsenic or phosphorus into the surface of the silicon substrate Sub (Halo formation step). Furthermore, an LDD 14 (P-type LDD) is formed by implanting a P-type impurity such as boron into the surface of the silicon substrate Sub (LDD implantation step). It is effective to implant impurities by setting a tilt angle so that the gate G and the LDD 14 overlap.
その後、ソースＳやドレインＤが形成され、ＰＭＯＳが形成される。 After that, a source S and a drain D are formed, and a PMOS is formed.
このように、熱酸化工程は、エッチング工程の後に行われる。また、熱酸化工程は、ＬＤＤ注入工程の前に行われる。 Thus, the thermal oxidation process is performed after the etching process. Also, the thermal oxidation process is performed before the LDD implantation process.
（半導体装置の製造方法の他の例） (Other examples of semiconductor device manufacturing methods)
次に、本実施形態における半導体装置１０の製造方法（プロセスフロー）の他の例について図面を参照して説明する。本例では、リセス部ＲＣを有するＰＭＯＳと、ＮＭＯＳ（リセス部ＲＣを有さない）とを混載して半導体装置１０を製造する場合の例を示す。 Next, another example of the method (process flow) for manufacturing the semiconductor device 10 in this embodiment will be described with reference to the drawings. In this example, an example is shown in which the semiconductor device 10 is manufactured by combining a PMOS having a recessed portion RC and an NMOS (not having a recessed portion RC).
図７から図１９は、ＰＭＯＳ及びＮＭＯＳを混載した半導体装置１０の製造方法の一例を示している。なお、各図では左側にＰＭＯＳを形成し、右側にＮＭＯＳを形成する場合を示している。ＰＭＯＳとＮＭＯＳとは同じシリコン基板Ｓｕｂ上に形成されれば近接していても良いし離れていてもよい。 7 to 19 show an example of a method for manufacturing a semiconductor device 10 in which PMOS and NMOS are mounted together. Note that each figure shows a case where a PMOS is formed on the left side and an NMOS is formed on the right side. As long as the PMOS and NMOS are formed on the same silicon substrate Sub, they may be close to each other or may be separated from each other.
まず。図７に示すように、ＳＴＩ１１とＷＥＬＬ（ＮＷＥＬＬ１２とＰＷＥＬＬ１７）を形成する。図７は図２の工程に対応する。 first. As shown in FIG. 7, the STI 11 and the WELL (NWELL 12 and PWELL 17) are formed. FIG. 7 corresponds to the process shown in FIG.
次に、図８に示すように、ゲート酸化膜ＧＯとゲートＧを形成する。図８は図３の工程に対応する。また、このとき、ゲートＧのポリシリコン上にＳｉＮ膜１８が形成され、その上にフォトレジストＰＲが形成されて、ゲートＧのポリシリコンがエッチングされる。ＮＭＯＳについても同様にゲートＧｎが形成される。 Next, as shown in FIG. 8, a gate oxide film GO and a gate G are formed. FIG. 8 corresponds to the process shown in FIG. Also, at this time, a SiN film 18 is formed on the polysilicon of the gate G, a photoresist PR is formed thereon, and the polysilicon of the gate G is etched. Gate Gn is similarly formed for NMOS.
そして、図９に示すように、ゲートＧ上のＳｉＮ膜１８をマスクとしてエッチングを行い、ＰＭＯＳにリセス部ＲＣを形成する。ＳｉＮ膜１８をマスクとすることで、リセス部ＲＣを形成する際のドライエッチングからＮＭＯＳのゲートＧｎを保護することができる。図９は図４のエッチング工程に対応する。なお、ＰＭＯＳのリセス形成のためにエッチングを行う場合には、リセス部ＲＣを形成しない素子であるＮＭＯＳは全体がフォトレジストＰＲでマスクされている。 Then, as shown in FIG. 9, etching is performed using the SiN film 18 on the gate G as a mask to form a recess portion RC in the PMOS. By using the SiN film 18 as a mask, the gate Gn of the NMOS can be protected from dry etching when forming the recessed portion RC. FIG. 9 corresponds to the etching process shown in FIG. Note that when etching is performed to form a recess in the PMOS, the entire NMOS, which is an element in which no recess portion RC is formed, is masked with a photoresist PR.
次に、ＳｉＮ膜１８が溶液（例えば高温のリン酸など）によって除去され、その後、図１０に示すように、熱酸化によって酸化膜１６が形成される。図１０は図５の工程に対応する。なお、図１０に示すように、酸化膜１６はＮＭＯＳに構成されても良い。ＮＭＯＳにはリセス部ＲＣが形成されないため、酸化膜１６が形成されたとしてもチャネル領域Ｃへの圧縮応力の発生はほとんどない。 Next, the SiN film 18 is removed using a solution (for example, high temperature phosphoric acid), and then, as shown in FIG. 10, an oxide film 16 is formed by thermal oxidation. FIG. 10 corresponds to the process shown in FIG. Note that, as shown in FIG. 10, the oxide film 16 may be configured as an NMOS. Since the recess portion RC is not formed in the NMOS, even if the oxide film 16 is formed, compressive stress is hardly generated on the channel region C.
次に、図１１に示すように、ＲＩＥによって酸化膜１６がエッチングされ、酸化領域ＯＳが形成される。図１１は図６の工程に対応する。なお、ＮＭＯＳにおいても同様に酸化膜１６がエッチングされる。 Next, as shown in FIG. 11, the oxide film 16 is etched by RIE to form an oxidized region OS. FIG. 11 corresponds to the process shown in FIG. Note that the oxide film 16 is similarly etched in the NMOS as well.
次に、図１２に示すように、ＮＭＯＳをフォトレジストＰＲによりマスクした状態で、ＰＭＯＳに対してＬＤＤ１４とＨａｌｏ１５を形成する。具体的には、ホウ素などのＰ型の不純物の注入によりＰ型のＬＤＤ１４を形成し、ヒ素やリンなどのＮ型の不純物の注入によりＮ型のＨａｌｏ１５を形成する。なお、ゲートＧとＬＤＤ１４とをオーバーラップするために傾斜角を設定して不純物注入を行うことが効果的である。 Next, as shown in FIG. 12, an LDD 14 and a Halo 15 are formed on the PMOS while the NMOS is masked with a photoresist PR. Specifically, a P-type LDD 14 is formed by implanting a P-type impurity such as boron, and an N-type Halo 15 is formed by implanting an N-type impurity such as arsenic or phosphorus. Note that in order to overlap the gate G and the LDD 14, it is effective to implant impurities by setting a tilt angle.
次に、図１３に示すように、ＰＭＯＳをマスクした状態で、ＮＭＯＳに対してＬＤＤ１９とＨａｌｏ２０を形成する。具体的には、ヒ素やリンなどのＮ型の不純物の注入によりＮ型のＬＤＤ１９を形成し、ホウ素やインジウムなどのＰ型の不純物の注入によりＰ型のＨａｌｏ２０を形成する。なお、ゲートＧｎとＬＤＤ１９とをオーバーラップするために傾斜角を設定して不純物注入を行うことが効果的である。 Next, as shown in FIG. 13, with the PMOS masked, an LDD 19 and a Halo 20 are formed for the NMOS. Specifically, an N-type LDD 19 is formed by implanting an N-type impurity such as arsenic or phosphorus, and a P-type Halo 20 is formed by implanting a P-type impurity such as boron or indium. Note that in order to overlap the gate Gn and the LDD 19, it is effective to implant impurities by setting a tilt angle.
次に、図１４に示すように、ＣＶＤ（化学蒸着）により約８０ｎｍの酸化膜が形成され、サイドウォール１３がＲＩＥによって形成される。このように、ゲートＧには、酸化領域ＯＳを介してサイドウォール１３が形成される。 Next, as shown in FIG. 14, an oxide film of approximately 80 nm is formed by CVD (chemical vapor deposition), and sidewalls 13 are formed by RIE. In this way, the sidewall 13 is formed on the gate G via the oxidized region OS.
次に、図１５に示すように、ＮＭＯＳをマスクした状態で、ＰＭＯＳに対してソースＳ及びドレインＤを形成する。具体的には、ホウ素などのＰ型の不純物を注入することで、ソースＳ及びドレインＤを形成する。ソースＳ及びドレインＤは、ＬＤＤ１４よりも深い接合部を持つように埋め込まれる。 Next, as shown in FIG. 15, a source S and a drain D are formed for the PMOS with the NMOS masked. Specifically, the source S and drain D are formed by implanting a P-type impurity such as boron. The source S and drain D are buried to have deeper junctions than the LDD 14.
次に、図１６に示すように、ＰＭＯＳをマスクした状態で、ＮＭＯＳに対してソースＳｎ及びドレインＤｎを形成する。具体的には、ヒ素やリンなどのＮ型の不純物を注入することで、ソースＳｎ及びドレインＤｎを形成する。ソースＳｎ及びドレインＤｎは、ＬＤＤ１９よりも深い接合部を持つように埋め込まれる。 Next, as shown in FIG. 16, with the PMOS masked, a source Sn and a drain Dn are formed for the NMOS. Specifically, the source Sn and drain Dn are formed by implanting N-type impurities such as arsenic and phosphorus. The source Sn and drain Dn are buried so as to have a deeper junction than the LDD 19.
次に、図１７に示すように、ＰＭＯＳのＬＤＤ１４とソースＳ及びドレインＤとは、ＲＴＡ（ラピッドサーマルアニーリング）によってアクティブ化される。このアニーリングによって拡散が発生する。なお、ＮＭＯＳも同様にアクティブ化される。 Next, as shown in FIG. 17, the PMOS LDD 14, source S, and drain D are activated by RTA (Rapid Thermal Annealing). This annealing causes diffusion. Note that NMOS is also activated in the same way.
その後、図１８に示すように、ＰＶＤ法（スパッタリング）によりシリコン基板Ｓｕｂの表面にニッケル膜２１を形成する。シリコンとニッケルが重なる領域は、焼きなましによってケイ化コバルトへ変化する。そして、酸化領域ＯＳ上のニッケルのみが化学処理によって選択的に除去される。ＮｉＳｉなどのケイ化物は、通常のケイ化物プロセスによって形成される。 Thereafter, as shown in FIG. 18, a nickel film 21 is formed on the surface of the silicon substrate Sub by the PVD method (sputtering). The areas where silicon and nickel overlap transform into cobalt silicide upon annealing. Then, only the nickel on the oxidized region OS is selectively removed by chemical treatment. Silicides such as NiSi are formed by conventional silicide processes.
そして、図１９に示すように、絶縁層２２がＣＶＤ及びＣＭＰ（化学機械研磨）によって形成され、ゲートＧ、ソースＳ、ドレインＤへのコンタクト２３がドライエッチング等を用いて形成される。なお、図１９で図示した断面図にはゲートＧ（及びゲートＧｎ）のコンタクトは図示していないが、異なる位置（断面）において形成される。 Then, as shown in FIG. 19, an insulating layer 22 is formed by CVD and CMP (chemical mechanical polishing), and contacts 23 to the gate G, source S, and drain D are formed using dry etching or the like. Note that although the contacts of the gate G (and the gate Gn) are not shown in the cross-sectional view shown in FIG. 19, they are formed at different positions (cross-sections).
このようなプロセスフローによって、ＰＭＯＳ及びＮＭＯＳが混載した半導体装置１０が製造される。 Through such a process flow, the semiconductor device 10 in which PMOS and NMOS are mixed is manufactured.
（半導体装置の効果）
次に、半導体装置１０の効果について説明する。
図２０は、チャネル領域Ｃの周辺を示すＰＭＯＳの断面図である。図２１は、チャネル領域Ｃの中心における積層方向の圧縮応力の変化を示した図である。各図は、段差Ｘ（リセス部ＲＣ）を４０ｎｍ、酸化領域ＯＳの幅Ｗを２０ｎｍとした場合のシミュレーション結果である。なお、ウェハは、ＭＯＳのソースＳ及びドレインＤ間のチャネル方向が結晶方位＜１１０＞と平行になるように配置される（ウェハは回転されない）。
(Effects of semiconductor devices)
Next, the effects of the semiconductor device 10 will be explained.
FIG. 20 is a cross-sectional view of the PMOS showing the periphery of the channel region C. FIG. 21 is a diagram showing changes in compressive stress in the stacking direction at the center of the channel region C. Each figure shows the simulation results when the step X (recess portion RC) is 40 nm and the width W of the oxidized region OS is 20 nm. Note that the wafer is arranged so that the channel direction between the source S and drain D of the MOS is parallel to the crystal orientation <110> (the wafer is not rotated).
図２０に示すように、段差Ｘにおけるシリコン基板Ｓｕｂの側壁に酸化領域ＯＳが形成されることで、その内側、すなわちチャネル領域Ｃの中心の方向に圧縮応力が発生する（図２０の符号２４）。これは、酸化によって形成された酸化領域ＯＳは、体積が膨張するため、リセス部ＲＣで挟んだ凸部のシリコン基板Ｓｕｂの側面に圧縮応力が発生する。図２１は、図２０におけるチャネル領域Ｃにおけるチャネル方向の中心であるＰの位置における積層方向の圧縮応力の変化を示す図である。図２１は、図２０においてＰの位置における深さ方向に対する応力を示している。そして、図２１では、ＬＤＤ注入後（すなわち、熱酸化し、酸化領域ＯＳを形成し、ＬＤＤ／Ｈａｌｏ注入の工程）に発生する圧縮応力の特性をＣ１として示し、サイドウォール１３の形成後（ＣＶＤ法により絶縁膜を堆積しドライエッチングによりサイドウォール１３を形成する工程）に発生する圧縮応力の特性をＣ２として示し、ソースＳ及びドレインＤのアニーリング後（ソース／ドレインイオン注入の後に活性化アニーリングを行う工程）に発生する圧縮応力の特性をＣ３として示している。図２０のＰの位置における積層方向がＹの位置の圧縮応力は、図２１のＹに対応する。 As shown in FIG. 20, an oxidized region OS is formed on the side wall of the silicon substrate Sub at the step X, and compressive stress is generated inside the oxidized region OS, that is, toward the center of the channel region C (reference numeral 24 in FIG. 20). . This is because the oxidized region OS formed by oxidation expands in volume, so compressive stress is generated on the side surfaces of the silicon substrate Sub at the convex portion sandwiched between the recessed portions RC. FIG. 21 is a diagram showing a change in compressive stress in the stacking direction at a position P, which is the center in the channel direction in the channel region C in FIG. 20. FIG. 21 shows the stress in the depth direction at the position P in FIG. In FIG. 21, the characteristic of compressive stress generated after LDD implantation (that is, the process of thermal oxidation, forming an oxidized region OS, and LDD/Halo implantation) is shown as C1, and after the formation of sidewall 13 (CVD Characteristics of compressive stress generated during the step of depositing an insulating film by the method and forming the sidewall 13 by dry etching are shown as C2, and the characteristic of the compressive stress generated during the step of depositing an insulating film by the method and forming the sidewall 13 by dry etching is shown as C2. The characteristics of the compressive stress generated in the process (process performed) are shown as C3. The compressive stress at a position where the stacking direction is Y at position P in FIG. 20 corresponds to Y in FIG.
図２１に示すように、熱酸化工程等の工程によって、ＬＤＤ注入後にはチャネル領域Ｃに大きな圧縮応力が発生することがわかる。そして、その後の工程においても圧縮応力の発生が維持される。すなわち、ＰＭＯＳが完成した後もチャネル領域Ｃに圧縮応力が残る。これによって、ＰＭＯＳにおけるキャリアの移動度が向上する。すなわち、オン電流が向上し、動作速度が向上する。このように、特別な装置を必要とするＳｉＧｅを使用しなくても、チャネル領域Ｃの圧縮応力によりイオンが強化され、ＭＯＳの特性を向上させることが可能となる。 As shown in FIG. 21, it can be seen that a large compressive stress is generated in the channel region C after LDD implantation due to processes such as a thermal oxidation process. The generation of compressive stress is maintained in subsequent steps as well. That is, compressive stress remains in the channel region C even after the PMOS is completed. This improves carrier mobility in the PMOS. That is, the on-current is improved and the operating speed is improved. In this way, the compressive stress in the channel region C strengthens the ions, making it possible to improve the characteristics of the MOS without using SiGe, which requires special equipment.
なお、ゲート長がより微小の場合（例えば３０ｎｍ）には、より大きな圧縮応力が発生すると想定され、微小プロセスほど移動度向上の効果が大きいと考えられる。 Note that when the gate length is smaller (for example, 30 nm), it is assumed that a larger compressive stress is generated, and it is considered that the smaller the process, the greater the effect of improving mobility.
図２２は、チャネル領域Ｃの中心部分におけるゲート電圧（Ｖｇｓ）に対する移動度のシミュレーション結果を示す図である。図２２では例えばＶｄ＝０．０５Ｖである。図２２は、段差Ｘ（リセス部ＲＣ）を４０ｎｍ、酸化領域ＯＳの幅Ｗを２０ｎｍとした場合のシミュレーション結果である。図２２では、ゲート電圧が－１Ｖの位置に着目し、リセス部ＲＣがないＰＭＯＳの特性をＷ１として示し、リセス部ＲＣがあるＰＭＯＳの特性をＷ２として示している。これより、Ｗ１に対してＷ２は２０％向上している。 FIG. 22 is a diagram showing simulation results of mobility versus gate voltage (Vgs) in the central portion of the channel region C. In FIG. 22, for example, Vd=0.05V. FIG. 22 shows simulation results when the step X (recess portion RC) is 40 nm and the width W of the oxidized region OS is 20 nm. In FIG. 22, focusing on the position where the gate voltage is -1V, the characteristics of the PMOS without the recessed portion RC are shown as W1, and the characteristics of the PMOS with the recessed portion RC are shown as W2. From this, W2 is improved by 20% compared to W1.
図２３は、チャネル領域Ｃの端部側（チャネルエッジ側）におけるゲート電圧（Ｖｇｓ）に対する移動度のシミュレーション結果を示す図である。図２３では例えばＶｄ＝０．０５Ｖである。図２３は、段差Ｘ（リセス部ＲＣ）を４０ｎｍ、酸化領域ＯＳの幅Ｗを２０ｎｍとした場合のシミュレーション結果である。図２３では、ゲート電圧が－１Ｖの位置に着目し、リセス部ＲＣがないＰＭＯＳの特性をＱ１として示し、リセス部ＲＣがあるＰＭＯＳの特性をＱ２として示している。これより、Ｑ１に対してＱ２は１４％向上している。 FIG. 23 is a diagram showing simulation results of mobility versus gate voltage (Vgs) on the end side (channel edge side) of the channel region C. In FIG. 23, for example, Vd=0.05V. FIG. 23 shows simulation results when the step X (recess portion RC) is 40 nm and the width W of the oxidized region OS is 20 nm. In FIG. 23, focusing on the position where the gate voltage is -1V, the characteristics of the PMOS without the recessed portion RC are shown as Q1, and the characteristics of the PMOS with the recessed portion RC are shown as Q2. From this, Q2 has improved by 14% compared to Q1.
このように、リセス部ＲＣを形成して酸化領域ＯＳを形成することで、チャネル領域Ｃにおける移動度を向上させて、素子特性を改善することが可能となる。 In this way, by forming the recess portion RC and forming the oxidized region OS, it is possible to improve the mobility in the channel region C and improve the device characteristics.
（チャネル領域周りの具体的形状）
次に、チャネル領域Ｃの周辺の具体的形状の一例について説明する。
図２４は、チャネル領域Ｃの周辺を示すＰＭＯＳの断面図である。図２５は、図２４のＰＭＯＳのゲート酸化膜ＧＯの端部周辺（図２４のＡ１）の拡大図である。
(Specific shape around the channel area)
Next, an example of a specific shape around the channel region C will be described.
FIG. 24 is a cross-sectional view of the PMOS showing the periphery of the channel region C. FIG. 25 is an enlarged view of the vicinity of the end of the gate oxide film GO of the PMOS shown in FIG. 24 (A1 in FIG. 24).
上記のように、酸化領域ＯＳは熱酸化によって形成される。図２４のＪ１（すなわち点線部分）は、エッチング工程の後であって熱酸化工程の前における表面形状を示している。この状態で、熱酸化工程が行われると、エッチング工程後の表面が酸化され、Ｌ２に示すように内部側及び外部側へ酸化領域ＯＳが広がり形成される。 As mentioned above, the oxidized region OS is formed by thermal oxidation. J1 (ie, the dotted line portion) in FIG. 24 shows the surface shape after the etching process and before the thermal oxidation process. When a thermal oxidation step is performed in this state, the surface after the etching step is oxidized, and an oxidized region OS is formed that spreads toward the inside and outside as shown at L2.
このように熱酸化工程により酸化領域ＯＳが形成されると、図２４のＢ１として示すように、段差Ｘにおけるシリコン基板Ｓｕｂの側壁はラウンド形状（凹状の曲面）となる。具体的には、段差Ｘの上段の第１面ＳＦ１と、段差Ｘの下段の第２面ＳＦ２とは、第１側壁面ＷＡ１を介して連続し、段差Ｘの上段の第１面ＳＦ１と、段差Ｘの下段の第３面ＳＦ３とは、第２側壁面ＷＡ２を介して連続することとなる。なお、第１側壁面ＷＡ１と第２側壁面ＷＡ２とは、段差Ｘにおけるシリコン基板Ｓｕｂの側壁である。そして、第１側壁面ＷＡ１と第２側壁面ＷＡ２との間の距離Ｌ１は積層方向下側（すなわち深さ方向）に向かって大きくなる。第１側壁面ＷＡ１と第２側壁面ＷＡ２と間の距離は、積層方向と直交する方向における距離である。 When the oxidized region OS is formed by the thermal oxidation process in this way, the side wall of the silicon substrate Sub at the step X has a round shape (concave curved surface) as shown as B1 in FIG. Specifically, the first surface SF1 at the upper stage of the step X and the second surface SF2 at the lower stage of the step X are continuous via the first side wall surface WA1, and the first surface SF1 at the upper stage of the step X, The third surface SF3 at the lower stage of the step X is continuous with the second side wall surface WA2. Note that the first side wall surface WA1 and the second side wall surface WA2 are side walls of the silicon substrate Sub at the step X. The distance L1 between the first side wall surface WA1 and the second side wall surface WA2 increases toward the lower side in the stacking direction (that is, in the depth direction). The distance between the first side wall surface WA1 and the second side wall surface WA2 is a distance in a direction perpendicular to the stacking direction.
例えばサイドウォール１３を形成するようにＣＶＤ等を使用した場合には、図２４のＢ１のようなラウンド形状とはならない。 For example, if CVD or the like is used to form the sidewall 13, the round shape shown in B1 in FIG. 24 will not be obtained.
また、熱酸化工程によって、ゲート酸化膜ＧＯの端部周辺の形状は図２５に示すようになる（バーズビーク）。具体的には、ゲートＧとシリコン基板Ｓｕｂとは角がとれる。すなわち、ゲートＧとシリコン基板Ｓｕｂの間に形成されたゲート酸化膜ＧＯは、積層方向の幅（図２５のＪ２）が、積層方向と直交する方向に向かって大きくなる。このように、ゲート酸化膜ＧＯは、積層方向の幅が、端部に向かって大きくなる。 Further, due to the thermal oxidation process, the shape around the edge of the gate oxide film GO becomes as shown in FIG. 25 (bird's beak). Specifically, the gate G and the silicon substrate Sub have a sharp angle. That is, the width of the gate oxide film GO formed between the gate G and the silicon substrate Sub in the stacking direction (J2 in FIG. 25) increases in the direction perpendicular to the stacking direction. In this way, the width of the gate oxide film GO in the stacking direction increases toward the end.
以上説明したように、本実施形態に係る半導体装置及びその製造方法によれば、第１面ＳＦ１に対して、第２面ＳＦ２及び第３面ＳＦ３は積層方向に段差Ｘを有しており、段差Ｘにおけるシリコン基板Ｓｕｂの側壁には酸化領域ＯＳが形成されることで、チャネル領域Ｃ（例えばチャネルの中心）に対して圧縮応力を発生させることができる。これによって、チャネル領域Ｃにおける移動度が向上し、オン電流が向上する。このため、動作速度が向上する。すなわち、特別な装置を必要とするＳｉＧｅを使用しなくても、特性を向上させることが可能となる。 As explained above, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the second surface SF2 and the third surface SF3 have a step X in the stacking direction with respect to the first surface SF1, By forming an oxidized region OS on the side wall of the silicon substrate Sub at the step X, compressive stress can be generated in the channel region C (for example, the center of the channel). This improves the mobility in the channel region C and improves the on-current. Therefore, the operating speed is improved. That is, it is possible to improve the characteristics without using SiGe, which requires special equipment.
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。なお、各実施形態を組み合わせることも可能である。 The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the invention. Note that it is also possible to combine each embodiment.
１０ ：半導体装置
１１ ：ＳＴＩ
１２ ：ＮＷＥＬＬ
１３ ：サイドウォール
１４ ：ＬＤＤ
１５ ：Ｈａｌｏ
１６ ：酸化膜
１７ ：ＰＷＥＬＬ
１８ ：ＳｉＮ膜
１９ ：ＬＤＤ
２０ ：Ｈａｌｏ
２１ ：ニッケル膜
２２ ：絶縁層
２３ ：コンタクト
Ｃ ：チャネル領域
Ｄ ：ドレイン
Ｇ ：ゲート
ＧＯ ：ゲート酸化膜
ＯＳ ：酸化領域
ＰＲ ：フォトレジスト
ＲＣ ：リセス部
Ｓ ：ソース
ＳＦ１ ：第１面
ＳＦ２ ：第２面
ＳＦ３ ：第３面
Ｓｕｂ ：シリコン基板
ＷＡ１ ：第１側壁面
ＷＡ２ ：第２側壁面
Ｘ ：段差
10: Semiconductor device 11: STI
12:NWELL
13: Side wall 14: LDD
15: Halo
16: Oxide film 17: PWELL
18: SiN film 19: LDD
20: Halo
21 : Nickel film 22 : Insulating layer 23 : Contact C : Channel region D : Drain G : Gate GO : Gate oxide film OS : Oxidized region PR : Photoresist RC : Recessed part S : Source SF1 : First surface SF2 : Second Surface SF3: Third surface Sub: Silicon substrate WA1: First side wall surface WA2: Second side wall surface X: Step
本発明の第１態様は、シリコン基板上にゲート酸化膜を介して構成されたゲートと、前記シリコン基板において、前記ゲートの下部のチャネル領域を挟んで構成されたソース及びドレインと、前記ソース及び前記ドレインのそれぞれに対応する複数のＬＤＤと、を備え、前記ゲート酸化膜の下部の前記シリコン基板の面を第１面とし、前記ゲート酸化膜に対する前記ソース側の前記シリコン基板の面を第２面とし、前記ゲート酸化膜に対する前記ドレイン側の前記シリコン基板の面を第３面とした場合に、前記第１面に対して、前記第２面及び前記第３面は積層方向に段差を有しており、前記段差における前記シリコン基板の各側壁のそれぞれには、各前記ＬＤＤのチャネル領域側端部の位置決めを行うとともに、前記チャネル領域に応力を発生させる酸化領域が形成される半導体装置である。 A first aspect of the present invention includes a gate formed on a silicon substrate via a gate oxide film, a source and a drain formed on the silicon substrate with a channel region below the gate in between, and a plurality of LDDs corresponding to each of the drains , a surface of the silicon substrate below the gate oxide film is a first surface, and a surface of the silicon substrate on the source side with respect to the gate oxide film is a second surface. and when the surface of the silicon substrate on the drain side with respect to the gate oxide film is a third surface, the second surface and the third surface have a step in the stacking direction with respect to the first surface. In the semiconductor device, an oxidized region is formed on each side wall of the silicon substrate at the step to position an end on the channel region side of each LDD and to generate stress in the channel region. be.
上記半導体装置において、前記酸化領域は、幅が１０ｎｍ以上２０ｎｍ以下であることとしてもよい。 In the semiconductor device, the oxidized region may have a width of 10 nm or more and 20 nm or less.
上記のような構成によれば、酸化領域の幅を１０ｎｍ以上２０ｎｍ以下とすることで、効果的にチャネルへ圧縮応力を発生させることができる。 According to the above configuration, compressive stress can be effectively generated in the channel by setting the width of the oxidized region to 10 nm or more and 20 nm or less.
本発明の第２態様は、シリコン基板の表面に対してゲート酸化膜及びゲートを形成するゲート形成工程と、前記ゲートをマスクしてエッチングを行い、前記ゲート酸化膜の下部の前記シリコン基板の面を第１面とし、前記ゲート酸化膜に対する前記ソース側の前記シリコン基板の面を第２面とし、前記ゲート酸化膜に対する前記ドレイン側の前記シリコン基板の面を第３面とした場合に、前記第１面に対して、前記第２面及び前記第３面に積層方向の段差を形成し、前記シリコン基板に凸部を形成するエッチング工程と、熱酸化により、前記段差における前記シリコン基板の各側壁のそれぞれに、前記凸部に応力を発生させる酸化領域を形成する熱酸化工程と、前記シリコン基板に不純物を注入するとともに、前記酸化領域に基づいて前記凸部側端部の位置決めをしてＬＤＤを形成するＬＤＤ注入工程とを有する半導体装置の製造方法である。 A second aspect of the present invention includes a gate forming step of forming a gate oxide film and a gate on the surface of a silicon substrate, and etching the gate while masking the surface of the silicon substrate below the gate oxide film. is a first surface, a surface of the silicon substrate on the source side with respect to the gate oxide film is a second surface, and a surface of the silicon substrate on the drain side with respect to the gate oxide film is a third surface; An etching step of forming a step in the stacking direction on the second surface and the third surface with respect to the first surface and forming a convex portion on the silicon substrate , and thermal oxidation are performed to form a step on the silicon substrate at the step. A thermal oxidation step is performed to form an oxidized region that generates stress in the convex portion on each of the side walls, and an impurity is implanted into the silicon substrate, and the side end of the convex portion is positioned based on the oxidized region. This is a method for manufacturing a semiconductor device including an LDD implantation step for forming an LDD .
酸化領域ＯＳは、幅Ｗが１０ｎｍ以上２０ｎｍ以下である。幅Ｗとは、具体的には、積層方向と直交する方向の酸化領域ＯＳの長さである。例えば、幅Ｗが１０ｎｍ未満の場合には酸化領域ＯＳからの圧縮力が弱くなり十分な効果を得ることができず、幅Ｗが２０ｎｍより大きい場合にはＬＤＤ１４とＨａｌｏ１５の接合位置の調整が困難となり、トランジスタの動作に支障をきたす可能性がある（オフ電流の増加やしきい値電圧のプラス方向へのシフト等）ため、幅は１０ｎｍ以上２０ｎｍ以下とすることが好ましい。 The oxidized region OS has a width W of 10 nm or more and 20 nm or less. Specifically, the width W is the length of the oxidized region OS in the direction perpendicular to the stacking direction. For example, if the width W is less than 10 nm, the compressive force from the oxidized region OS becomes weak and a sufficient effect cannot be obtained, and if the width W is greater than 20 nm, it is difficult to adjust the bonding position between the LDD 14 and Halo 15. Therefore, it is preferable that the width is 10 nm or more and 20 nm or less, which may impede the operation of the transistor (increase in off-state current, shift of threshold voltage in the positive direction, etc.).
本発明の第２態様は、シリコン基板の表面に対してゲート酸化膜及びゲートを形成するゲート形成工程と、前記ゲートをマスクしてエッチングを行い、前記ゲート酸化膜の下部の前記シリコン基板の面を第１面とし、前記ゲート酸化膜に対するソース側の前記シリコン基板の面を第２面とし、前記ゲート酸化膜に対するドレイン側の前記シリコン基板の面を第３面とした場合に、前記第１面に対して、前記第２面及び前記第３面に積層方向の段差を形成し、前記シリコン基板に凸部を形成するエッチング工程と、熱酸化により、前記段差における前記シリコン基板の各側壁のそれぞれに、前記凸部に応力を発生させる酸化領域を形成する熱酸化工程と、前記シリコン基板に不純物を注入するとともに、前記酸化領域に基づいて前記凸部側端部の位置決めをしてＬＤＤを形成するＬＤＤ注入工程とを有する半導体装置の製造方法である。 A second aspect of the present invention includes a gate forming step of forming a gate oxide film and a gate on the surface of a silicon substrate, and etching the gate while masking the surface of the silicon substrate below the gate oxide film. is a first surface, a surface of the silicon substrate on the source side with respect to the gate oxide film is a second surface, and a surface of the silicon substrate on the drain side with respect to the gate oxide film is a third surface. In this case, a step is formed in the stacking direction on the second surface and the third surface with respect to the first surface, and an etching process is performed to form a convex part on the silicon substrate, and thermal oxidation is performed to form a step in the step. A thermal oxidation step of forming an oxidized region that generates stress in the convex portion on each side wall of the silicon substrate, and implanting an impurity into the silicon substrate, and forming an oxidized region on the side end of the convex portion based on the oxidized region. This method of manufacturing a semiconductor device includes an LDD implantation step of forming an LDD by positioning the LDD.
Claims (13)
前記シリコン基板において、前記ゲートの下部のチャネル領域を挟んで構成されたソース及びドレインと、
を備え、
前記ゲート酸化膜の下部の前記シリコン基板の面を第１面とし、前記ゲート酸化膜に対する前記ソース側の前記シリコン基板の面を第２面とし、前記ゲート酸化膜に対する前記ドレイン側の前記シリコン基板の面を第３面とした場合に、前記第１面に対して、前記第２面及び前記第３面は積層方向に段差を有しており、
前記段差における前記シリコン基板の側壁には酸化領域が形成される半導体装置。 A gate formed on a silicon substrate via a gate oxide film,
In the silicon substrate, a source and a drain configured to sandwich a channel region below the gate;
Equipped with
The surface of the silicon substrate below the gate oxide film is a first surface, the surface of the silicon substrate on the source side with respect to the gate oxide film is a second surface, and the silicon substrate on the drain side with respect to the gate oxide film. When the surface is the third surface, the second surface and the third surface have a step in the stacking direction with respect to the first surface,
In the semiconductor device, an oxidized region is formed on a sidewall of the silicon substrate at the step.
前記ゲートをマスクしてエッチングを行い、前記ゲート酸化膜の下部の前記シリコン基板の面を第１面とし、前記ゲート酸化膜に対する前記ソース側の前記シリコン基板の面を第２面とし、前記ゲート酸化膜に対する前記ドレイン側の前記シリコン基板の面を第３面とした場合に、前記第１面に対して、前記第２面及び前記第３面に積層方向の段差を形成するエッチング工程と、
熱酸化により、前記段差における前記シリコン基板の側壁に酸化領域を形成する熱酸化工程と、
を有する半導体装置の製造方法。 a gate forming step of forming a gate oxide film and a gate on the surface of the silicon substrate;
Etching is performed while masking the gate, the surface of the silicon substrate below the gate oxide film is a first surface, the surface of the silicon substrate on the source side with respect to the gate oxide film is a second surface, and the gate is etched. When the surface of the silicon substrate on the drain side with respect to the oxide film is a third surface, an etching step of forming a step in the stacking direction on the second surface and the third surface with respect to the first surface;
a thermal oxidation step of forming an oxidized region on the sidewall of the silicon substrate at the step by thermal oxidation;
A method for manufacturing a semiconductor device having the following.
前記熱酸化工程は、前記ＬＤＤ注入工程の前に行われる請求項１１または１２に記載の半導体装置の製造方法。
an LDD implantation step of implanting impurities into the silicon substrate to form an LDD;
13. The method of manufacturing a semiconductor device according to claim 11, wherein the thermal oxidation step is performed before the LDD implantation step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022106546A JP7454776B2 (en) | 2022-06-30 | 2022-06-30 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022106546A JP7454776B2 (en) | 2022-06-30 | 2022-06-30 | Semiconductor device and its manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2024006015A true JP2024006015A (en) | 2024-01-17 |
| JP7454776B2 JP7454776B2 (en) | 2024-03-25 |
Family
ID=89539687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022106546A Active JP7454776B2 (en) | 2022-06-30 | 2022-06-30 | Semiconductor device and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7454776B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3191287B2 (en) | 1998-07-31 | 2001-07-23 | 日本電気株式会社 | Semiconductor device and method of manufacturing the same |
| JP2002176171A (en) | 2000-12-05 | 2002-06-21 | Mitsumi Electric Co Ltd | Semiconductor element and method for manufacturing semiconductor element |
| JP2006059980A (en) | 2004-08-19 | 2006-03-02 | Renesas Technology Corp | Semiconductor device and manufacturing method therefor |
-
2022
- 2022-06-30 JP JP2022106546A patent/JP7454776B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP7454776B2 (en) | 2024-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8536653B2 (en) | Metal oxide semiconductor transistor | |
| JP5332781B2 (en) | Manufacturing method of semiconductor device | |
| US20090311836A1 (en) | Extremely-thin silicon-on-insulator transistor with raised source/drain | |
| JP5544367B2 (en) | Recessed drain and source areas combined with advanced silicide formation in transistors | |
| US7935590B2 (en) | Method of manufacturing metal oxide semiconductor and complementary metal oxide semiconductor | |
| US5705439A (en) | Method to make an asymmetrical LDD structure for deep sub-micron MOSFETS | |
| JP4305610B2 (en) | Manufacturing method of semiconductor device | |
| US7923365B2 (en) | Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon | |
| US7144786B2 (en) | Technique for forming a transistor having raised drain and source regions with a reduced number of process steps | |
| US7312129B2 (en) | Method for producing two gates controlling the same channel | |
| JPH118387A (en) | Semiconductor device and manufacture thereof | |
| US9224655B2 (en) | Methods of removing gate cap layers in CMOS applications | |
| US7319063B2 (en) | Fin field effect transistor and method for manufacturing fin field effect transistor | |
| JP7454776B2 (en) | Semiconductor device and its manufacturing method | |
| KR20090025756A (en) | Mos transistor and fabrication method thereof | |
| KR20090071605A (en) | Method for manufacturing semiconductor device and semiconductor device | |
| KR101063690B1 (en) | semiconductor device and fabricating method thereof | |
| KR101602446B1 (en) | Method of fabricating a semiconductor device having a threshold voltage control region | |
| EP3291291A2 (en) | Semiconductor device and fabrication method thereof | |
| CN114823738B (en) | Semiconductor device and manufacturing method thereof | |
| US6194298B1 (en) | Method of fabricating semiconductor device | |
| KR100613349B1 (en) | semiconductor device including gate having two or more operating voltage and fabrication method thereof | |
| KR101180976B1 (en) | Field effect transistor having a doped gate electrode with reduced gate depletion and method of forming the transistor | |
| KR100485004B1 (en) | Soi semiconductor device and method for manufacturing the same | |
| JP2003031680A (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230425 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230720 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20231010 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240130 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20240216 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20240216 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7454776 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |