KR20090080338A - Flip-Flop - Google Patents
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Abstract
Description
본 발명은 플립 플롭에 관한 것으로, 특히 내부에 구비되는 트랜지스터의 개수를 줄여서 면적을 감소시킬 수 있는 플립 플롭에 관한 것이다. The present invention relates to a flip flop, and more particularly to a flip flop that can reduce the area by reducing the number of transistors provided therein.
플립 플롭(flip-flop)은 데이터를 저장 및 출력하는 기억 소자이며, 각종 반도체 장치에 널리 이용되고 있다. 플립 플롭은 입력된 데이터를 저장하였다가, 입력되는 클럭 신호에 응답하여 저장하였던 입력 데이터를 출력하게 된다. Flip-flops are storage elements that store and output data, and are widely used in various semiconductor devices. The flip-flop stores the input data and outputs the input data stored in response to the input clock signal.
플립 플롭은 내부적으로 다수개의 트랜지스터들을 구비하며, 트랜지스터의 온 또는 오프 동작에 의하여 데이터의 입 출력을 조절하게 된다. The flip-flop has a plurality of transistors internally and adjusts the input and output of data by turning on or off the transistors.
모바일 기기는 소형화 및 저전력화 추세에 있으며, 면적을 줄여서 소형화 시키는 것과 파워 소모를 줄이는 것은 무엇보다 중요하다 할 것이다. 따라서, 모바일 기기에 있어서, 탑재되는 플립 플롭의 파워 소모를 줄이는 것 또한 중요시 되고 있다. 플립 플롭이 파워(power)에 미치는 영향은 지대하다. 임베이드된 마이크로 프로세서 코어(embedded microprocessor core)의 전력 소모에 있어서, 플립 플롭의 전력 소모가 전체 전력 소모의 50% 정도를 차지한다. Mobile devices are becoming smaller and lower in power, and it is important to reduce the area and reduce power consumption. Therefore, in mobile devices, it is also important to reduce the power consumption of the mounted flip flop. The effect of flip flops on power is huge. In the power consumption of the embedded microprocessor core, the power consumption of the flip flop accounts for about 50% of the total power consumption.
또한, 플립 플롭에 내부적으로 구비되는 트랜지스터의 개수가 많아지면, 신 호 전송 시 발생하는 지연량이 증가하게 된다. 신호 지연은 플립 플롭의 고속 동작에서의 성능 저하를 가져오게 된다. In addition, as the number of transistors internally provided in the flip flop increases, the amount of delay generated during signal transmission increases. Signal delays result in performance degradation in high speed operation of flip flops.
본 발명이 이루고자 하는 기술적 과제는 면적을 감소시키고 소비 전력을 감소시킬 수 있는 플립 플롭을 제공하는데 있다. The technical problem to be achieved by the present invention is to provide a flip-flop that can reduce the area and power consumption.
본 발명의 일 실시예에 따른 플립 플롭은 제1 래치부, 제2 전송 게이트, 및 제2 래치부를 구비한다. A flip flop according to an embodiment of the present invention includes a first latch portion, a second transfer gate, and a second latch portion.
제1 래치부는 클럭 신호에 의해 온 오프되는 제1 트랜지스터를 구비하며, 상기 클럭 신호에 응답하여 입력된 데이터를 래치한다. The first latch unit includes a first transistor turned on and off by a clock signal, and latches input data in response to the clock signal.
제1 전송 게이트는 제1 래치부의 출력단에 직렬 연결되며, 상기 클럭 신호에 응답하여 동작한다. The first transfer gate is serially connected to the output terminal of the first latch unit and operates in response to the clock signal.
제2 래치부는 제1 전송 게이트와 직렬 연결되며, 상기 클럭 신호에 의해 온 또는 오프되는 제2 트랜지스터를 구비하며, 상기 클럭 신호에 응답하여 입력된 데이터를 래치한다. The second latch unit is connected in series with a first transfer gate and includes a second transistor turned on or off by the clock signal, and latches data input in response to the clock signal.
바람직하게, 제1 래치부는 입력 단자 및 출력 단자가 각각 상기 데이터가 입력되는 제1 노드 및 상기 제1 래치부의 출력단인 제2 노드와 연결되는 제1 인버터, 일단이 상기 제1 노드와 연결되며, 게이트 단자로 상기 클럭 신호를 입력받는 상기 제1 트랜지스터, 및 입력 단자 및 출력 단자가 각각 상기 제2 노드 및 상기 제1 트랜지스터의 다른 일단과 연결되는 제2 인버터를 포함한다. Preferably, the first latch unit is connected to the first node, one end of which is connected to the first node to which the input terminal and the output terminal are respectively input, and a second node which is an output terminal of the first latch unit. The first transistor receives the clock signal through a gate terminal, and a second inverter having an input terminal and an output terminal connected to the second node and the other end of the first transistor, respectively.
바람직하게, 제2 래치부는 입력 단자 및 출력 단자가 각각 상기 제1 전송 게 이트의 출력 단자인 제3 노드 및 상기 플립 플롭의 출력 단자인 제4 노드와 연결되는 제3 인버터, 일단이 상기 제3 노드와 연결되며, 게이트 단자로 상기 클럭 신호를 입력받는 상기 제2 트랜지스터, 및 입력 단자 및 출력 단자가 각각 상기 제4 노드 및 상기 제2 트랜지스터의 다른 일단과 연결되는 제4 인버터를 포함한다. Preferably, the second latch unit includes a third inverter having an input terminal and an output terminal connected to a third node which is an output terminal of the first transmission gate and a fourth node which is an output terminal of the flip flop, respectively, one end of which is the third inverter. And a fourth inverter connected to a node, the second transistor receiving the clock signal through a gate terminal, and a fourth inverter connected to an input terminal and an output terminal of the fourth node and the other end of the second transistor, respectively.
바람직하게, 제1 트랜지스터는 P형 모스 트랜지스터이며, 제2 트랜지스터는 N형 모스 트랜지스터이며, 클럭 신호는 외부에서 입력된 클럭 신호를 반전 시킨 신호인 것을 특징으로 한다. The first transistor may be a P-type MOS transistor, the second transistor may be an N-type MOS transistor, and the clock signal may be a signal obtained by inverting an externally input clock signal.
바람직하게, 제1 트랜지스터는 N형 모스 트랜지스터이며, 제2 트랜지스터는 P형 모스 트랜지스터이며, 클럭 신호는 외부에서 입력된 클럭 신호와 동일한 것을 특징으로 한다. Preferably, the first transistor is an N-type MOS transistor, the second transistor is a P-type MOS transistor, the clock signal is characterized in that the same as the externally input clock signal.
바람직하게, 제1 인버터의 스위칭 포인트는 상기 제1 트랜지스터의 문턱 전압값을 고려하여 조절되며, 스위칭 포인트의 조절은 상기 제1 인버터 내의 P형 모스 트랜지스터와 N형 모스 트랜지스터의 너비를 조절함으로써 이루어진다. Preferably, the switching point of the first inverter is adjusted in consideration of the threshold voltage value of the first transistor, and the adjustment of the switching point is made by adjusting the widths of the P-type MOS transistor and the N-type MOS transistor in the first inverter.
바람직하게, 제3 인버터의 스위칭 포인트는 상기 제2 트랜지스터의 문턱 전압값을 고려하여 조절되며, 스위칭 포인트의 조절은 상기 제3 인버터 내의 P형 모스 트랜지스터와 N형 모스 트랜지스터의 너비를 조절함으로써 이루어진다. Preferably, the switching point of the third inverter is adjusted in consideration of the threshold voltage value of the second transistor, and the adjustment of the switching point is made by adjusting the widths of the P-type MOS transistor and the N-type MOS transistor in the third inverter.
바람직하게, 플립 플롭은 제1 래치부의 전단에 직렬 연결되며, 상기 클럭 신호에 응답하여 동작하는 제2 전송 게이트를 더 구비한다. Preferably, the flip flop further includes a second transmission gate connected in series with a front end of the first latch unit and operating in response to the clock signal.
본 발명의 일 실시예에 따른 플립 플롭은 구비되는 트랜지스터의 개수를 최 소화하여 면적을 감소시킬 수 있다. 또한, 내부 지연을 감소시키고, 파워 소모를 절감시킬 수 있다. The flip-flop according to an embodiment of the present invention can reduce the area by minimizing the number of transistors provided. It can also reduce internal delays and reduce power consumption.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다. DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the drawings.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 1은 본 발명의 일 실시예에 따른 플립 플롭을 나타내는 도면이다. 1 illustrates a flip flop according to an embodiment of the present invention.
도 1을 참조하면, 본 발명에 따른 플립 플롭(100)은 제1 래치부(110), 제2 래치부(120), 및 제1 전송 게이트(130)를 구비한다. 본 발명에 따른 플립 플롭(100)은 제2 전송 게이트(140)를 더 구비할 수 있다. Referring to FIG. 1, the
제2 전송 게이트(140)는 입력된 데이터(D)를 제1 노드(N1)로 전송한다.The
제1 래치부(110)는 클럭 신호(CK)에 의해 온 오프되는 제1 트랜지스터(112)를 구비하며, 클럭 신호에 응답하여 입력단인 제1 노드(N1)로 인가된 신호를 래치한다. The
바람직하게, 제1 래치부(110)는 제1 인버터(116), 제2 인버터(114), 및 제1 트랜지스터(112)를 구비한다. 각 구성의 연결 관계는 도 1에 도시된 바와 같다. Preferably, the
제1 전송 게이트(130)는 제1 래치부(110)의 출력단인 제2 노드(N2)에 직렬 연결되며, 클럭 신호에 응답하여 온 또는 오프 된다. 구체적으로, 제1 전송 게이트The
제2 래치부(120)는 제1 전송 게이트(130)의 출력단인 제3 노드(N3)와 직렬 연결된다. 그리고 클럭 신호에 온 또는 오프되는 제2 트랜지스터(122)를 구비하며, 클럭 신호에 응답하여 입력된 데이터(즉, 제3 노드(N3)로 전송된 신호)를 래치한다.The
바람직하게, 제2 래치부(120)는 제3 인버터(126), 제4 인버터(124), 및 제2 트랜지스터(122)를 구비한다. 각 구성의 연결 관계는 도 1에 도시된 바와 같다. Preferably, the
여기서, 제1 및 제2 전송 게이트(130, 140)는 각각 P형 모스 트랜지스터와 N형 모스 트랜지스터가 결합된 형태가 된다. Here, the first and
도 1에서는, 제1 및 제2 트랜지스터가 각각 P형 모스 트랜지스터(MOS1) 및 N형 모스 트랜지스터(MOS2)인 경우를 예로 들어 도시하였다. 그리고, 이때의 제1 및 제2 트랜지스터(112, 114)의 게이트로 인가되는 클럭 신호는 반전 클럭 신호(/CK)(클럭 신호(CK)를 논리 반전한 신호)가 된다. In FIG. 1, the first and second transistors are P-type MOS transistors MOS1 and N-type MOS transistors MOS2, respectively. The clock signal applied to the gates of the first and
이하에서는, 제1 및 제2 트랜지스터가 각각 P형 모스 트랜지스터(MOS1) 및 N형 모스 트랜지스터(MOS2)가 되고, 제1 및 제2 트랜지스터(112, 114)의 게이트로 인가되는 클럭 신호는 반전 클럭 신호(/CK)가 되는 경우를 예로 들어 설명한다. Hereinafter, the first and second transistors become P-type MOS transistors MOS1 and N-type MOS transistors MOS2, respectively, and clock signals applied to gates of the first and
먼저, 클럭 신호(CK)가 논리 로우 레벨(0)로 인가되는 경우를 설명한다. 클럭 신호(CK)가 논리 로우 구간인 경우, 제1 전송 게이트(130)는 턴 오프되고, 제2 전송 게이트(140)는 턴 온 된다. 그리고, 제1 트랜지스터(112)는 턴 오프되고, 제2 트랜지스터(122)는 턴 온 된다. First, the case where the clock signal CK is applied to the logic low level 0 will be described. When the clock signal CK is in the logic low period, the
플립 플롭(100)의 동작을 보면, 먼저 데이터 신호(D)가 제2 전송 게이트(140)의 입력단으로 인가된다. 제2 전송 게이트(140)는 턴 온 되므로, 데이터 신호(D)는 제1 노드(N1)로 전송된다. 제1 노드(N1)로 전송된 데이터 신호는 제1 인버터(116)를 통과하면서 반전 되어 출력된다. 따라서, 제2 노드(N2)에 걸리는 신호는 반전된 데이터 신호(/D)가 된다. Referring to the operation of the
제1 전송 게이트(130)가 턴 오프 된 상태이므로, 제2 노드(N2)에 걸리는 신호는 제3 노드(N3)로 전송되지 못한다. 따라서, 제2 래치부(120)는 이전에 전송되었던 신호(제3 노드(N3)에 걸리는 신호)를 출력하게 된다. Since the
계속하여, 클럭 신호(CK)가 논리 로우 레벨(0)에서 논리 하이 레벨(1)로 천이하여 인가된다. 클럭 신호(CK)가 논리 하이 구간인 경우, 제1 전송 게이트(130)는 턴 온되고, 제2 전송 게이트(140)는 턴 오프 된다. 그리고, 제1 트랜지스터(112)는 턴 온되고, 제2 트랜지스터(122)는 턴 오프 된다. Then, the clock signal CK transitions from the logic low level 0 to the logic high level 1 and is applied. When the clock signal CK is in a logic high period, the
클럭 신호(CK)가 논리 하이 레벨이므로, 제1 트랜지스터(112)는 턴 온 되어, 제5 노드(N5)에 걸리는 신호는 제1 노드(N1)로 전송된다. 따라서, 제1 래치부(110)는 제1 및 제2 노드(N1, N2)의 데이터 신호를 래치한다. Since the clock signal CK is at a logic high level, the
제1 전송 게이트(130)는 턴 온 되므로, 제2 노드(N2)에 걸리는 신호인 반전된 데이터 신호(/D)는 제3 노드(N3)로 전송된다. 그리고, 제3 인버터(126)를 통과하면서 반전되어 데이터 신호(D)로 출력된다. 따라서, 플립 플롭(100)의 출력단인 제4 노드(N4)에는 데이터 신호(D)가 출력되게 된다. Since the
또한, 제1 및 제2 트랜지스터(112, 114)는 각각 N형 모스 트랜지스터 및 P형 모스 트랜지스터가 될 수 있다. 이 때, 제1 및 제2 트랜지스터(112, 114)의 게이트 단자에 인가되는 신호는 각각 클럭 신호(CK) 자체가 될 수 있다. 제1 및 제2 트랜지스터(112, 114)는 각각 N형 모스 트랜지스터 및 P형 모스 트랜지스터가 되는 경우의 동작은 전술한 경우(제1 및 제2 트랜지스터가 각각 P형 모스 트랜지스터(MOS1) 및 N형 모스 트랜지스터(MOS2)인 경우)와 동일하다. 따라서, 상세한 설명은 생략하도록 한다. In addition, the first and
도 2는 도 1에 구비되는 인버터의 상세 구조를 나타내는 도면이다. FIG. 2 is a diagram illustrating a detailed structure of the inverter included in FIG. 1.
도 2를 참조하면, 도 1에 구비되는 인버터들인 제1 내지 제3 인버터(116, 114, 126, 124)들은 각각 한 개의 P형 모스 트랜지스터(PM)와 한 개의 N형 모스 트랜지스터(NM)를 구비한다. Referring to FIG. 2, the first to
인버터(200)는 입력단으로 신호(S_in)가 인가되면 이를 반전시켜 반전 신호(S_out)를 출력한다. 구체적으로, 입력 신호(S_in)가 논리 하이 레벨이면 P형 모스 트랜지스터(PM)는 턴 오프되고, N형 모스 트랜지스터(NM)는 턴 온 된다. 따라서, 제12 노드(N12)는 접지 전압(Vground)과 연결되어, 논리 로우 레벨의 신호가 S_out 신호로써 출력되는 것이다. 반대로, 입력 신호(S_in)가 논리 로우 레벨이면 P형 모스 트랜지스터(PM)는 턴 온되고, N형 모스 트랜지스터(NM)는 턴 오프된다. 따라서, 높은 전원 전압(Vdd)이 제12 노드(N12)와 연결되어, 논리 하이 레벨의 신호가 S_out 신호로써 출력된다. The
상술한 바와 같이, 각각의 인버터는 2개의 모스 트랜지스터들을 구비하며, 플립 플롭(100)은 전체적으로 14개의 모스 트랜지스터만을 구비한다. 따라서, 데이 터를 유지(keep)하고 이동(shift) 시키고, 계속하여 방출(release)하는 과정에서 소요되는 모스 트랜지스터의 숫자를 제1 전송 게이트(130) 및 제1 내지 제2 트랜지스터(112, 122)를 이용함으로써, 최소화시킬 수 있다. As described above, each inverter has two MOS transistors, and the flip-
따라서, 플립 플롭의 면적, 및 소모 전력(Area/Power)을 최소화시킬 수 있으며, 신호 지연을 최소화하여(구비되는 모스 트랜지스터들의 개수가 줄어들면, 신호가 이동하는데 있어서 통과하여야 할 모스 트랜지스터들의 개수가 줄어들게 된다. 그에 따라서, 데이터 이동에 있어서 발생하는 신호 지연을 최소화 할 수 있다.) 데이터 전송 속도(speed)를 향상시킬 수 있다. Therefore, it is possible to minimize the area of the flip flop and the power consumption (Area / Power), and to minimize the signal delay (when the number of MOS transistors provided is reduced, the number of MOS transistors to pass through in the signal movement is increased. As a result, signal delay in data movement can be minimized.) Data transmission speed can be improved.
참고적으로, 기존이 플립 플롭에서는, 데이터 값(data value)을 유지시키기 위해 사용하는 루프에서 삼-상태 버퍼(Tri-state buffer) 또는 전송 게이트(transmission gate)를 사용한다. 이에 비하여, 본원 발명에서는 데이터 값을 유지시키기 위해 사용하는 루프에서 하나의 트랜지스터(제1 또는 제2 트랜지스터)를 이용함으로써, 회로를 단순화 및 소형화할 수 있는 것이다. For reference, a conventional flip-flop uses a tri-state buffer or a transmission gate in a loop used to maintain a data value. In contrast, in the present invention, by using one transistor (first or second transistor) in a loop used to maintain data values, the circuit can be simplified and miniaturized.
또한, 본 발명의 일 실시예에 따른 플립 플롭(100)에서는 제1 및 제3 인버터(116, 126)의 스위칭 포인트(switching point)를 조절함으로써, 래치 성능을 더욱 더 높일 수 있다. 이하의 도 3a 및 도 3b에서 설명하도록 한다. In addition, in the flip-
도 3a는 도 1의 제1 노드(N1)의 전압을 나타내는 도면이다. 도 3a에서는, 제1 트랜지스터(112)가 P형 모스 트랜지스터가 되는 경우를 예로 들어 설명한다. 3A is a diagram illustrating a voltage of the first node N1 of FIG. 1. In FIG. 3A, the case where the
도 1에 도시된 플립 플롭(100)에 있어서, 제1 인버터(116)의 스위칭 포인트는 제1 트랜지스터(112)의 문턱 전압값을 고려하여 조절된다. 제1 인버터(116)의 스위칭 포인트는 제1 인버터(116) 내에 구비되는 P형 모스 트랜지스터와 N형 모스 트랜지스터의 너비(정확하게는 너비의 비)를 조절함으로써 이루어진다. In the flip-
여기서, 스위칭 포인트란, 인버터가 0에서 1로, 또는 1에서 0으로 변화되는 신호를 출력하는데 있어서, 변화를 감지할 수 있기 위하여 인가되어야 하는 경계값을 뜻한다. 예를 들어, 논리 하이로 인식되는 신호가 높은 전원 전압(Vdd)이고, 논리 로우로 인식되는 신호가 접지 전압(Vground)이라고 하자. 이 때, Vdd/2 값을 초과하는 값을 인가받았을 경우는 논리 하이로 인식하고, Vdd/2 값 이하의 값을 인가받았을 경우 논리 로우로 인식한다면, Vdd/2 가 인버터의 스위칭 포인트가 되는 것이다. Here, the switching point refers to a threshold value that must be applied in order for the inverter to detect a change in outputting a signal varying from 0 to 1 or from 1 to 0. For example, assume that a signal recognized as logic high is a high power supply voltage Vdd, and a signal recognized as a logic low is a ground voltage Vground. At this time, if a value exceeding the value of Vdd / 2 is recognized as a logic high, and if a value less than the value of Vdd / 2 is recognized as a logic low, Vdd / 2 becomes the switching point of the inverter. .
도 3a를 참조하면, 제1 트랜지스터(112)는 P형 모스 트랜지스터가 되며, 이 때의 P형 모스 트랜지스터의 문턱 전압을 Vthp으로 도시하였다. P형 모스 트랜지스터의 문턱 전압 Vthp 은 접지 단자(ground)로부터 일정 전압 값에 영향을 미친다. 즉, 도 3a에 도시된 제1 구간은 P형 모스 트랜지스터의 방전(PMOS discharge) 취약 구간으로, 전압 제어가 매우 약화되는 부분이다. 따라서, 제1 인버터(116)의 스위칭 포인트를 제1 트랜지스터(112)의 문턱 전압값을 고려하여 기존의 스위칭 포인트에서 Vthp/2 내지 Vthp 만큼 증가시킬 수 있다. Referring to FIG. 3A, the
도 3a에서는 기존의 스위칭 포인트가 Vdd/2 일 때, Vthp/2 만큼을 증가시킨 <a> 지점을 제1 인버터(116)의 스위칭 포인트가 되도록 할 수 있다. 상술한 바와 같이 제1 인버터(116)의 스위칭 포인트를 증가시키면, 인버터는 저전압에서 동작하더라도 P형 모스 트랜지스터(112)의 문턱 전압 값의 영향을 받지 않고 안정적으로 스위칭 동작을 수행할 수 있다. In FIG. 3A, when the existing switching point is Vdd / 2, a point of increasing <th> by Vthp / 2 may be the switching point of the
여기서, 인버터의 스위칭 포인트는 인버터 내에 구비되는 P형 모스 트랜지스터와 N형 모스 트랜지스터의 너비(W: width)의 비를 조절함으로써 조절할 수 있다. Here, the switching point of the inverter can be adjusted by adjusting the ratio (W: width) of the P-type MOS transistor and the N-type MOS transistor provided in the inverter.
예를 들어, 45nm 공정에서 제작한 P형 모스 트랜지스터의 문턱 전압 값이 Vthp=0.27V 이고, 제1 인버터(116)의 스위칭 포인트는 Vdd/2 라고 하자. 스위칭 포인트가 Vdd/2 가 되도록 하는 P형 모스 트랜지스터와 N형 모스 트랜지스터의 너비(W) 비는 2.5:1(P형 모스 트랜지스터의 너비(W)가 N형 모스 트랜지스터의 너비(W)의 2.5 배임)이 된다. 이러한 경우, 제1 인버터(116)의 스위칭 포인트를 Vthp/2 만큼 변화시키기 위해서는 인버터 내에 구비되는 P형 모스 트랜지스터와 N형 모스 트랜지스터의 너비(W) 비가 3.5:1 이 되도록 변경하면 된다. 즉, 인버터의 스위칭 포인트는 인버터 내에 구비되는 P형 모스 트랜지스터와 N형 모스 트랜지스터의 너비 비를 조절함으로써 조절할 수 있는 것이다. For example, assume that the threshold voltage value of the P-type MOS transistor manufactured in the 45 nm process is Vthp = 0.27V, and the switching point of the
도 3b는 도 1의 제3 노드(N3)의 전압을 나타내는 도면이다. 도 3b에서는 제2 트랜지스터(122)가 NGud 모스 트랜지스터가 되는 경우를 예로 들어 설명한다. 3B is a diagram illustrating the voltage of the third node N3 of FIG. 1. In FIG. 3B, the case where the
도 1에 도시된 플립 플롭(100)에 있어서, 제3 인버터(126)의 스위칭 포인트는 제2 트랜지스터(122)의 문턱 전압 값을 고려하여 조절된다. 제3 인버터(126)의 스위칭 포인트는 제3 인버터(126) 내에 구비되는 P형 모스 트랜지스터와 N형 모스 트랜지스터의 너비(정확하게는 너비의 비)를 조절함으로써 이루어진다. 스위칭 포인트의 정의는 도 3a에서 설명한 바와 같다. In the flip-
도 3b를 참조하면, 제2 트랜지스터(122)는 N형 모스 트랜지스터가 되며, 이 때의 N형 모스 트랜지스터의 문턱 전압 값을 Vthn 으로 도시하였다. N형 모스 트랜지스터의 문턱 전압 Vthn 은 높은 전원 전압(Vdd)로부터 일정 전압 값에 영향을 미친다. 즉, 도 3b에 도시된 제2 구간은 N형 모스 트랜지스터의 방전(NMOS discharge) 취약 구간으로, 전압 제어가 매우 약화되는 부분이다. 따라서, 제3 인버터(126)의 스위칭 포인트를 제2 트랜지스터(122)의 문턱 전압값을 고려하여, 기존의 스위칭 포인트에서 Vthn/2 내지 Vthn 만큼 감소시킨 <b>지점을 제3 인버터(126)의 스위칭 포인트가 되도록 할 수 있다. Referring to FIG. 3B, the
상술한 바와 같이 제3 인버터(126)의 스위칭 포인트를 감소시키면, 인버터는 저전압에서 동작하더라도 N형 모스 트랜지스터(122)의 문턱 전압 값의 영향을 받지 않고 안정적으로 스위칭 동작을 수행할 수 있다. As described above, if the switching point of the
여기서, 인버터의 스위칭 포인터는 도 3a에서 전술한 바와 같이, 인버터 내에 구비되는 P형 모스 트랜지스터와 N형 모스 트랜지스터의 너비(W: width)의 비를 조절함으로써 조절할 수 있다. Here, the switching pointer of the inverter can be adjusted by adjusting the ratio of the width (W) of the P-type MOS transistor and the N-type MOS transistor provided in the inverter as described above with reference to FIG. 3A.
예를 들어, 45nm 공정에서 제작한 N형 모스 트랜지스터의 문턱 전압 값 Vthn=0.25V이고, 제3 인버터(126)의 스위칭 포인트가 Vdd/2 라고 하자. 스위칭 포인트가 Vdd/2 가 되도록 하는 너비 비는 도 3a에서와 동일하게 2.5:1이 된다. 이러한 경우, 제2 인버터(126)의 스위칭 포인트를 Vthn/2 만큼 변화시키기 위해서는(<b> 지점으로 감소시키기 위해서는) 인버터에 구비되는 P형 모스 트랜지스터와 N형 모스 트랜지스터의 너비(W) 비가 1.7:1이 되도록 변경하면 된다. 즉, 인버터의 스위칭 포인트는 인버터 내에 구비되는 P형 모스 트랜지스터와 N형 모스 트랜지스 터의 너비 비를 조절함으로써 조절할 수 있는 것이다. For example, assume that the threshold voltage value Vthn = 0.25V of the N-type MOS transistor fabricated in the 45 nm process and the switching point of the
문턱 전압 값은 이용되는 모스 트랜지스터의 제작 사양(W, L 등)에 따라서 달라지는 것으로 한정하는 것이 불가능하다. 또한, 인버터에 있어서 P형 모스 트랜지스터와 N형 모스 트랜지스터의 너비 비에 따른 스위칭 포인트의 변화는 실험적으로 구해질 수 있다.The threshold voltage value is not limited to vary depending on the fabrication specification (W, L, etc.) of the MOS transistor used. In addition, the change of the switching point according to the width ratio of the P-type MOS transistor and the N-type MOS transistor in the inverter can be obtained experimentally.
도 4a는 플립 플롭 소자를 나타내는 도면이다. 4A shows a flip flop element.
도 4a를 참조하면, D 단자는 데이터가 입력되는 단자이다. Q 및 /Q 단자는 입력된 데이터가 출력되는 단자들이며, Q 는 출력 데이터 자체를 나타내며, /Q는 반전 출력 데이터가 출력되는 단자를 뜻한다. Referring to FIG. 4A, the D terminal is a terminal to which data is input. The Q and / Q terminals are terminals through which input data is output, Q denotes output data itself, and / Q denotes a terminal on which inverted output data is output.
플립 플롭은 클럭 신호(CK)에 동기화하여 동작한다. 즉, 클럭 신호(CK)가 논리 하이로 천이(transition) 되면, 인가되었던 데이터 신호를 출력단자 Q 로 출력하는 것이다. The flip flop operates in synchronization with the clock signal CK. That is, when the clock signal CK transitions to logic high, the applied data signal is output to the output terminal Q.
도 4b는 본 발명에 따른 플립 플롭의 면적 및 파워 소모 등을 나타내는 도면이다. Figure 4b is a view showing the area and power consumption of the flip flop according to the present invention.
도 4a 및 4b를 참조하면, D-Q 는 D 단자는 데이터가 들어와서 Q 단자로 나가는데 걸리는 시간을 뜻하며, ps(pico sec.)의 단위가 이용되었다. C-Q 는 클럭 신호(CK)가 하이로 인가되고 나서 Q 단자까지 전송되는데 걸리는 시간을 뜻하며, ps의 단위가 이용되었다. Pwr은 소모되는 파워(power)량을 나타내며, uW(micro watt)의 단위가 이용되었다. PDP는 power와 delay 의 곱(product) 값을 나타내며, 의 단위가 이용되었다. 4A and 4B, DQ denotes a time taken for the D terminal to enter and exit the Q terminal, and a unit of ps (pico sec.) Is used. CQ means the time taken to transmit to the Q terminal after the clock signal CK is applied high, and the unit of ps is used. Pwr represents the amount of power consumed, and a unit of uW (micro watt) is used. PDP is the product of power and delay. The unit of was used.
도 4b를 참조하면, 본원 발명에 따른 플립 플롭과 종래 기술에서의 플립 플롭에서의 면적(Area), D-Q, C-Q, Pwr(power), 및 PDP 값들이 비교적으로 도시되어 있다. 면적(Area)을 보면, 종래에 비하여 20% 정도 감소되었고, D-Q, 및 C-Q 값을 대략 9% 정도 감소하였다. 그리고, 파워는 17% 정도 감소되었고, PDP 값은 22)% 정도 감소되었다. 따라서, 본 발명의 일 실시예에 따른 플립 플롭은 기존의 플립 플롭에 비하여, 면적 및 전력 소모는 감소되고, 신호 지연을 감소시킬 수 있는 것이다. Referring to FIG. 4B, the area, D-Q, C-Q, power, and PDP values in the flip flop according to the present invention and the flip flop in the prior art are comparatively shown. Looking at the area, the area was reduced by about 20% and the D-Q and C-Q values were reduced by about 9%. The power was reduced by 17% and the PDP value was reduced by 22)%. Accordingly, the flip flop according to the exemplary embodiment of the present invention can reduce the area and power consumption and reduce the signal delay compared to the conventional flip flop.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, these terms are only used for the purpose of describing the present invention and are not intended to limit the scope of the present invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
도 1은 본 발명의 일 실시예에 따른 플립 플롭을 나타내는 도면이다. 1 illustrates a flip flop according to an embodiment of the present invention.
도 2는 도 1에 구비되는 인버터의 상세 구조를 나타내는 도면이다. FIG. 2 is a diagram illustrating a detailed structure of the inverter included in FIG. 1.
도 3a는 도 1의 제1 노드(N1)의 전압을 나타내는 도면이다. 3A is a diagram illustrating a voltage of the first node N1 of FIG. 1.
도 3b는 도 1의 제3 노드(N3)의 전압을 나타내는 도면이다. 3B is a diagram illustrating the voltage of the third node N3 of FIG. 1.
도 4a는 플립 플롭 소자를 나타내는 도면이다. 4A shows a flip flop element.
도 4b는 본 발명에 따른 플립 플롭의 면적 및 파워 소모 등을 나타내는 도면이다. Figure 4b is a view showing the area and power consumption of the flip flop according to the present invention.
Claims (8)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080006237A KR20090080338A (en) | 2008-01-21 | 2008-01-21 | Flip-Flop |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080006237A KR20090080338A (en) | 2008-01-21 | 2008-01-21 | Flip-Flop |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20090080338A true KR20090080338A (en) | 2009-07-24 |
Family
ID=41291449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020080006237A KR20090080338A (en) | 2008-01-21 | 2008-01-21 | Flip-Flop |
Country Status (1)
Country | Link |
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KR (1) | KR20090080338A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9837992B2 (en) | 2015-03-25 | 2017-12-05 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
2008
- 2008-01-21 KR KR1020080006237A patent/KR20090080338A/en not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US9837992B2 (en) | 2015-03-25 | 2017-12-05 | Samsung Electronics Co., Ltd. | Semiconductor device |
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