KR20090076354A - Capacitor of semiconductor device and manufacturing of method the same - Google Patents

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KR20090076354A
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capacitor
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황의성
유창준
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Abstract

A capacitor of the semiconductor device is provided, which can improve the device character and manufacture yield. The bottom electrode(SN) has the first bottom electrode(106), the etchant penetration prevention film, and the second bottom electrode(108). The first bottom electrode is the cylindrical shape. The etchant penetration prevention film is arranged on the first bottom electrode and prevents the penetration of etchant. The second bottom electrode is arranged on the etchant penetration prevention film. The dielectric layer(DL) covers the surface of the bottom electrode. The upper electrode is arranged on the dielectric layer. The first and second bottom electrodes comprise the TiN film having the respective columnar crystalline structure.

Description

반도체 소자의 캐패시터 및 그의 제조방법{Capacitor of semiconductor device and manufacturing of method the same}Capacitor of semiconductor device and its manufacturing method {Capacitor of semiconductor device and manufacturing of method the same}

본 발명은 반도체 소자의 캐패시터 및 그의 제조방법에 관한 것이다.The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same.

주지된 바와 같이, 캐패시터의 충전용량은 전극의 표면적 및 유전체의 유전상수에 비례하고, 전극간 거리에 해당하는 유전막의 두께에 반비례한다. 그러므로, 소망하는 충전용량을 확보하기 위해서는 전극의 표면적을 최대한 확보할 수 있는 구조로 캐패시터를 형성하고 그 높이를 최대한 높여주어야 한다. As is well known, the charge capacity of a capacitor is proportional to the surface area of the electrode and the dielectric constant of the dielectric and inversely proportional to the thickness of the dielectric film corresponding to the distance between the electrodes. Therefore, in order to secure a desired charging capacity, it is necessary to form a capacitor in a structure capable of securing the surface area of the electrode to the maximum and to raise its height as much as possible.

이에 따라, 전극의 안쪽 벽면뿐만 아니라 바깥쪽 벽면을 함께 이용하여 전극 표면적을 증가시킨 실린더(cylinder) 구조의 캐패시터가 적용되고 있고, 아울러, 종래의 유전상수 값이 큰, 예를 들어, HfO2, Al2O3, ZrO3 및 Ta2O5 등과 같은 고유전물질을 유전막으로 적용하며 전극물질로서 폴리실리콘막 대비 내산화성이 우수한 질화물계 금속물질로 TiN 물질을 적용한 MIM(Metal-Insulator-Metal) 구조의 캐패시터가 제안되었다. Accordingly, a capacitor having a cylinder structure in which the electrode surface area is increased by using not only the inner wall surface of the electrode but also the outer wall surface is applied. In addition, a conventional dielectric constant value having a large dielectric constant, for example, HfO 2 , High dielectric materials such as Al 2 O 3 , ZrO 3 , Ta 2 O 5, etc. are applied as dielectric films and nitride-based metallic materials with superior oxidation resistance compared to polysilicon films as electrode materials, MIM (Metal-Insulator-Metal) Capacitors of structure have been proposed.

그러나, TiN 물질을 적용하는 경우, TiN막은 스토리지 노드용 콘택홀의 높은 종횡비 때문에 통상 TiCl4를 소오스 가스로 사용하는 CVD(Chemical Vaporization Deposition) 방식으로 형성되는데, 이때, TiN막은 입자가 주상 구조(Columnar Structure)로 성장되어 치밀하지 못한 결정입계(Grain Boundary)를 가지므로, 캐패시터 형성시 요구되는 몰드절연막의 습식 식각 공정 중 습식 케미컬이 상기 TiN막으로 이루어진 스토리지 노드를 관통하여 상기 스토리지 노드 콘택플러그 내부로 쉽게 침투하게 된다. However, when the TiN material is applied, the TiN film is formed by CVD (Chemical Vaporization Deposition) method using TiCl 4 as a source gas because of the high aspect ratio of the contact hole for the storage node, wherein the TiN film has a columnar structure. Since it has a grain boundary that is not dense, the wet chemical penetrates the storage node made of the TiN layer and easily enters into the storage node contact plug during the wet etching process of the mold insulation layer required for capacitor formation. Infiltrate.

이로 인해, 상기 스토리지 노드 콘택플러그가 어택(attack)을 받게 된다. 즉, 상기 습식 식각 공정 중, 상기 습식 케미컬이 스토리지 노드 물질인 TiN막의 치밀하지 못한 결정입계를 뚫고 들어가 그 아래에 위치한 폴리실리콘막 재질의 스토리지 노드 콘택플러그까지 식각해 버림으로써, 하부 구조의 손실로 보이드(void)와 같은 결함이 발생하게 된다. 이로 인해, 반도체 소자 특성 및 제조 수율을 크게 떨어뜨리는 요인이 된다. As a result, the storage node contact plug is subjected to an attack. That is, during the wet etching process, the wet chemical penetrates the intricate grain boundaries of the TiN film, which is the storage node material, and etches the storage node contact plug of the polysilicon film material located thereunder, resulting in loss of the underlying structure. Defects such as voids will occur. For this reason, it becomes a factor which greatly reduces a semiconductor element characteristic and a manufacturing yield.

본 발명은 실린더형 하부전극을 형성함에 있어서, 캐패시터용 몰드절연막을 제거하기 위한 식각 공정 중 하부 구조로 식각액이 침투되는 것을 방지할 수 있는 반도체 소자의 캐패시터 및 그의 제조방법을 제공한다.The present invention provides a capacitor of a semiconductor device and a method of manufacturing the same that can prevent an etching solution from penetrating into a lower structure during an etching process for removing a mold insulating film for a capacitor in forming a cylindrical lower electrode.

또한, 본 발명은 상기 식각액 침투에 기인하는 하부 구조의 손실이 발생되는 것을 방지하여 소자 특성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 캐패시 터 및 그의 제조방법을 제공한다.In addition, the present invention provides a capacitor and a method for manufacturing the semiconductor device that can prevent the loss of the lower structure due to the etching liquid penetration to improve the device characteristics and manufacturing yield.

본 발명의 실시예에 따른 반도체 소자의 캐패시터는, 실린더 형상을 갖는 제1 하부전극, 상기 제1 하부전극 상에 배치되어 식각액의 침투를 방지하는 식각액 침투 방지막 및 상기 식각액 침투 방지막 상에 배치된 제2 하부전극을 갖는 하부전극과, 상기 하부전극의 표면을 덮는 유전막과, 상기 유전막 상에 배치된 상부전극을 포함한다. A capacitor of a semiconductor device according to an embodiment of the present invention may include a first lower electrode having a cylindrical shape, an etching liquid penetration prevention layer disposed on the first lower electrode to prevent the penetration of an etching solution, and an agent disposed on the etching liquid penetration prevention layer. A lower electrode having a lower electrode, a dielectric film covering a surface of the lower electrode, and an upper electrode disposed on the dielectric film.

여기서, 상기 제1 및 제2 하부전극들은 각각 주상 결정 구조를 갖는 티타늄질화막(TiN막)을 포함한다. Here, the first and second lower electrodes each include a titanium nitride film (TiN film) having a columnar crystal structure.

상기 식각액 침투 방지막은 비정질 구조를 갖는다. The etchant penetration barrier has an amorphous structure.

상기 식각액 침투 방지막은 상기 비정질 구조를 갖기 위해 붕소 화합물을 포함한다. The etchant penetration prevention layer includes a boron compound to have the amorphous structure.

상기 붕소 화합물은 디보란(B2H6) 또는 삼염화붕소(BCl3)를 포함한다. The boron compound includes diborane (B 2 H 6 ) or boron trichloride (BCl 3 ).

본 발명의 실시예에 따른 반도체 소자의 캐패시터의 제조방법은, 실린더 형상을 갖고 주상 결정 구조를 갖는 제1 하부전극, 상기 제1 하부전극 상에 형성되어 식각액의 침투를 방지하며 비정질 구조를 갖는 식각액 침투 방지막 및 상기 식각액 침투 방지막 상에 형성되며 상기 주상 결정 구조를 갖는 제2 하부전극을 갖는 하부전극을 형성하는 단계와, 상기 하부전극의 표면을 덮는 유전막을 형성하는 단계와, 상기 유전막 상에 상부전극을 형성하는 단계를 포함한다. A method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention, the first lower electrode having a cylindrical shape and a columnar crystal structure, the etching liquid formed on the first lower electrode to prevent the penetration of the etchant and has an amorphous structure Forming a lower electrode having a penetration prevention layer and a second lower electrode formed on the etching liquid penetration prevention layer and having the columnar crystal structure, forming a dielectric layer covering a surface of the lower electrode, and forming an upper portion on the dielectric layer Forming an electrode.

상기 제1 및 제2 하부전극들은 각각 티타늄질화막(TiN막)을 포함한다. The first and second lower electrodes each include a titanium nitride film (TiN film).

상기 제1 및 제2 하부전극들은 화학적 기상 증착(Chemical Vapor Deposition) 공정 또는 단원자층 증착 (Atomic Layer Deposition) 공정에 의하여 형성된다. The first and second lower electrodes are formed by a chemical vapor deposition process or an atomic layer deposition process.

상기 식각액 침투 방지막은 비정질 구조를 갖는다. The etchant penetration barrier has an amorphous structure.

상기 식각액 침투 방지막은 상기 비정질 구조를 갖기 위해 붕소 화합물을 포함한다. The etchant penetration prevention layer includes a boron compound to have the amorphous structure.

상기 붕소 화합물은 디보란(B2H6) 또는 삼염화붕소(BCl3)를 포함한다. The boron compound includes diborane (B 2 H 6 ) or boron trichloride (BCl 3 ).

상기 식각액 침투 방지막을 형성하는 단계에서, 상기 식각액 침투 방지막은 200℃∼700℃의 온도에서 형성된다. In the forming of the etchant penetration barrier layer, the etchant penetration barrier layer is formed at a temperature of 200 ° C to 700 ° C.

상기 식각액 침투 방지막을 형성하는 단계에서, 상기 식각액 침투 방지막의 두께는 5Å∼100Å이다. In the forming of the etching liquid penetration preventing film, the thickness of the etching liquid penetration preventing film is 5 kPa ~ 100 kPa.

상기 하부전극을 형성하는 단계에서, 상기 하부전극의 두께는 100Å∼400Å이다. In the forming of the lower electrode, the thickness of the lower electrode is 100 kPa to 400 kPa.

본 발명은 실린더 형상을 갖는 하부전극의 형성방법에 있어서, 주상 결정 구조를 갖는 제1 및 제2 하부전극들 사이에 식각액의 침투를 방지하는 비정질 상태의 막으로서 식각액 침투 방지막을 형성함으로써, 후속의 몰드절연막을 제거하기 위한 식각 공정 중 식각액이 하부전극을 통과하여 콘택플러그 부분에 벙커 구조가 형성 되는 것을 방지할 수 있다. 이로 인해, 소자의 특성 및 제조 수율을 크게 향상시킬 수 있다. In the method of forming a lower electrode having a cylindrical shape, the present invention provides a method of forming an etching liquid intrusion prevention film as an amorphous film which prevents penetration of an etching solution between first and second lower electrodes having a columnar crystal structure. During the etching process for removing the mold insulating layer, the etchant passes through the lower electrode to prevent the bunker structure from being formed on the contact plug portion. For this reason, the characteristic and manufacture yield of an element can be improved significantly.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 반도체 소자의 캐패시터를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100)에는 트랜지스터 및 비트라인을 포함한 소자의 하부 패턴들(도시안됨)이 배치된다. Referring to FIG. 1, lower patterns (not shown) of a device including a transistor and a bit line are disposed on the semiconductor substrate 100.

상기 반도체 기판(100) 상에는 상기 하부 패턴들을 덮는 층간절연막 패턴(101)이 배치되며, 상기 층간절연막 패턴(101)은, 예를 들어, 산화막을 포함한다. An interlayer insulating layer pattern 101 covering the lower patterns is disposed on the semiconductor substrate 100, and the interlayer insulating layer pattern 101 includes, for example, an oxide layer.

상기 층간절연막 패턴(101)은 상기 반도체 기판(100) 상에 배치된 상기 하부 패턴들을 노출하는 개구를 갖는다. 상기 개구 내에는 콘택플러그(102)가 배치되며, 상기 콘택플러그(102)는, 예를 들어, 폴리실리콘막을 포함한다. The interlayer insulating film pattern 101 has an opening that exposes the lower patterns disposed on the semiconductor substrate 100. A contact plug 102 is disposed in the opening, and the contact plug 102 includes, for example, a polysilicon film.

상기 콘택플러그(102)는 상기 반도체 기판(100) 상에 형성된 하부 패턴들과 후술될 하부전극을 연결시켜주는 역할을 한다. The contact plug 102 connects lower patterns formed on the semiconductor substrate 100 with lower electrodes to be described later.

상기 층간절연막 패턴(101) 상에는 식각정지막 패턴(103a)이 배치된다. 상기 식각정지막 패턴(103a)은, 예를 들어, 질화실리콘(Si3N4)을 포함한다. An etch stop film pattern 103a is disposed on the interlayer insulating film pattern 101. The etch stop layer pattern 103a includes, for example, silicon nitride (Si 3 N 4 ).

상기 층간절연막 패턴(101) 및 상기 콘택플러그(102) 상에는 실린더 형상을 갖는 하부전극(SN)이 배치된다. 상기 하부전극(SN)은 제1 하부전극(106), 식각액 침투 방지막 패턴(107) 및 제2 하부전극(108)을 갖는다. 상기 하부전극(SN)의 두께는, 예를 들어, 약 100Å∼약 400Å일 수 있다. A lower electrode SN having a cylindrical shape is disposed on the interlayer insulating layer pattern 101 and the contact plug 102. The lower electrode SN has a first lower electrode 106, an etchant penetration prevention layer pattern 107, and a second lower electrode 108. The lower electrode SN may have a thickness of, for example, about 100 GPa to about 400 GPa.

상기 제1 및 제2 하부전극(106, 108)들은, 예를 들어, 각각 주상 결정 구조를 갖는 티타늄질화막(TiN막)을 포함한다.The first and second lower electrodes 106 and 108 include, for example, titanium nitride films (TiN films) each having a columnar crystal structure.

상기 식각액 침투 방지막 패턴(107)은, 예를 들어, 결정입계(Grain boundary)가 없는 비정질 구조를 가지며, 상기 식각액 침투 방지막 패턴(107)은 상기 비정질 구조를 갖기 위해, 예를 들어, 붕소 화합물을 포함한다. 상기 붕소 화합물은, 예를 들어, 디보란(B2H6) 또는 삼염화붕소(BCl3)를 포함한다. For example, the etching solution penetration prevention layer pattern 107 has an amorphous structure without a grain boundary, and the etching solution penetration prevention layer pattern 107 has the amorphous structure, for example, a boron compound. Include. The boron compound includes, for example, diborane (B 2 H 6 ) or boron trichloride (BCl 3 ).

본 실시예에 의하여, 주상 결정 구조를 갖는 제1 및 제2 하부전극(106, 108)들 사이에 배치된 식각액 침투 방지막 패턴(107)은 식각액의 침투를 방지하는 비정질 구조를 갖는 막으로서, 상기 제1 및 제2 하부전극(106, 108)들에 비하여 매우 치밀한 구조를 갖기 때문에, 후속 몰드절연막 패턴을 제거하기 위한 습식 식각 공정 중, 식각액이 하부전극(SN)을 통과하여 상기 하부전극(SN) 하부에 배치된 콘택플러그(102) 부분에 벙커 구조가 형성되는 것을 방지할 수 있다. According to the present embodiment, the etching liquid penetration prevention layer pattern 107 disposed between the first and second lower electrodes 106 and 108 having the columnar crystal structure is a film having an amorphous structure that prevents penetration of the etching liquid. Since the structure is more dense than the first and second lower electrodes 106 and 108, the etchant passes through the lower electrode SN and the lower electrode SN during the wet etching process to remove the subsequent mold insulating layer pattern. It is possible to prevent the bunker structure from being formed in the contact plug 102 portion disposed below.

이어서, 상기 하부전극(SN) 및 상기 식각정지막 패턴(103a) 상에는 유전막(DL)이 배치되며, 상기 유전막(DL) 상에는 상부전극(PN)이 배치된다. Subsequently, a dielectric layer DL is disposed on the lower electrode SN and the etch stop layer pattern 103a, and an upper electrode PN is disposed on the dielectric layer DL.

도 2 내지 도 7들은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 공정별 단면도들이다. 2 to 7 are cross-sectional views of processes for describing a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

도 2는 반도체 기판 상에 층간절연막 패턴, 콘택플러그, 식각정지막 및 몰드절연막을 형성한 단면도이다.2 is a cross-sectional view of an interlayer insulating layer pattern, a contact plug, an etch stop layer, and a mold insulating layer formed on a semiconductor substrate.

도 2를 참조하면, 상기 반도체 기판(100)에는 트랜지스터 및 비트라인을 포함한 소자의 하부 패턴들(도시안됨)이 형성된다. Referring to FIG. 2, lower patterns (not shown) of a device including a transistor and a bit line are formed in the semiconductor substrate 100.

상기 반도체 기판(100) 상에는 상기 하부 패턴들을 덮는 층간절연막 패턴(101)이 형성된다. 상기 층간절연막 패턴(101)은, 예를 들어, 산화막을 포함한다. An interlayer insulating layer pattern 101 covering the lower patterns is formed on the semiconductor substrate 100. The interlayer insulating film pattern 101 includes, for example, an oxide film.

상기 층간절연막 패턴(101)이 형성된 후, 상기 층간절연막 패턴(101)은 패터닝되어 상기 반도체 기판(100) 상에 형성된 상기 하부 패턴들을 노출하는 개구가 형성된다. After the interlayer insulating film pattern 101 is formed, the interlayer insulating film pattern 101 is patterned to form openings that expose the lower patterns formed on the semiconductor substrate 100.

상기 개구 내에는 콘택플러그(102)가 형성되며, 상기 콘택플러그(102)는, 예를 들어, 폴리실리콘막을 포함한다. A contact plug 102 is formed in the opening, and the contact plug 102 includes, for example, a polysilicon film.

상기 콘택플러그(102)는 상기 반도체 기판(100) 상에 형성된 상기 하부 패턴들과 후술될 하부전극을 전기적으로 연결시켜주는 역할을 한다. The contact plug 102 electrically connects the lower patterns formed on the semiconductor substrate 100 with the lower electrode to be described later.

상기 층간절연막 패턴(101) 상에는 식각정지막(103)이 형성된다. 상기 식각정지막(103)은, 예를 들어, 질화실리콘(Si3N4)을 포함하며, 상기 식각정지막(103)은 상기 콘택플러그(102)를 노출하는 개구를 갖는다. An etch stop layer 103 is formed on the interlayer insulating layer pattern 101. The etch stop film 103 includes, for example, silicon nitride (Si 3 N 4 ), and the etch stop film 103 has an opening exposing the contact plug 102.

상기 식각정지막(103) 상에는 몰드절연막(104)이 형성된다. 상기 몰드절연 막(104)은, 예를 들어, 산화막을 포함한다. A mold insulating film 104 is formed on the etch stop film 103. The mold insulating film 104 includes, for example, an oxide film.

도 3은 도 2의 몰드절연막 및 식각정지막을 패터닝하여 각각 홀을 갖는 몰드절연막 패턴 및 식각정지막 패턴을 형성한 단면도이다. FIG. 3 is a cross-sectional view of a mold insulating layer pattern and an etch stop layer pattern having holes, respectively, by patterning the mold insulating layer and the etch stop layer of FIG. 2.

도 3을 참조하면, 상기 식각정지막(103) 상에 몰드절연막(104)이 형성된 후, 상기 몰드절연막(104) 상에는 상호 이격되고, 상기 콘택플러그(102)와 대응하는 개구를 갖는 마스크 패턴(도시안됨)이 형성된다. Referring to FIG. 3, after the mold insulating layer 104 is formed on the etch stop layer 103, a mask pattern having an opening spaced apart from each other on the mold insulating layer 104 and corresponding to the contact plug 102 ( Not shown) is formed.

상기 몰드절연막(104) 및 상기 식각 정지막(103)은 상기 마스크 패턴을 식각마스크로 이용하여 차례로 식각되어, 상기 콘택플러그(102)를 노출시키는 홀(H)을 갖는 몰드절연막 패턴(104a) 및 상기 홀(H)을 갖는 식각정지막 패턴(103)이 형성된다. The mold insulating layer 104 and the etch stop layer 103 are sequentially etched using the mask pattern as an etch mask to expose the contact plug 102, and thus the mold insulating layer pattern 104a having a hole H. An etch stop layer pattern 103 having the hole H is formed.

도 4는 도 3의 각각 홀을 갖는 몰드절연막 패턴 및 식각정지막 패턴을 덮는 제1 예비 하부전극, 식각액 침투 방지막 및 제2 예비 하부전극을 형성한 단면도이다. FIG. 4 is a cross-sectional view illustrating a first preliminary lower electrode, an etchant penetration preventing layer, and a second preliminary lower electrode covering the mold insulating layer pattern and the etch stop layer pattern each having the hole of FIG. 3.

도 4를 참조하면, 상기 층간절연막 패턴(101) 상에 각각 홀(H)을 갖는 몰드절연막 패턴(104a) 및 식각정지막 패턴(103a)이 형성된 후, 상기 층간절연막 패턴(101) 및 상기 콘택플러그(102) 상에는 상기 홀(H)을 갖는 몰드절연막 패턴(104a) 및 상기 홀(H)을 갖는 식각정지막 패턴(103a)을 덮는 제1 예비 하부전극(106a)이 형성된다. Referring to FIG. 4, after the mold insulating film pattern 104a and the etch stop film pattern 103a having holes H are formed on the interlayer insulating film pattern 101, the interlayer insulating film pattern 101 and the contact are formed. The first preliminary lower electrode 106a covering the mold insulating layer pattern 104a having the hole H and the etch stop layer pattern 103a having the hole H is formed on the plug 102.

상기 제1 예비 하부전극(106a)은, 예를 들어, 주상 결정 구조를 갖는 티타늄질화막(TiN막)을 포함한다. The first preliminary lower electrode 106a includes, for example, a titanium nitride film (TiN film) having a columnar crystal structure.

상기 제1 예비 하부전극(106a)은, 예를 들어, 화학적 기상 증착(Chemical vapor deposition; 이하 CVD) 공정 또는 단원자층 증착(Atomic layer deposition; 이하 ALD) 공정에 의하여 형성될 수 있으며, 상기 제1 예비 하부전극(106a)은, 예를 들어, 약 100Å∼약 400Å의 두께로 형성될 수 있다. The first preliminary lower electrode 106a may be formed by, for example, a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process. The preliminary lower electrode 106a may be formed to have a thickness of, for example, about 100 GPa to about 400 GPa.

상기 제1 예비 하부전극(106a) 상에는 식각액 침투 방지막(107a)이 형성된다. 상기 식각액 침투 방지막(107a)은, 예를 들어, 약 200℃∼약 700℃의 온도 구간에서 약 5Å∼ 약 100Å의 두께로 형성될 수 있다. An etching solution penetration preventing layer 107a is formed on the first preliminary lower electrode 106a. The etching solution penetration preventing layer 107a may be, for example, formed to have a thickness of about 5 kPa to about 100 kPa in a temperature range of about 200 ° C to about 700 ° C.

상기 식각액 침투 방지막(107a)은, 예를 들어, 결정입계(Grain boundary)가 없는 비정질 구조를 갖는다. The etching liquid intrusion preventing film 107a has, for example, an amorphous structure without a grain boundary.

상기 식각액 침투 방지막(107a)은 상기 비정질 구조를 갖기 위해, 예를 들어, 붕소 화합물을 포함하며, 상기 붕소 화합물은, 예를 들어, 디보란(B2H6) 또는 삼염화붕소(BCl3) 중 어느 하나를 포함한다. In order to have the amorphous structure, the etching solution penetration preventing layer 107a includes, for example, a boron compound, and the boron compound is, for example, in diborane (B 2 H 6 ) or boron trichloride (BCl 3 ). It includes either.

상기 식각액 침투 방지막(107a)은 상기 디보란 또는 상기 삼염화붕소를 상기 제1 예비 하부전극(106a)에, 예를 들어, 상기 온도 구간에서 제공하여 형성된다. The etching solution penetration preventing layer 107a is formed by providing the diborane or the boron trichloride to the first preliminary lower electrode 106a, for example, in the temperature section.

한편, 상기 식각액 침투 방지막(107a)은 상기 몰드절연막 패턴(104a)을 제거하기 위한 습식 식각 공정 중, 식각액이 상기 제1 예비 하부전극(106a) 및 상기 콘택플러그(102) 등 하부 구조로 침투되는 것을 방지하는 역할을 한다. On the other hand, the etchant penetration preventing layer 107a is a wet etching process for removing the mold insulating film pattern 104a, the etchant is penetrated into the lower structure such as the first preliminary lower electrode 106a and the contact plug 102 Serves to prevent this from happening.

이어서, 상기 식각액 침투 방지막(107a) 상에는 제2 예비 하부전극(108a)이 형성된다. Subsequently, a second preliminary lower electrode 108a is formed on the etching liquid penetration preventing layer 107a.

상기 제2 예비 하부전극(108a)은, 주상 결정 구조를 갖는 티타늄질화막(TiN막)을 포함하며, 상기 제2 예비 하부전극(108a)은, 예를 들어, 화학적 기상 증착(Chemical vapor deposition; 이하 CVD) 공정 또는 단원자층 증착(Atomic layer deposition; 이하 ALD) 공정에 의하여 형성될 수 있다. The second preliminary lower electrode 108a includes a titanium nitride film (TiN film) having a columnar crystal structure, and the second preliminary lower electrode 108a includes, for example, chemical vapor deposition; It may be formed by a CVD process or an atomic layer deposition (ALD) process.

도 5는 도 4의 홀을 갖는 몰드절연막 패턴의 상면이 노출되도록 제1 예비 하부전극, 식각액 침투 방지막 및 제2 예비 하부전극을 식각하여 제1 하부전극, 식각액 침투 방지막 패턴 및 제2 하부전극을 갖는 하부전극을 형성한 단면도이다. 5, the first preliminary lower electrode, the etchant penetration prevention layer, and the second preliminary lower electrode are etched to expose the upper surface of the mold insulating layer pattern having the hole of FIG. It is sectional drawing which formed the lower electrode.

도 5를 참조하면, 상기 홀(H)을 갖는 몰드절연막 패턴(104a) 및 상기 홀(H)을 갖는 식각정지막 패턴(103a) 상에 제1 예비 하부전극(106a), 식각액 침투 방지막(107a) 및 제2 예비 하부전극(108a)이 형성된 후, 상기 제1 예비 하부전극(106a), 식각액 침투 방지막(107a) 및 제2 예비 하부전극(108a)들은 상기 몰드절연막 패턴(104a)의 상면이 노출될 때까지, 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 CMP) 공정에 의하여 제거된다. Referring to FIG. 5, the first preliminary lower electrode 106a and the etchant penetration prevention layer 107a are formed on the mold insulating layer pattern 104a having the hole H and the etch stop layer pattern 103a having the hole H. ) And the second preliminary lower electrode 108a, the first preliminary lower electrode 106a, the etching liquid penetration preventing layer 107a, and the second preliminary lower electrode 108a are formed on the top surface of the mold insulating layer pattern 104a. Until exposed, it is removed by, for example, a Chemical Mechanical Polishing (CMP) process.

이 결과, 상기 콘택플러그(102) 및 상기 몰드절연막 패턴(104a)의 내측면 상에는 실린더 형상을 갖는 제1 하부전극(106), 식각액 침투 방지막 패턴(107) 및 제2 하부전극(108)을 갖는 하부전극(SN)이 형성된다. As a result, on the inner surfaces of the contact plug 102 and the mold insulating film pattern 104a, the first and second lower electrodes 106 having a cylindrical shape, an etchant barrier layer pattern 107, and a second lower electrode 108 are formed. The lower electrode SN is formed.

도 6은 도 5의 홀을 갖는 몰드절연막 패턴을 홀을 갖는 식각정지막 패턴 및 하부전극으로부터 제거한 단면도이다. FIG. 6 is a cross-sectional view of the mold insulating layer pattern having the hole of FIG. 5 removed from the etch stop layer pattern having the hole and the lower electrode.

도 6을 참조하면, 상기 콘택플러그(102), 상기 홀(H)을 갖는 몰드절연막 패턴(104a) 및 상기 홀(H)을 갖는 식각정지막 패턴(103a)의 내측면 상에 하부전 극(SN)이 형성된 후, 상기 홀(H)을 갖는 몰드절연막 패턴(104a)은 상기 식각정지막 패턴(103a) 및 상기 하부전극(SN)으로부터 제거된다. Referring to FIG. 6, a lower electrode may be disposed on an inner surface of the contact plug 102, the mold insulating layer pattern 104a having the hole H, and the etch stop layer pattern 103a having the hole H. After the SN is formed, the mold insulating film pattern 104a having the hole H is removed from the etch stop film pattern 103a and the lower electrode SN.

상기 홀(H)을 갖는 몰드절연막 패턴(104a)은, 예를 들어, 습식 식각 공정에 의하여 제거되며, 상기 습식 식각 공정은, 예를 들어, 플르오르화암모늄(NH4F) 및 플르오르화수소(HF)를 포함하는 BOE(Buffered Oxide Etch) 식각액을 사용하여 수행된다. The mold insulating film pattern 104a having the hole H is removed by, for example, a wet etching process, and the wet etching process is, for example, ammonium fluoride (NH 4 F) and hydrogen fluoride ( BOE (Buffered Oxide Etch) etchant containing HF).

이때, 주상 결정 구조를 갖는 제1 및 제2 하부전극(106, 108)들 사이에 형성된 식각액 침투 방지막 패턴(107)은 식각액의 침투를 방지하는 비정질 구조를 갖는 막으로서, 상기 제1 및 제2 하부전극(106, 108)들에 비하여 매우 치밀한 구조를 갖는다. In this case, the etching liquid penetration prevention layer pattern 107 formed between the first and second lower electrodes 106 and 108 having the columnar crystal structure is a film having an amorphous structure that prevents penetration of the etching liquid. Compared to the lower electrodes 106 and 108, the structure is very dense.

상기 식각액 침투 방지막 패턴(107)은 치밀한 구조를 갖기 때문에, 후속 몰드절연막 패턴(104a)을 제거하기 위한 습식 식각 공정 중, 식각액이 하부전극(SN)을 통과하여 상기 콘택플러그(102) 부분에 발생되는 결함을 방지할 수 있다. Since the etchant barrier layer pattern 107 has a dense structure, the etchant passes through the lower electrode SN and occurs in the contact plug 102 during the wet etching process for removing the subsequent mold insulation layer pattern 104a. It is possible to prevent the defects.

도 7은 도 6의 홀을 갖는 식각정지막 패턴 및 하부전극을 덮는 유전막 및 상부전극을 형성하여 캐패시터를 형성한 단면도이다. FIG. 7 is a cross-sectional view of a capacitor formed by forming an etch stop layer pattern including the hole of FIG. 6, a dielectric layer and an upper electrode covering the lower electrode.

도 7을 참조하면, 상기 홀(H)을 갖는 몰드절연막 패턴(104a)이 상기 홀(H)을 갖는 식각정지막 패턴(103a) 및 상기 하부전극(SN)으로부터 제거된 후, 상기 하부전극(SN) 및 상기 홀(H)을 갖는 식각정지막 패턴(103a) 상에는 유전막(DL)이 형성된다. Referring to FIG. 7, after the mold insulating layer pattern 104a having the hole H is removed from the etch stop layer pattern 103a having the hole H and the lower electrode SN, the lower electrode ( The dielectric layer DL is formed on the etch stop layer pattern 103a having the SN and the holes H.

그런 다음, 상기 유전막(DL) 상에는 상부전극(PN)이 형성된다. 이로써, 상기 반도체 기판(100)의 상기 콘택플러그(102) 상에는 상기 하부전극(SN), 유전막(DL) 및 상부전극(PN)을 갖는 캐패시터(CP)가 형성된다. Then, an upper electrode PN is formed on the dielectric layer DL. As a result, a capacitor CP having the lower electrode SN, the dielectric layer DL, and the upper electrode PN is formed on the contact plug 102 of the semiconductor substrate 100.

이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the semiconductor device according to the embodiment of the present invention.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 반도체 소자의 캐패시터를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

도 2 내지 도 7들은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도들이다. 2 to 7 are cross-sectional views of processes for describing a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

도 2는 반도체 기판 상에 층간절연막 패턴, 콘택플러그, 식각정지막 및 몰드절연막을 형성한 단면도이다.2 is a cross-sectional view of an interlayer insulating layer pattern, a contact plug, an etch stop layer, and a mold insulating layer formed on a semiconductor substrate.

도 3은 도 2의 몰드절연막 및 식각정지막을 패터닝하여 각각 홀을 갖는 몰드절연막 패턴 및 식각정지막 패턴을 형성한 단면도이다. FIG. 3 is a cross-sectional view of a mold insulating layer pattern and an etch stop layer pattern having holes, respectively, by patterning the mold insulating layer and the etch stop layer of FIG. 2.

도 4는 도 3의 각각 홀을 갖는 몰드절연막 패턴 및 식각정지막 패턴을 덮는 제1 예비 하부전극, 식각액 침투 방지막 및 제2 예비 하부전극을 형성한 단면도이다. FIG. 4 is a cross-sectional view illustrating a first preliminary lower electrode, an etchant penetration preventing layer, and a second preliminary lower electrode covering the mold insulating layer pattern and the etch stop layer pattern each having the hole of FIG. 3.

도 5는 도 4의 홀을 갖는 몰드절연막 패턴의 상면이 노출되도록 제1 예비 하부전극, 식각액 침투 방지막 및 제2 예비 하부전극을 식각하여 제1 하부전극, 식각액 침투 방지막 패턴 및 제2 하부전극을 갖는 하부전극을 형성한 단면도이다. 5, the first preliminary lower electrode, the etchant penetration prevention layer, and the second preliminary lower electrode are etched to expose the top surface of the mold insulating layer pattern having the holes of FIG. 4 to expose the first lower electrode, the etchant penetration prevention pattern, and the second lower electrode. It is sectional drawing which formed the lower electrode.

도 6은 도 5의 홀을 갖는 몰드절연막 패턴을 홀을 갖는 식각정지막 패턴 및 하부전극으로부터 제거한 단면도이다. FIG. 6 is a cross-sectional view of the mold insulating layer pattern having the hole of FIG. 5 removed from the etch stop layer pattern having the hole and the lower electrode.

도 7은 도 6의 홀을 갖는 식각정지막 패턴 및 하부전극을 덮는 유전막 및 상부전극을 형성하여 캐패시터를 형성한 단면도이다. FIG. 7 is a cross-sectional view of a capacitor formed by forming an etch stop layer pattern including the hole of FIG. 6, a dielectric layer and an upper electrode covering the lower electrode.

Claims (14)

실린더 형상을 갖는 제1 하부전극, 상기 제1 하부전극 상에 배치되어 식각액의 침투를 방지하는 식각액 침투 방지막 및 상기 식각액 침투 방지막 상에 배치된 제2 하부전극을 갖는 하부전극; A lower electrode having a first lower electrode having a cylindrical shape, an etching liquid penetration preventing layer disposed on the first lower electrode to prevent penetration of the etching liquid, and a second lower electrode disposed on the etching liquid penetration preventing film; 상기 하부전극의 표면을 덮는 유전막; 및 A dielectric film covering a surface of the lower electrode; And 상기 유전막 상에 배치된 상부전극을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.And an upper electrode disposed on the dielectric layer. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 하부전극들은 각각 주상 결정 구조를 갖는 티타늄질화막(TiN막)을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.And the first and second lower electrodes each include a titanium nitride film (TiN film) having a columnar crystal structure. 제 1 항에 있어서, The method of claim 1, 상기 식각액 침투 방지막은 비정질 구조를 갖는 것을 특징으로 하는 반도체 소자의 캐패시터. The etching solution barrier film is a capacitor of the semiconductor device, characterized in that the amorphous structure. 제 3 항에 있어서, The method of claim 3, wherein 상기 식각액 침투 방지막은 상기 비정질 구조를 갖기 위해 붕소 화합물을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.The etching solution penetration preventing film is a capacitor of the semiconductor device, characterized in that it comprises a boron compound to have the amorphous structure. 제 4 항에 있어서, The method of claim 4, wherein 상기 붕소 화합물은 디보란(B2H6) 또는 삼염화붕소(BCl3)를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.The boron compound is a capacitor of a semiconductor device, characterized in that containing diborane (B 2 H 6 ) or boron trichloride (BCl 3 ). 실린더 형상을 갖고 주상 결정 구조를 갖는 제1 하부전극, 상기 제1 하부전극 상에 형성되어 식각액의 침투를 방지하며 비정질 구조를 갖는 식각액 침투 방지막 및 상기 식각액 침투 방지막 상에 형성되며 상기 주상 결정 구조를 갖는 제2 하부전극을 갖는 하부전극을 형성하는 단계; A first lower electrode having a cylindrical shape and a columnar crystal structure, formed on the first lower electrode to prevent penetration of an etchant, and formed on an etchant penetration prevention film and an etchant penetration prevention film having an amorphous structure, and forming the columnar crystal structure; Forming a lower electrode having a second lower electrode having; 상기 하부전극의 표면을 덮는 유전막을 형성하는 단계; 및 Forming a dielectric film covering the surface of the lower electrode; And 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법. And forming an upper electrode on the dielectric layer. 제 6 항에 있어서,The method of claim 6, 상기 제1 및 제2 하부전극들은 각각 티타늄질화막(TiN막)을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법. And the first and second lower electrodes each comprise a titanium nitride film (TiN film). 제 6 항에 있어서,The method of claim 6, 상기 제1 및 제2 하부전극들은 화학적 기상 증착(Chemical Vapor Deposition) 공정 또는 단원자층 증착 (Atomic Layer Deposition) 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법. The first and second lower electrodes are formed by a chemical vapor deposition (Chemical Vapor Deposition) process or an atomic layer deposition (Atomic Layer Deposition) process. 제 6 항에 있어서,The method of claim 6, 상기 식각액 침투 방지막은 비정질 구조를 갖는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법. The method of claim 1, wherein the etching liquid penetration preventing layer has an amorphous structure. 제 9 항에 있어서, The method of claim 9, 상기 식각액 침투 방지막은 상기 비정질 구조를 갖기 위해 붕소 화합물을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The etching solution penetration prevention film is a capacitor manufacturing method of the semiconductor device, characterized in that it comprises a boron compound in order to have the amorphous structure. 제 10 항에 있어서,The method of claim 10, 상기 붕소 화합물은 디보란(B2H6) 또는 삼염화붕소(BCl3)를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법. The boron compound is diborane (B 2 H 6 ) or boron trichloride (BCl 3 ) characterized in that the manufacturing method of the capacitor of the semiconductor device. 제 6 항에 있어서,The method of claim 6, 상기 식각액 침투 방지막을 형성하는 단계에서, 상기 식각액 침투 방지막은 200℃∼700℃의 온도에서 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법. In the forming of the etchant intrusion prevention film, the etching solution intrusion prevention film is a capacitor manufacturing method of a semiconductor device, characterized in that formed at a temperature of 200 ℃ to 700 ℃. 제 6 항에 있어서,The method of claim 6, 상기 식각액 침투 방지막을 형성하는 단계에서, 상기 식각액 침투 방지막의 두께는 5Å∼100Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법. In the forming of the etchant intrusion prevention film, the thickness of the etchant intrusion prevention film is a capacitor manufacturing method of a semiconductor device, characterized in that 5 ~ 100Å. 제 6 항에 있어서, The method of claim 6, 상기 하부전극을 형성하는 단계에서, 상기 하부전극의 두께는 100Å∼400Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법. In the step of forming the lower electrode, the thickness of the lower electrode is a capacitor manufacturing method of a semiconductor device, characterized in that 100 ~ 400Å.
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