KR20090076132A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속배선을 퓨즈로 사용하는 경우 평탄화 공정을 이용하여 셀 영역의 금속배선보다 퓨즈의 두께를 감소시킴으로써 리페어 효율을 향상시킬 수 있는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, when a metal wiring is used as a fuse, the repair efficiency can be improved by reducing the thickness of the fuse than the metal wiring in the cell region by using a planarization process.
일반적으로 반도체 장치, 특히 메모리 장치의 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. In general, in the manufacture of a semiconductor device, especially a memory device, if any one of a number of fine cells is defective, the semiconductor device does not function as a memory and thus is treated as a defective product.
그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. However, even though only a few cells in the memory have failed, discarding the entire device as a defective product is an inefficient treatment method in terms of yield.
따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. Therefore, the current yield is improved by replacing a defective cell in which a defect has occurred by using a redundancy cell previously installed in the memory device.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치해 두어 결함이 발생된 결함 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식으로 진행된다. A repair method using a spare cell typically includes a defective cell in which defects are generated by preliminarily providing a spare word line provided to replace the normal word line and a spare bit line provided to replace the normal bit line for each cell array. The normal word line or the normal bit line is replaced with a spare word line or a spare bit line.
이를 자세히 살펴보면, 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주는 프로그램을 내부 회로에 행하게 된다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 치환된 예비 셀의 데이터가 액세스 되는 것이다. In detail, when a defect cell is selected through a test after wafer processing is completed, a program is executed in an internal circuit to replace an address corresponding to the defective cell with an address of a spare cell. Therefore, when the address signal corresponding to the defective cell is input in actual use, the data of the spare cell replaced in correspondence with the defective cell is accessed.
전술한 프로그램 방식으로 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 블로윙(Blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 둘러싸는 영역을 퓨즈 박스라 한다. The most widely used method as described above is to blow a fuse with a laser beam to blow, thereby replacing a path of an address. Therefore, a conventional memory device includes a fuse unit capable of replacing an address path by irradiating a laser with a fuse to blow the laser. Here, the wiring broken by the laser irradiation is called a fuse, and the broken part and the surrounding area are called a fuse box.
이러한 퓨즈부는 다수의 퓨즈세트를 구비하는데 하나의 퓨즈세트로 하나의 어드레스 경로를 치환할 수 있다. 퓨즈부에 구비되는 퓨즈세트의 수는 메모리 장치에 구비된 예비 워드라인 또는 예비 비트라인의 수에 대응하여 정해진다. The fuse part includes a plurality of fuse sets, and one fuse set may replace one address path. The number of fuse sets provided in the fuse unit is determined corresponding to the number of spare word lines or spare bit lines included in the memory device.
도면에는 도시되지 않았으나, 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다. Although not shown in the drawings, a method of manufacturing a conventional semiconductor device is as follows.
먼저, 반도체 기판의 퓨즈 영역 상에 평탄화된 층간절연막을 형성하고, 상기 층간절연막 상에 복수개의 금속퓨즈를 형성한다. 그 다음, 상기 금속퓨즈를 덮도록 상기 반도체 기판 상부에 절연막 및 보호막을 형성한다. First, a planarized interlayer insulating film is formed on a fuse region of a semiconductor substrate, and a plurality of metal fuses are formed on the interlayer insulating film. Next, an insulating film and a protective film are formed on the semiconductor substrate to cover the metal fuse.
그 다음, 상기 절연막 및 보호막의 일부 두께를 식각하여 블로윙 예정영역의 상기 금속퓨즈 상부에 소정 두께의 절연막이 남도록 퓨즈 오픈 영역을 형성한다. 그리고, 상기 퓨즈 오픈 영역에 레이저를 조사하여 특정 금속퓨즈를 컷팅(cutting)하는 블로윙 공정을 진행한다. Next, a partial thickness of the insulating film and the protective film is etched to form a fuse open area such that an insulating film having a predetermined thickness is left over the metal fuse of the blowing region. Then, a blowing process of cutting a specific metal fuse by irradiating a laser to the fuse open area is performed.
상기와 같은 금속퓨즈는 셀 영역의 금속배선 형성 공정시 동시에 형성한다. 특히, 제 2 금속배선과 동시에 형성하는 경우 상기 금속퓨즈는 구리(Cu) 물질로 형성되며, 그 두께는 4000~8000Å 정도로 두껍게 형성된다. Such metal fuses are simultaneously formed during the metallization process of the cell region. In particular, when formed simultaneously with the second metal wiring, the metal fuse is formed of a copper (Cu) material, and the thickness thereof is formed to be about 4000 to 8000 kPa thick.
따라서, 블로윙 공정시 상기 금속퓨즈가 제대로 컷팅되지 않는 리페어 불량이 발생된다. 이로 인해, 리페어 효율이 감소되어 소자의 수율 및 신뢰성이 저하되는 문제점이 있다. Therefore, a repair failure occurs during the blowing process in which the metal fuse is not properly cut. For this reason, there is a problem that the repair efficiency is reduced and the yield and reliability of the device are lowered.
본 발명은 금속배선을 퓨즈로 사용하는 경우 평탄화 공정을 이용하여 셀 영역의 금속배선보다 퓨즈의 두께를 감소시킴으로써 리페어 효율을 향상시킬 수 있는데 그 목적이 있다.The present invention has the purpose of improving the repair efficiency by reducing the thickness of the fuse than the metal wiring in the cell area using a planarization process when using the metal wiring as a fuse.
본 발명에 따른 반도체 소자의 제조방법은 셀 영역과 퓨즈 영역으로 구획된 반도체 기판 상부에 각각 금속배선 및 퓨즈를 형성하는 단계; 상기 금속배선 및 퓨즈 상부에 제 1 층간절연막을 형성하는 단계; 상기 퓨즈 영역의 제 1 층간절연막을 식각하여 상기 퓨즈를 노출시키는 단계; 및 상기 금속배선이 노출될 때까지 상기 제 1 층간절연막을 평탄화시키고, 동시에 상기 퓨즈를 소정 두께 제거하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes forming metal wires and a fuse on an upper portion of a semiconductor substrate divided into a cell region and a fuse region; Forming a first interlayer insulating film on the metal wiring and the fuse; Etching the first interlayer dielectric layer in the fuse region to expose the fuse; And planarizing the first interlayer insulating film until the metal wiring is exposed, and simultaneously removing the fuse by a predetermined thickness.
여기서, 상기 금속배선 및 퓨즈는 4000~8000Å의 두께로 형성하는 것과, 상기 평탄화 공정은 상기 퓨즈가 500~2000Å의 두께만큼 남을 때까지 수행하는 것과, 상기 평탄화 공정은 화학적기계적연마(CMP) 방법으로 수행하는 것을 특징으로 한다.Here, the metal wiring and the fuse is formed to a thickness of 4000 ~ 8000 Å, the planarization process is performed until the fuse is left by the thickness of 500 ~ 2000 Å, the planarization process is a chemical mechanical polishing (CMP) method It is characterized by performing.
그리고, 상기 퓨즈 제거 단계 이후 전체 표면 상부에 제 2 층간절연막을 형성하는 단계; 및 상기 퓨즈 영역의 상기 제 2 층간절연막을 선택적으로 식각하여 퓨즈 오픈 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a second interlayer insulating film over the entire surface after the fuse removing step; And selectively etching the second interlayer dielectric layer of the fuse region to form a fuse open region.
본 발명은 금속배선을 퓨즈로 사용하는 경우 평탄화 공정을 이용하여 셀 영역의 금속배선보다 퓨즈의 두께를 감소시킴으로써 리페어 효율을 향상시킬 수 있는 효과를 제공한다.The present invention provides the effect of improving the repair efficiency by reducing the thickness of the fuse than the metal wiring in the cell area using a planarization process when using the metal wiring as a fuse.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 1a를 참조하면, 셀 영역(A) 및 퓨즈 영역(B)으로 구획된 반도체 기판(10)의 셀 영역(A)에 게이트를 포함한 소정의 하부 구조물(미도시)을 형성한다.Referring to FIG. 1A, a predetermined lower structure (not shown) including a gate is formed in the cell region A of the
그 다음, 반도체 기판(10)의 셀 영역(A) 및 퓨즈 영역(B)에 각각 비트라인(12)을 형성한다.Next,
그 다음, 비트라인(12)을 포함한 반도체 기판(10) 상부에 제 1 층간절연막(14)을 형성한다.Next, a first
그 다음, 퓨즈 영역(B)의 제 1 층간절연막(14)을 선택적으로 식각하여 비트라인(12)을 노출시키는 제 1 콘택홀(미도시)을 형성한다.Thereafter, the first
그 다음, 상기 제 1 콘택홀에 도전막을 매립하여 제 1 콘택플러그(16)을 형성한다.Next, a
그 다음, 셀 영역(A)의 제 1 층간절연막(14) 상부에 제 1 금속배선(18a)을 형성하고, 동시에 퓨즈 영역(B)의 제 1 층간절연막(14) 상부에 제 1 콘택플러그(16)와 접속되는 제 1 금속배선(18b)을 형성한다.Next, the
그 다음, 제 1 금속배선(18a, 18b) 상부에 제 2 층간절연막(20)을 형성한다.Next, a second
그 다음, 퓨즈 영역(B)의 제 2 층간절연막(20)을 선택적으로 식각하여 제 1 금속배선(18b)을 노출시키는 제 2 콘택홀(미도시)을 형성한다.Thereafter, the second
그 다음, 상기 제 2 콘택홀에 도전막을 매립하여 제 2 콘택플러그(22)를 형 성한다.Next, a
그 다음, 셀 영역(A)의 제 2 층간절연막(20) 상부에 제 2 금속배선(24a)을 형성하고, 동시에 퓨즈 영역(B)의 제 2 층간절연막(20) 상부에 제 2 콘택플러그(22)와 접속되는 퓨즈(24b)를 형성한다.Next, the
이때, 제 2 금속배선(24a) 및 퓨즈(24b)는 구리(Cu)와 같은 금속으로 형성하며, 4000~8000Å의 두께로 형성하는 것이 바람직하다.At this time, the second metal wiring 24a and the
그리고, 제 2 금속배선(24a) 및 퓨즈(24b)는 다마신(Damascene) 공정으로 형성하는 것이 바람직하다.The
도 1b를 참조하면, 전체 표면 상부에 제 3 층간절연막(26)을 형성한다.Referring to FIG. 1B, a third
그 다음, 퓨즈 영역(B)의 제 3 층간절연막(26)을 식각하여 퓨즈(24b)를 노출시킨다.Next, the third
이때, 제 3 층간절연막(26) 식각 공정은 퓨즈(24b) 상부에 제 3 층간절연막(26)이 소정두께 남도록 수행할 수 있다.In this case, the etching process of the third interlayer
도 1c를 참조하면, 제 2 금속배선(24a)이 노출될 때까지 제 3 층간절연막(26)을 평탄화시키고, 동시에 퓨즈(24b)를 소정 두께 제거한다. Referring to FIG. 1C, the third
여기서, 제 3 층간절연막(26)에 대한 평탄화 공정은 화학적기계적연마(CMP)방법으로 퓨즈(24b)가 500~2000Å의 두께만큼 남을 때까지 수행하는 것이 바람직하다. Here, the planarization process for the third
도 1d를 참조하면, 전체 표면 상부에 제 4 층간절연막(28)을 형성한다.Referring to FIG. 1D, a fourth
그 다음, 퓨즈 영역(B)의 제 4 층간절연막(28)을 선택적으로 식각하여 퓨즈 오픈 영역(30)을 형성한다.Next, the fourth
이때, 제 4 층간절연막(28) 식각 공정은 제 4 층간절연막(28)이 퓨즈(24b) 상부에 소정두께 남도록 수행하는 것이 바람직하다.In this case, the etching process of the fourth
그 다음, 후속 공정으로 퓨즈 오픈 영역(30)에 레이저를 조사하여 해당 퓨즈(24b)를 컷팅(cutting)하는 블로윙 공정을 진행한다. Subsequently, a blowing process is performed in which the fuse
한편, 본 발명의 실시예에서는 제 2 금속배선을 퓨즈로 이용하는 경우를 예를 들어 설명하였으나, 이에 한정하지 않고 제 1 금속배선 또는 제 3 금속배선을 퓨즈로 이용할 수 있다. In the embodiment of the present invention, a case in which the second metal wiring is used as a fuse has been described as an example. However, the present invention is not limited thereto, and the first metal wiring or the third metal wiring may be used as the fuse.
즉, 본 발명은 퓨즈의 두께를 감소시켜 블로윙 공정시 퓨즈 컷팅(cutting)을 용이하게 하여 리페어 효율을 향상시킬 수 있다.That is, the present invention can reduce the thickness of the fuse to facilitate the cutting of the fuse during the blowing process (blocking) can improve the repair efficiency.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
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CN117766511A (en) * | 2024-02-20 | 2024-03-26 | 芯联集成电路制造股份有限公司 | Fuse structure and preparation method thereof, semiconductor integrated circuit and preparation method thereof |
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2008
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