KR20090072296A - 시야각 제어 액정표시장치용 어레이 기판 - Google Patents
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Abstract
본 발명은 시야각 제어 액정표시장치에 관한 것으로, 보다 자세하게는 광시야각과 협시야각을 제어할 수 있는 시야각 제어 액정표시장치에서 개구율을 개선하는 것에 관한 것이다.
특히, 본 발명에 따른 시야각 제어 액정표시장치용 어레이 기판은 기판과; 상기 기판 상의 일 방향으로 구성된 다수의 게이트 배선과; 상기 다수의 게이트 배선과 동일 패턴으로 수직 연장된 다수의 제 1 쉴드 패턴과; 상기 다수의 게이트 배선과 제 1 쉴드 패턴을 덮는 게이트 절연막과; 상기 다수의 게이트 배선과 수직 교차하여 적, 녹, 청 서브 화소와 시야 제어용 서브 화소를 정의하는 다수의 데이터 배선과; 상기 다수의 데이터 배선과 동일 물질로 상기 적, 녹, 청 서브 화소와 시야 제어용 서브 화소의 네 변에 각각 대응 구성된 제 2 쉴드 패턴과;
상기 게이트 및 데이터 배선의 교차지점에 대응된 다수의 박막트랜지스터와; 상기 적, 녹, 청 서브 화소에 일대일 대응하여, 상기 다수의 박막트랜지스터에 접촉되고, 상기 제 2 쉴드 패턴과 중첩 설계된 다수의 픽셀 제어용 화소 전극과, 상기 다수의 픽셀 제어용 화소 전극과 교대로 배치된 픽셀 제어용 공통 전극과; 상기 시야 제어용 서브 화소에 대응하여 상기 박막트랜지스터에 접촉된 시야 제어용 화소 전극을 포함한다.
Description
본 발명은 시야각 제어 액정표시장치에 관한 것으로, 보다 자세하게는 광시야각과 협시야각을 선택적으로 제어할 수 있는 시야각 제어 액정표시장치에서 개구율을 개선하는 것에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 지니고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
또한, 액정표시장치는 공통전극이 형성된 컬러필터 기판과 화소전극이 형성된 어레이 기판과, 두 기판 사이에 충진된 액정으로 이루어지며, 이러한 액정표시 장치는 공통전극과 화소전극 간의 상하로 걸리는 수직 전기장에 의해 액정을 구동시키는 방식이며 투과율과 개구율 등의 특성이 우수하나, 시야각 특성이 나쁘다는 단점을 내포하고 있다. 이러한 단점을 극복하기 위한 여러 가지 방법이 제시되었는데, 그 중의 한 예가 횡전계 방식 액정표시장치이다.
상기 수평 전계는 시야각 방향에 따른 복굴절율의 변화가 작아 수직 전계 모드에 비해 시야각 특성을 개선할 수 있는 장점이 있다.
그러나, 최근에는 보안상 중요한 문서를 작업할 경우 정면 시야각에서는 화면을 인지할 수 있게 되고, 좌우 시야각 특히 옆 좌석에 위치하는 시청자에게는 화면이 전달되지 않도록 광시야각 모드와 협시야각 모드를 선택적으로 구동할 수 있는 방법이 제시되고 있다.
이하, 첨부한 도면을 참조하여 시야각 제어 액정표시장치에 대해 설명하도록 한다.
도 1은 시야각 제어 액정표시장치용 어레이 기판을 나타낸 평면도이다.
도시한 바와 같이, 기판(10) 상에는 일 방향으로 다수의 게이트 배선(20)과, 상기 다수의 게이트 배선(20)과 수직 교차하여 매트릭스 형태로 다수의 적, 녹, 청 서브 화소(Pr, Pg, Pb)와 시야 제어용 서브 화소(Pv)를 정의하는 다수의 데이터 배선(30)이 구성된다.
상기 게이트 및 데이터 배선(20, 30)과 이격하여 쉴드 패턴(50)이 구성된다. 상기 쉴드 패턴(50)은 게이트 배선(20)과 평행하게 이격된 수평부(50a)와, 상기 수평부(50a)에서 데이터 배선(30)과 평행하게 이격된 다수의 수직부(50b)를 포함한 다. 이때, 상기 쉴드 패턴(50)은 게이트 배선(20)과 동일층 동일 물질로 구성된다.
상기 게이트 배선(20)과 데이터 배선(30)의 교차지점에는 적, 녹, 청 서브 화소(Pr, Pg, Pb)와 시야 제어용 서브 화소(Pv)에 일대일 대응하여 다수의 박막트랜지스터(T)가 구성된다. 상기 박막트랜지스터(T)는 게이트 배선(20)에서 연장된 게이트 전극(25)과, 상기 게이트 전극(25)과 중첩된 상부에 위치하는 반도체층(40)과, 상기 반도체층(40) 상의 데이터 배선(30)에서 연장된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)을 포함한다.
상기 반도체층(40)은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층을 포함할 수 있다.
상기 드레인 전극(34)의 일부를 노출하는 드레인 콘택홀(CH1)을 통해 드레인 전극(34)과 접촉된 픽셀 제어용 화소 전극(70)은 적, 녹, 청 서브 화소(Pr, Pg, Pb)에 일대일 대응하여 구성된다.
이때, 상기 픽셀 제어용 화소 전극(70)은 드레인 전극(34)과 접촉된 연장부(70a)와, 상기 연장부(70a)에서 적, 녹, 청 서브 화소(Pr, Pg, Pb)에 각각 대응하여 수직 분기된 다수의 수직부(70b)를 포함한다.
또한, 상기 쉴드 패턴(50)의 일부를 노출하는 공통 콘택홀(CMH)을 통해 상기 쉴드 패턴(50)과 접촉된 공통 배선(60)이 구성된다. 상기 공통 콘택홀(CMH)이 녹 서브 화소(Pg)에 대해서만 구성된 것으로 나타내고 있으며, 화소 설계에 따라 적 및 청 서브 화소(Pr, Pb)에 구성될 수도 있다.
이때, 상기 공통 배선(60)에서 시야 제어용 서브 화소(Pv)를 제외한 적, 녹, 청 서브 화소(Pr, Pg, Pb)가 위치하는 방향으로 수직 연장하여 다수의 픽셀 제어용 공통 전극(80)이 구성된다. 상기 다수의 픽셀 제어용 공통 전극(180)과 픽셀 제어용 화소 전극의 수직부(170b)는 적, 녹, 청 서브 화소(Pr, Pg, Pb)에 각각 대응하여 교대로 이격 배치된다.
또한, 상기 시야 제어용 서브 화소(Pv)에는 드레인 전극(34)의 일부를 노출하는 드레인 콘택홀(CH1)을 통해 드레인 전극(34)과 접촉된 시야 제어용 화소 전극(75)이 구성되는 바, 상기 시야 제어용 화소 전극(75)은 시야 제어용 서브 화소(Pv)의 전면에 대응되는 판상의 패턴으로 상기 쉴드 패턴(50)의 일 부분과 중첩되도록 설계된다.
한편, 상기 적, 녹, 청 서브 화소(Pr, Pg, Pb) 각각에 대응된 쉴드 패턴의 수평부(50a)를 제 1 전극으로 하고, 상기 쉴드 패턴의 수평부(50a)와 중첩된 픽셀 제어용 화소 전극의 연장부(70a)를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 1 스토리지 커패시터(Cst1)가 구성된다.
또한, 상기 쉴드 패턴의 수직부(50b)를 제 1 전극으로 하고, 상기 쉴드 패턴의 수직부(50b)와 중첩된 픽셀 제어용 화소 전극의 수직부(70b)를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 2 스토리지 커패시터(Cst2)가 구성된다.
전술한 구성을 갖는 시야각 제어 방식은 광시야각 모드 시에는 시야 제어용 서브 화소(Pv)를 오프시킨 상태에서, 적, 녹, 청 서브 화소(Pr, Pg, Pb)를 구동하여 정면 및 좌우 시야각에서 적, 녹, 청 서브 컬러필터(미도시)의 색조합을 통해 원 이미지를 구현하게 된다.
한편, 협시야각 모드 시에는 시야 제어용 서브 화소(Pv)를 온시켜 정면에서는 시야 제어용 화소 전극(175)과 도시하지 않은 시야 제어용 공통 전극 간의 수직 전계를 통해 백라이트 유닛(미도시)으로부터의 백색광을 차단하여 적, 녹, 청 서브 화소(Pr, Pg, Pb)에 대응된 적, 녹, 청 서브 컬러필터를 통과하는 빛을 혼탁하게 하는 원리를 이용한다.
이하, 첨부한 도면을 참조하여 종래에 따른 시야각 제어 액정표시장치에 대해 상세히 설명하도록 한다.
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 단면도로, 녹 서브 화소를 일 예로 나타내고 있다.
도시한 바와 같이, 기판(10) 상에 녹 서브 화소(Pg)과 게이트 영역(G)과 공통 영역(C)을 정의하는 단계를 진행한다. 상기 녹 서브 화소(Pg), 게이트 영역(G)과 공통 영역(C)이 정의된 기판(10) 상에 게이트 배선(20)과 쉴드 패턴(도 1의 50)이 각각 형성된다. 이때, 상기 쉴드 패턴은 게이트 배선(20)과 평행하게 이격된 수평부(50a)와, 상기 수평부(50a)에서 수직 분기된 다수의 수직부(50b)를 포함한다.
상기 게이트 배선(20), 쉴드 패턴의 수평부(50a)와 쉴드 패턴의 수직부(50b)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(45)이 형성된다.
도면으로 상세히 제시하지는 않았지만, 상기 게이트 절연막(45) 상에는 게이트 배선(20)과 수직 교차하여 적, 녹, 청 서브 화소(도 1의 Pr, Pg, Pb)와 시야 제어용 서브 화소(도 1의 Pv)를 정의하는 다수의 데이터 배선(도 1의 30)이 형성된다.
상기 다수의 데이터 배선을 포함하는 게이트 절연막(45) 상에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 또는 포토 아크릴(photo acryl)과 벤조싸이클로부텐(benzocyclobutene)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(55)이 형성된다.
이때, 상기 쉴드 패턴의 수직부(50b)에 대응된 보호막(55)과 게이트 절연막(45)을 차례로 패턴하여, 상기 쉴드 패턴의 수직부(50b)의 일부를 노출하는 공통 콘택홀(CMH)이 형성된다.
상기 공통 콘택홀(CMH)을 포함하는 보호막(55) 상에는 쉴드 패턴의 수평부(50a) 및 상기 쉴드 패턴의 수직부(50b)에 각각 중첩된 픽셀 제어용 화소 전극 연장부(70a)와 픽셀 제어용 화소 전극 수직부(70b)가 형성된다.
또한, 상기 녹 서브 화소(Pg)에는 픽셀 제어용 화소 전극 수직부(70b)와 픽셀 제어용 공통 전극(80)이 교대로 평행하게 이격 배치된다.
상기 공통 영역(C)에는 공통 콘택홀(CMH)을 통해 쉴드 패턴의 수직부(50b)와 접촉된 공통 배선(60)과, 상기 공통 배선(60)에서 적, 녹, 청 서브 화소로 수직 분 기된 다수의 픽셀 제어용 공통 전극(80)이 형성된다.
상기 픽셀 제어용 화소 전극의 연장부 및 수직부(70a, 70b), 픽셀 제어용 공통 전극(80)과 공통 배선(60)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나로 형성된다.
이때, 상기 쉴드 패턴의 수평부(50a)를 제 1 전극으로 하고, 상기 픽셀 제어용 화소 전극의 수평부(70a)를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 게이트 절연막(45)과 보호막(55)을 유전체층으로 하는 제 1 스토리지 커패시터(Cst1)가 형성된다.
또한, 상기 쉴드 패턴의 수직부(50b)를 제 1 전극으로 하고, 상기 픽셀 제어용 화소 전극의 수직부(70b)를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 게이트 절연막(45)과 보호막(55)을 유전체층으로 하는 제 2 스토리지 커패시터(Cst2)가 형성된다.
그러나, 전술한 구성은 게이트 배선(20)과 쉴드 패턴의 수평부(50a) 간의 쇼트 불량이 발생되지 않도록 충분한 설계 마진을 두고 이격 구성하는 데 따른 개구율의 저하가 불가피한 상황일 뿐만 아니라, 제 1 및 제 2 스토리지 커패시터의 유전체층으로 게이트 절연막과 보호막의 이중층을 사용하는 데 따른 스토리지 용량 확보에 한계를 나타내는 문제가 있다.
이하, 첨부한 도면을 참조하여 상세히 설명하도록 한다.
도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도로, 어레이 기판과 대향 합착된 컬러필터 기판을 함께 도시하고 있다.
도시한 바와 같이, 표시 영역(AA)과 비표시 영역(NAA)으로 각각 구분된 어레이 기판(10)과 컬러필터 기판(5)이 대향 합착하고 있으며, 상기 어레이 기판(10)과 컬러필터 기판(5)의 이격된 사이 공간에 액정층(15)이 개재된다.
상기 어레이 기판(10)의 투명 기판(2) 상부 면에는 데이터 영역(D)을 사이에 두고 이격된 양측의 쉴드 패턴의 수직부(50b)와, 상기 양측의 쉴드 패턴의 수직부(50b)를 덮는 게이트 절연막(45)과, 상기 게이트 절연막(45) 상의 데이터 영역(D)에 대응된 데이터 배선(30)과, 상기 데이터 배선(30)과 이격되고 양측의 쉴드 패턴의 수직부(50b)와 중첩된 픽셀 제어용 화소 전극의 수직부(70b) 및 픽셀 제어용 공통 전극(80)이 차례로 위치한다.
한편, 상기 컬러필터 기판(5)의 투명 기판(1) 하부 면에는 블랙 매트릭스(12)와, 상기 블랙 매트릭스(12)를 경계로 적, 녹, 청 서브 화소(도 1의 Pr, Pg, Pb)에 일대일 대응하여 순차적으로 패턴된 적(R), 녹(G), 청 서브 컬러필터(16a, 16b, 미도시)를 포함하는 컬러필터층(16)과, 상기 컬러필터층(16)을 덮는 오버 코트층(18)과, 상기 오버 코트층(18) 상의 데이터 영역(D)에 대응하여 일 방향으로 구성된 시야 제어용 공통 배선(76)과, 상기 시야 제어용 공통 배선(76)과 연결되고 시야 제어용 서브 화소(도 1의 Pv)의 시야 제어용 공통 전극(도 1의 75)과 대응되는 판상으로 패턴된 시야 제어용 공통 전극(미도시)이 차례로 위치한다.
이때, 상기 시야 제어용 서브 화소에는 컬러필터가 구성되지 않는다. 상기 시야 제어용 공통 배선(76)과 시야 제어용 공통 전극은 공통 전압 발생부(미도시)로부터의 제 2 공통 전압을 인가받는다.
일반적으로, 상기 제 1 스토리지 커패시터(Cst1) 및 제 2 스토리지 커패시터(도 2의 Cst2)의 용량은 제 1 및 제 2 전극의 면적에 비례하고 유전체층의 두께에 반비례하는 관계가 성립된다. 이때, 전술한 구성은 게이트 절연막(45)과 보호막(55)의 이중층을 유전체층으로 사용하기 때문에, 제 1 스토리지 커패시터(Cst1) 및 제 2 스토리지 커패시터의 용량을 충분히 확보하기 위해 제 1 및 제 2 전극의 면적을 증가시켜야 하는 문제가 있다.
다시 말해, 상기 제 1 및 제 2 전극의 면적을 증가시킬 경우, 증가된 면적에 대응된 부분으로 입사되는 빛을 차폐하기 위해 불가피하게 블랙 매트릭스(12)의 설계 마진, 즉 선폭을 증가시켜야 하므로 개구율이 저하되는 문제를 유발한다.
특히, 상기 제 2 스토리지 커패시터(도 1의 Cst2)는 적, 녹, 청 서브 화소(도 1의 Pr, Pg, Pb)에 설계되므로, 개구율과 직접적으로 관여할 뿐만 아니라, 제 2 스토리지 커패시터의 제 1 전극으로 사용되는 쉴드 패턴의 수평부와 게이트 배선 간의 쇼트 불량이 발생될 우려가 있어 설계 마진을 확보해야 하므로, 개구율을 더욱 감소시키는 요인으로 작용하고 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 광협 제어 액정표시장치용 어레이 기판에서 화소 설계의 변경을 통해 스토리지 용량을 확보하면서 개구율을 개선하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 시야각 제어 액정표시장치용 어레이 기판은 기판과; 상기 기판 상의 일 방향으로 구성된 다수의 게이트 배선과; 상기 다수의 게이트 배선과 동일 패턴으로 수직 연장된 다수의 제 1 쉴드 패턴과; 상기 다수의 게이트 배선과 제 1 쉴드 패턴을 덮는 게이트 절연막과; 상기 다수의 게이트 배선과 수직 교차하여 적, 녹, 청 서브 화소와 시야 제어용 서브 화소를 정의하는 다수의 데이터 배선과; 상기 다수의 데이터 배선과 동일 물질로 상기 적, 녹, 청 서브 화소와 시야 제어용 서브 화소의 네 변에 각각 대응 구성된 제 2 쉴드 패턴과; 상기 게이트 및 데이터 배선의 교차지점에 대응된 다수의 박막트랜지스터와; 상기 적, 녹, 청 서브 화소에 일대일 대응하여, 상기 다수의 박막트랜지스터에 접촉되고, 상기 제 2 쉴드 패턴과 중첩 설계된 다수의 픽셀 제어용 화소 전극과, 상기 다수의 픽셀 제어용 화소 전극과 교대로 배치된 픽셀 제어용 공통 전극과; 상기 시야 제어용 서브 화소에 대응하여 상기 박막트랜지스터에 접촉된 시야 제어용 화소 전극을 포함한다.
상기 제 2 쉴드 패턴은 상기 다수의 게이트 배선과 평행하게 이격된 다수의 수평부와, 상기 다수의 데이터 배선과 평행하게 이격된 다수의 수직부를 포함한다. 이때, 상기 제 2 쉴드 패턴은 상기 데이터 배선과 평행한 방향으로 연장 구성되어, 공통 전압 발생부로부터의 공통 전압을 인가받는 것을 특징으로 한다.
상기 다수의 박막트랜지스터는 상기 다수의 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극과 중첩된 상부에 위치하는 반도체층과, 상기 반도체층 상의 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극을 포함한다.
상기 다수의 픽셀 제어용 화소 전극은 상기 드레인 전극과 접촉된 연장부와, 상기 연장부에서 상기 적, 녹, 청 서브 화소로 각각 수직 분기된 다수의 수직부를 포함한다.
이때, 상기 제 2 쉴드 패턴의 수평부를 제 1 전극으로 하고, 상기 픽셀 제어용 화소 전극의 연장부를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 상기 보호막을 유전체층으로 하는 제 1 스토리지 커패시터가 구성된 것을 특징으로 한다.
또한, 상기 다수의 제 2 쉴드 패턴의 수직부를 제 1 전극으로 하고, 상기 다수의 픽셀 제어용 화소 전극의 수직부를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 상기 보호막을 유전체층으로 하는 다수의 제 2 스토리지 커패시터가 구성된 것을 특징으로 한다.
상기 제 2 쉴드 패턴은 상기 제 2 쉴드 패턴의 일부를 노출하는 공통 콘택홀을 통해 상기 다수의 픽셀 제어용 공통 전극과 접촉된다. 상기 다수의 픽셀 제어용 공통 전극은 상기 제 2 쉴드 패턴과 접촉되고, 상기 게이트 배선과 평행하게 이격된 수평부와, 상기 수평부에서 상기 시야 제어용 서브 화소를 제외한 상기 적, 녹, 청 서브 화소가 위치하는 방향으로 각각 수직 분기된 다수의 수직부를 포함하는 것을 특징으로 한다.
본 발명에서는 첫째, 데이터 배선과 동일층 동일 물질로 쉴드 패턴을 구성하는 것을 통해 충분한 스토리지 용량을 확보할 수 있는 장점이 있다.
둘째, 제 1 및 제 2 스토리지 커패시터에 대응된 쉴드 패턴의 폭을 축소 설계하는 것을 통해 개구율을 향상시킬 수 있다.
--- 실시예 ---
본 발명은 쉴드 패턴을 데이터 배선과 동일층 동일 물질로 구성하는 것을 통해 충분한 스토리지 용량을 확보하면서 개구율을 개선할 수 있는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 시야각 제어 액정표시장치에 대해 설명하도록 한다.
도 4는 본 발명에 따른 시야각 제어 액정표시장치용 어레이 기판을 나타낸 평면도이다.
도시한 바와 같이, 기판(110) 상에는 일 방향으로 다수의 게이트 배선(120)과, 상기 다수의 게이트 배선(120)과 수직 교차하여 매트릭스 형태로 다수의 적, 녹, 청 서브 화소(Pr, Pg, Pb)와 시야 제어용 서브 화소(Pv)를 정의하는 다수의 데이터 배선(130)을 구성한다.
상기 게이트 및 데이터 배선(120, 130)을 따라 제 1 및 제 2 쉴드 패턴(151, 152)을 구성한다. 상기 제 1 쉴드 패턴(151)은 게이트 배선(120)에서 수직하게 연장 구성되고, 상기 제 2 쉴드 패턴(152)은 적, 녹, 청 서브 화소(Pr, Pg, Pb)와 시야 제어용 서브 화소(Pv)의 네 변에 각각 구성된다.
이때, 상기 제 1 쉴드 패턴(151)은 게이트 배선(120)과, 상기 제 2 쉴드 패턴(152)은 데이터 배선(130)과 각각 동일층 동일 물질로 구성된다.
특히, 상기 제 2 쉴드 패턴(152)은 게이트 배선(120)과 평행하게 이격된 다수의 수평부(152a)와, 데이터 배선(130)과 평행하게 이격된 다수의 수직부(152b)를 포함한다. 상기 제 2 쉴드 패턴(152)은 데이터 배선(130)과 평행한 방향으로 연장 구성되어, 공통 전압 발생부(미도시)로부터의 제 1 공통 전압을 인가받게 된다.
상기 게이트 배선(120)과 데이터 배선(130)의 교차지점에는 적, 녹, 청 서브 화소(Pr, Pg, Pb)와 시야 제어용 서브 화소(Pv)에 일대일 대응된 다수의 박막트랜지스터(T)를 구성한다. 상기 박막트랜지스터(T)는 게이트 배선(120)에서 연장된 게이트 전극(125)과, 상기 게이트 전극(125)과 중첩된 상부에 위치하는 반도체층(140)과, 상기 반도체층(140) 상의 데이터 배선(130)에서 연장된 소스 전극(132)과, 상기 소스 전극(132)과 이격된 드레인 전극(134)을 포함한다.
상기 반도체층(140)은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층과 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층이 차례로 적층된 이중층 또는 폴리실리콘으로 이루어진 단일층으로 구성될 수 있다.
이때, 상기 반도체층(140)과 동일 패턴으로 데이터 배선(130)의 하부로 연장 구성된 비정질 패턴(172)은 데이터 배선(130)의 외부로 돌출 구성된다.
상기 드레인 전극(134)의 일부를 노출하는 드레인 콘택홀(CH2)을 통해 드레인 전극(134)과 접촉된 다수의 픽셀 제어용 화소 전극(170)은 적, 녹, 청 서브 화소(Pr, Pg, Pb)에 일대일 대응하여 각각 구성된다.
이때, 상기 픽셀 제어용 화소 전극(170)은 드레인 전극(134)에 접촉된 연장부(170a)와, 상기 연장부(170a)에서 적, 녹, 청 서브 화소(Pr, Pg, Pb)에 각각 대응하여 수직 분기된 다수의 수직부(170b)를 포함한다.
또한, 상기 제 2 쉴드 패턴(152)의 일부를 노출하는 공통 콘택홀(CMH)을 통해 제 2 쉴드 패턴(152)과 접촉된 다수의 픽셀 제어용 공통 전극(180)을 구성한다.
상기 다수의 픽셀 제어용 공통 전극(180)은 상기 제 2 쉴드 패턴(152)과 접촉되고, 상기 게이트 배선(120)과 평행하게 이격된 수평부(180a)와, 상기 수평부(180a)에서 상기 시야 제어용 서브 화소(Pv)를 제외한 상기 적, 녹, 청 서브 화소(Pr, Pg, Pb)가 위치하는 방향으로 각각 수직 분기된 다수의 수직부(180b)를 포함한다.
한편, 상기 시야 제어용 서브 화소(Pv)에는 드레인 전극(134)의 일부를 노출하는 드레인 콘택홀(CH2)을 통해 드레인 전극(134)과 연결된 시야 제어용 화소 전극(175)이 구성되는 바, 상기 시야 제어용 화소 전극(175)은 시야 제어용 서브 화소(Pv)의 전면에 대응되는 판상의 패턴으로 상기 제 1 쉴드 패턴(151)의 일 부분과 중첩되도록 설계된다.
이때, 상기 제 2 쉴드 패턴의 수평부(152a)를 제 1 전극으로 하고, 상기 제 2 쉴드 패턴의 수평부(152a)와 중첩된 상부에 위치하는 픽셀 제어용 화소 전극의 연장부(170a)를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 1 스토리지 커패시터(Cst1)를 구성한다.
또한, 상기 다수의 제 2 쉴드 패턴의 수직부(152b)를 제 1 전극으로 하고, 상기 다수의 제 2 쉴드 패턴의 수직부(152b)와 중첩된 상부에 위치하는 픽셀 제어용 화소 전극의 수직부(170b)를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 다수의 제 2 스토리지 커패시터(Cst2)를 각각 구성한다.
즉, 상기 다수의 제 2 스토리지 커패시터(Cst2)는 적, 녹, 청 서브 화소(Pr, Pg, Pb)에 일대일 대응하여 2개씩 형성된다.
전술한 구성을 갖는 시야 제어 방식은 광시야각 모드 시에는 시야 제어용 서브 화소(Pv)를 오프시킨 상태에서, 적, 녹, 청 서브 화소(Pr, Pg, Pb)를 구동하여 정면 및 좌우 시야각에서 적, 녹, 청 서브 컬러필터(미도시)의 색조합을 통해 원 이미지를 구현하게 된다.
한편, 협시야각 모드 시에는 시야 제어용 서브 화소(Pv)를 온시켜 정면에서는 시야 제어용 화소 전극(175)과 시야 제어용 공통 전극(미도시) 간의 수직 전계를 통해 백라이트 유닛(미도시)으로부터의 백색광을 차단하여 적, 녹, 청 서브 화소(Pr, Pg, Pb)에 대응된 적, 녹, 청 서브 컬러필터를 통과하는 빛을 혼탁하게 하는 원리를 이용한다.
전술한 구성에서 특징적인 것은 제 1 쉴드 패턴(151)을 데이터 배선(130)과 평행하게 이격 구성하고, 제 2 쉴드 패턴(152)을 데이터 배선(130)과 동일층 동일 물질로 구성하는 것을 통해, 제 1 및 제 2 쉴드 패턴(151, 152)과 게이트 배선(120)이 쇼트될 염려가 없고, 제 1 및 제 2 스토리지 커패시터(Cst1, Cst2)의 제 1 및 제 2 전극의 선폭을 축소 설계하더라도 스토리지 용량을 충분히 확보할 수 있어 개구율을 개선할 수 있는 장점이 있다.
이에 대해, 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.
도 5는 도 4의 Ⅴ-Ⅴ'선을 따라 절단하여 나타낸 단면도로, 녹 서브 화소를 일 예로 나타내고 있다.
도시한 바와 같이, 기판(110) 상에 녹 서브 화소(Pg), 게이트 영역(G) 및 공통 영역(C)을 정의하는 단계를 진행한다. 상기 다수의 영역(Pg, G, C)이 정의된 기판(110) 상에 게이트 배선(120)과 제 1 쉴드 패턴(151)을 각각 형성한다. 이때, 상기 제 1 쉴드 패턴(151)은 게이트 배선(120)과 동일 패턴으로 수직하게 연장 형성된다.
상기 게이트 배선(120), 제 1 쉴드 패턴(151)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(145)이 형성된다.
도면으로 상세히 제시하지는 않았지만, 상기 게이트 절연막(145) 상에는 상기 게이트 배선(120)과 수직 교차하여 적, 녹, 청 서브 화소(도 4의 Pr, Pg, Pb)를 정의하는 다수의 데이터 배선(도 4의 130)과, 상기 게이트 배선(120) 및 데이터 배 선과 각각 평행하게 이격된 제 2 쉴드 패턴(도 4의 152)이 각각 형성된다. 상기 제 2 쉴드 패턴은 게이트 배선(120)과 평행하게 이격된 수평부(152a)와, 상기 수평부(152a)에서 수직하게 분기된 다수의 수직부(152b)를 포함한다.
상기 데이터 배선과 제 2 쉴드 패턴의 수평부(152a) 및 수직부(152b)가 형성된 기판(110) 상에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 또는 벤조싸이클로부텐(benzocyclobutene)과 포토 아크릴(photo acryl)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(155)이 형성된다.
상기 제 2 쉴드 패턴의 수직부(152b)에 대응된 보호막(155)을 패턴하여, 상기 쉴드 패턴의 수직부(152b)의 일부를 노출하는 공통 콘택홀(CMH)이 형성된다.
상기 공통 콘택홀(CMH)을 포함하는 보호막(155) 상에는 제 2 쉴드 패턴의 수평부(152a) 및 제 2 쉴드 패턴의 수직부(152b)와 각각 중첩된 픽셀 제어용 화소 전극의 연장부(170a)와 픽셀 제어용 화소 전극의 수직부(170b)가 각각 형성된다.
또한, 상기 적, 녹, 청 서브 화소(도 4의 Pr, Pg, Pb)에는 픽셀 제어용 화소 전극의 수직부(170b)와 픽셀 제어용 공통 전극의 수직부(180b)가 교대로 평행하게 이격 형성된다. 상기 공통 영역(C)에는 공통 콘택홀(CMH)을 통해 제 2 쉴드 패턴의 수직부(152b)와 접촉된 픽셀 제어용 공통 전극의 수평부(180a)가 형성된다.
상기 픽셀 제어용 화소 전극 연장부(170a) 및 수직부(170b)와 픽셀 제어용 공통 전극의 수평부(180a) 및 수직부(180b)는 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 도전성 금속 그룹 중 선택된 하나로 형성된다.
이때, 상기 제 1 쉴드 패턴의 수평부(152a)를 제 1 전극으로 하고, 상기 픽셀 제어용 화소 전극의 연장부(170a)를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 보호막(155)을 유전체층으로 하는 제 1 스토리지 커패시터(Cst1)를 형성한다.
또한, 상기 다수의 제 2 쉴드 패턴의 수직부(152b)를 제 1 전극으로 하고 상기 다수의 픽셀 제어용 화소 전극의 수직부(170b)를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 보호막(155)을 유전체층으로 하는 다수의 제 2 스토리지 커패시터(Cst2)를 각각 형성한다.
이때, 상기 적 서브 화소(Pg)를 기준으로 양측에 위치하는 데이터 배선(도 4의 130)과 이격된 양측의 제 2 쉴드 패턴의 수직부(152b)와, 제 2 쉴드 패턴의 수직부(152b)와 중첩된 상부에 위치하는 픽셀 제어용 화소 전극의 수직부(170b)로 이루어진 2개의 제 2 스토리지 커패시터(Cst2)가 설계되므로 충분한 스토리지 용량을 확보할 수 있는 장점이 있다.
즉, 본 발명에서는 제 1 및 제 2 스토리지 커패시터(Cst1, Cst2)의 제 1 전극으로 데이터 배선(도 4의 130)과 동일층 동일 물질로 이루어진 제 2 쉴드 패턴의 수직부(152b)를 활용하는 것을 통해 게이트 절연막(145)의 두께에 대응된 만큼 유전체층의 두께를 줄일 수 있는 장점이 있다.
따라서, 상기 제 1 및 제 2 스토리지 커패시터(Cst1, Cst2)의 제 1 전극의 면적을 축소 설계하더라도 스토리지 용량을 충분히 확보할 수 있게 된다. 특히, 제 2 스토리지 커패시터(Cst2)의 제 1 전극으로 사용되는 제 2 쉴드 패턴의 수평 부(152a)는 적, 녹, 청 서브 화소(도 4의 Pr, Pg, Pb)의 개구 영역과 직접적으로 관여하는 바, 제 2 쉴드 패턴의 수평부(152a)의 폭을 축소 설계하는 것을 통해 개구율을 개선시킬 수 있게 된다.
나아가, 본 발명에서는 제 1 스토리지 커패시터(Cst1)의 용량은 다소 줄이더라도 다수의 제 2 스토리지 커패시터(Cst2)의 용량을 충분히 확보하는 것을 통해 개구율을 더욱 개선할 수 있는 장점이 있다.
도 6은 도 4의 Ⅵ-Ⅵ'선을 따라 절단하여 나타낸 단면도로, 어레이 기판과 대향 합착된 컬러필터 기판을 함께 도시하고 있다.
도시한 바와 같이, 표시 영역(AA)과 비표시 영역(NAA)으로 각각 구분된 어레이 기판(110)과 컬러필터 기판(105)이 대향 합착하고 있으며, 상기 어레이 기판(110)과 컬러필터 기판(105)의 이격된 사이 공간에 액정층(115)이 개재된다.
상기 어레이 기판(110)의 투명 기판(102) 상부 면에는 데이터 영역(D)을 사이에 두고 이격된 양측의 제 1 쉴드 패턴(151)과, 상기 양측의 제 1 쉴드 패턴(151)을 덮는 게이트 절연막(145)과, 상기 게이트 절연막(145) 상의 데이터 영역(D)에 대응된 데이터 배선(130)과, 상기 양측의 제 1 쉴드 패턴(151)과 이격된 양측의 제 2 쉴드 패턴의 수직부(152b)와, 상기 데이터 배선(130)과 제 2 쉴드 패턴의 수직부(152b)를 덮는 보호막(155)과, 상기 보호막(155) 상에 위치하고 양측의 제 2 쉴드 패턴의 수직부(152b)와 각각 중첩된 상부에 위치하는 양측의 픽셀 제어용 화소 전극의 수직부(170b)가 차례로 위치한다.
이때, 상기 데이터 배선(130)과 제 2 쉴드 패턴의 수직부(152b) 각각의 하부 에는 비정질 패턴(172)이 형성된다.
한편, 상기 컬러필터 기판(105)의 투명 기판(101) 하부 면에는 블랙 매트릭스(112)와, 상기 블랙 매트릭스(112)를 경계로 적, 녹, 청 서브 화소(도 4의 Pr, Pg, Pb)에 일대일 대응하여 순차적으로 패턴된 적(R), 녹(G), 청 서브 컬러필터(116a, 116b, 미도시)를 포함하는 컬러필터층(116)과, 상기 컬러필터층(116)을 덮는 오버 코트층(118)과, 상기 오버 코트층(118) 상의 데이터 영역(D)에 대응하여 일 방향으로 구성된 시야 제어용 공통 배선(176)과, 상기 시야 제어용 공통 배선(176)과 연결되고 시야 제어용 서브 화소(도 4의 Pv)의 시야 제어용 공통 전극(도 4의 175)과 대응하여 판상으로 패턴된 시야 제어용 공통 전극(미도시)이 차례로 위치한다.
이때, 상기 시야 제어용 서브 화소에는 컬러필터가 구성되지 않는다. 상기 시야 제어용 공통 배선(176)과 시야 제어용 공통 전극은 공통 전압 발생부(미도시)로부터의 제 2 공통 전압을 인가받는다.
일반적으로, 상기 제 1 스토리지 커패시터(도 5의 Cst1) 및 제 2 스토리지 커패시터의 용량은 제 1 및 제 2 전극의 면적에 비례하고 유전체층의 두께에 반비례하는 관계가 성립된다.
따라서, 본 발명에서와 같이 제 1 및 제 2 스토리지 커패시터의 제 1 전극으로 데이터 배선과 동일층 동일 물질로 이루어진 제 2 쉴드 패턴의 수직부를 활용하는 것을 통해 게이트 절연막의 두께에 대응된 만큼 유전체층의 두께를 줄일 수 있는 장점이 있다.
이를 통해, 시야각 제어 액정표시장치용 어레이 기판에서 개구율을 향상시킬 수 있게 된다.
그러나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변경 및 변형할 수 있다는 것은 자명한 사실일 것이다.
도 1은 시야각 제어 액정표시장치용 어레이 기판을 나타낸 평면도.
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 단면도.
도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도.
도 4는 본 발명에 따른 시야각 제어 액정표시장치용 어레이 기판을 나타낸 평면도.
도 5는 도 4의 Ⅴ-Ⅴ'선을 따라 절단하여 나타낸 단면도.
도 6은 도 4의 Ⅵ-Ⅵ'선을 따라 절단하여 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명*
110 : 기판 120 : 게이트 배선
125 : 게이트 전극 130 : 데이터 배선
140 : 반도체층 151 : 제 1 쉴드 패턴
152 : 제 2 쉴드 패턴 170 : 픽셀 제어용 화소 전극
172 : 비정질 패턴 175 : 시야 제어용 화소 전극
180 : 픽셀 제어용 공통 전극 Cst1 : 제 1 스토리지 커패시터
Cst2 : 제 2 스토리지 커패시터 CH2 : 드레인 콘택홀
CMH : 공통 콘택홀 Pr, Pg, Pb : 적, 녹, 청 서브 화소
Pv : 시야 제어용 서브 화소
Claims (9)
- 기판과;상기 기판 상의 일 방향으로 구성된 다수의 게이트 배선과;상기 다수의 게이트 배선과 동일 패턴으로 수직 연장된 다수의 제 1 쉴드 패턴과;상기 다수의 게이트 배선과 제 1 쉴드 패턴을 덮는 게이트 절연막과;상기 다수의 게이트 배선과 수직 교차하여 적, 녹, 청 서브 화소와 시야 제어용 서브 화소를 정의하는 다수의 데이터 배선과;상기 다수의 데이터 배선과 동일 물질로 상기 적, 녹, 청 서브 화소와 시야 제어용 서브 화소의 네 변에 각각 대응 구성된 제 2 쉴드 패턴과;상기 게이트 및 데이터 배선의 교차지점에 대응된 다수의 박막트랜지스터와;상기 적, 녹, 청 서브 화소에 일대일 대응하여, 상기 다수의 박막트랜지스터에 접촉되고, 상기 제 2 쉴드 패턴과 중첩 설계된 다수의 픽셀 제어용 화소 전극과, 상기 다수의 픽셀 제어용 화소 전극과 교대로 배치된 픽셀 제어용 공통 전극과;상기 시야 제어용 서브 화소에 대응하여 상기 박막트랜지스터에 접촉된 시야 제어용 화소 전극을 포함하는 시야각 제어 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 제 2 쉴드 패턴은 상기 다수의 게이트 배선과 평행하게 이격된 다수의 수평부와, 상기 다수의 데이터 배선과 평행하게 이격된 다수의 수직부를 포함하는 것을 특징으로 하는 시야각 제어 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 제 2 쉴드 패턴은 상기 데이터 배선과 평행한 방향으로 연장 구성되어, 공통 전압 발생부로부터의 공통 전압을 인가받는 것을 특징으로 하는 시야각 제어 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 다수의 박막트랜지스터는 상기 다수의 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극과 중첩된 상부에 위치하는 반도체층과, 상기 반도체층 상의 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극을 포함하는 시야각 제어 액정표시장치용 어레이 기판.
- 제 4 항에 있어서,상기 다수의 픽셀 제어용 화소 전극은 상기 드레인 전극과 접촉된 연장부와, 상기 연장부에서 상기 적, 녹, 청 서브 화소로 각각 수직 분기된 다수의 수직부를 포함하는 것을 특징으로 하는 시야각 제어 액정표시장치용 어레이 기판.
- 제 2 항 또는 제 5 항에 있어서,상기 제 2 쉴드 패턴의 수평부를 제 1 전극으로 하고, 상기 픽셀 제어용 화소 전극의 연장부를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 상기 보호막을 유전체층으로 하는 제 1 스토리지 커패시터가 구성된 것을 특징으로 하는 시야각 제어 액정표시장치용 어레이 기판.
- 제 2 항 또는 제 5 항에 있어서,상기 다수의 제 2 쉴드 패턴의 수직부를 제 1 전극으로 하고, 상기 다수의 픽셀 제어용 화소 전극의 수직부를 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 상기 보호막을 유전체층으로 하는 다수의 제 2 스토리지 커패시터가 구성된 것을 특징으로 하는 시야각 제어 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 제 2 쉴드 패턴은 상기 제 2 쉴드 패턴의 일부를 노출하는 공통 콘택홀을 통해 상기 다수의 픽셀 제어용 공통 전극과 접촉된 것을 특징으로 하는 시야각 제어 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 다수의 픽셀 제어용 공통 전극은 상기 제 2 쉴드 패턴과 접촉되고, 상기 게이트 배선과 평행하게 이격된 수평부와, 상기 수평부에서 상기 시야 제어용 서브 화소를 제외한 상기 적, 녹, 청 서브 화소가 위치하는 방향으로 각각 수직 분기된 다수의 수직부를 포함하는 것을 특징으로 하는 시야각 제어 액정표시장치용 어레이 기판.
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