KR20090072086A - Method of forming isolation film of semiconductor memory device - Google Patents

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KR20090072086A
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이민섭
최재욱
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주식회사 하이닉스반도체
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Abstract

A method for forming an isolation film of a semiconductor memory device is provided to increase a margin of a process for forming a mask by forming hard mask patterns of a cell region and a peripheral region at the same time. A hard mask film is formed on a semiconductor substrate(100) on which a cell region and a peripheral region are defined. An isolation region of the cell region and the peripheral region is exposed by patterning the hard mask film. A first trench(108) and a second trench(109) are formed on the cell region and the peripheral region by etching the isolation region. The hard mask film is removed. Isolation films(112,113) are formed by filling the first trench and the second trench with an insulation film.

Description

반도체 메모리 소자의 소자 분리막 형성 방법{Method of forming isolation film of semiconductor memory device}Method of forming isolation film of semiconductor memory device

본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 셀 영역과 주변 회로 영역의 소자 분리막을 동시에 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor memory device, and more particularly, to a method of forming a device isolation film of a semiconductor memory device in which device isolation films in a cell region and a peripheral circuit region are simultaneously formed.

반도체 회로에서는 반도체 기판 상부에 형성된 단위소자 예컨대, 트랜지스터, 다이오드 또는 저항 등을 전기적으로 분리하는 것이 필요하다. 따라서, 이러한 소자 분리 공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.In a semiconductor circuit, it is necessary to electrically separate a unit element formed on the semiconductor substrate, for example, a transistor, a diode, or a resistor. Therefore, this device isolation process is an initial step in all semiconductor manufacturing process steps, and depends on the size of the active region and the process margin of subsequent steps.

이러한 소자 분리를 형성하기 위한 방법으로 반도체 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 함)이 많이 사용되어 왔다. 그러나, 이러한 LOCOS 소자 분리에 의하면 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(Bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아지게 되어 문턱전압(Threshold voltage)이 증가하게 되므로 예컨대, 트랜지스터 등의 전기적 특성을 악화시키는 문제점이 발생하게 된다.As a method for forming such device isolation, a LOCal Oxidation of Silicon (LOCOS) has been widely used. However, according to the LOCOS device isolation, as the oxygen penetrates into the side of the pad oxide film under the nitride film used as the mask for the selective oxidation of the semiconductor substrate, a bird's beak is generated at the end of the field oxide film. Since the field oxide film is extended to the active region by the length of the buzz beak by such a buzz beak, the channel length is shortened and the threshold voltage is increased, thereby causing problems such as deterioration of the electrical characteristics of the transistor. do.

한편, 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI라 함) 공정은 반도체 소자의 설계규칙(Design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈 비크에 따른 액티브 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자 분리 공정으로 부각되고 있다.On the other hand, the trench trench isolation (STI) process is an instability factor of the process such as deterioration of the field oxide film due to the reduction of the design rule of the semiconductor device, and the reduction of the active region due to the buzz beak. It is emerging as a device separation process that can fundamentally solve the problem.

일반적으로 소자 분리 공정은 반도체 메모리 소자의 셀 영역의 소자 분리용 트렌치 형성 공정을 진행 한후, 주변 회로 영역의 소자 분리용 트렌치 형성 공정을 진행한다.In general, in the device isolation process, the device isolation trench formation process of the cell region of the semiconductor memory device is performed, and then the trench isolation process of device isolation of the peripheral circuit region is performed.

종래 기술의 소자 분리막 형성 공정에 따르면, 주변 회로 영역의 고전압 트랜지스터 영역과 저전압 트랜지스터의 단차, 셀 영역과 주변 회로 영역의 경계 부분의 촛점심도(DOF : Depth of focus) 마진 부족으로 인하여 포토 레지스트 패턴이 붕괴되어 하드 마스크 패턴에 불량이 발생할 수 있다. 또한 하드 마스크의 높이가 변화하여 후속 소자 분리용 트렌치를 채우는 절연막의 높이가 변화하여 메모리 소자의 특성을 변화시킨다.According to the device isolation film forming process of the prior art, the photoresist pattern is formed due to the step difference between the high voltage transistor region and the low voltage transistor in the peripheral circuit region, and the lack of depth of focus (DOF) margin between the cell region and the peripheral circuit region. It may collapse and cause defects in the hard mask pattern. In addition, the height of the hard mask is changed to change the height of the insulating layer filling the trench for subsequent device isolation to change the characteristics of the memory device.

본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 소자 분리막 형성 공정 중 소자 분리용 트렌치 형성시 셀 영역과 주변 회로 영역의 하드 마스크 패턴을 동시에 형성하여 마스크 형성 공정의 마진을 증가시켜주고, 트렌치 형성후 하드 마스크 패턴을 완전히 제거하여 소자 분리용 트렌치를 채우는 절연막의 높이를 일정하게 유지함으로써 반도체 메모리 소자의 특성을 개선할 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to form a hard mask pattern of the cell region and the peripheral circuit region at the same time when forming a trench for device isolation during the device isolation film forming process of a semiconductor device to increase the margin of the mask formation process, hard after trench formation The present invention provides a method of forming a device isolation film of a semiconductor memory device capable of improving characteristics of a semiconductor memory device by completely removing a mask pattern to maintain a constant height of an insulating layer filling a device isolation trench.

본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법은 셀 영역 및 주변 회로 영역이 정의된 반도체 기판 상에 터널 절연막, 전하 저장층, 및 하드마스크막을 형성하는 단계와, 상기 하드 마스크막을 패터닝하는 단계와, 패터닝된 상기 하드 마스크막을 이용하여 상기 전하 저장층, 및 상기 터널 절연막을 식각하는 단계와, 상기 반도체 기판의 노출된 소자 분리 영역을 식각하여 상기 셀 영역에 제1 트렌치, 상기 주변 회로 영역에 제2 트렌치를 형성하는 단계와, 상기 하드 마스크막을 제거하는 단계, 및 상기 제1 트렌치 및 제2 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계를 포함한다.The method of forming an isolation layer of a semiconductor memory device according to an embodiment of the present invention includes forming a tunnel insulation layer, a charge storage layer, and a hard mask layer on a semiconductor substrate on which a cell region and a peripheral circuit region are defined, and forming the hard mask layer. Patterning, etching the charge storage layer, and the tunnel insulating layer using the patterned hard mask layer; etching the exposed device isolation region of the semiconductor substrate; Forming a second trench in a circuit region, removing the hard mask layer, and filling the first trench and the second trench with an insulating layer to form a device isolation layer.

상기 전하 저장층을 형성한 후, 상기 전하 저장층 상에 패드 절연막을 형성하는 단계를 더 포함한다.After forming the charge storage layer, further comprising forming a pad insulating film on the charge storage layer.

상기 하드 마스크막은 HTO 방식을 이용한 DCS 산화막으로 형성한다. 상기 하드 마스크막을 제거하는 공정은 식각 공정은 FN 방식을 이용하여 실시한다. 상기 하드 마스크막을 제거하는 공정은 CF4, CHF3, O2 가스를 이용하여 실시한다.The hard mask film is formed of a DCS oxide film using an HTO method. The process of removing the hard mask layer is performed by an FN method in an etching process. The step of removing the hard mask film is performed using CF 4 , CHF 3 , O 2 gas.

상기 제2 트렌치를 형성하는 단계후, 상기 제2 트렌치 저면을 식각하여 상기 제1 트렌치보다 더 깊도록 형성하는 단계를 더 포함한다.After forming the second trench, the method may further include etching the bottom of the second trench to be deeper than the first trench.

상기 제2 트렌치 저면을 식각하는 단계는 HBr, Cl2, O2 가스를 이용하여 실시한다.Etching the bottom of the second trench is performed using HBr, Cl 2 , and O 2 gas.

본 발명의 일실시 예에 따르면, 반도체 소자의 소자 분리막 형성 공정 중 소자 분리용 트렌치 형성시 셀 영역과 주변 회로 영역의 하드 마스크 패턴을 동시에 형성하여 마스크 형성 공정의 마진을 증가시켜주고, 트렌치 형성후 하드 마스크 패턴을 완전히 제거하여 소자 분리용 트렌치를 채우는 절연막의 높이를 일정하게 유지함으로써 반도체 메모리 소자의 특성을 개선할 수 있다.According to an embodiment of the present invention, when forming a trench for device isolation during a device isolation layer forming process of a semiconductor device, a hard mask pattern of a cell region and a peripheral circuit region is simultaneously formed to increase a margin of a mask formation process and after trench formation. The characteristics of the semiconductor memory device may be improved by completely removing the hard mask pattern to maintain the height of the insulating layer filling the trench for device isolation.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1 내지 도 6은 본 발명의 일실시에 따른 반도체 메모리 소자의 소자 분리막 형성 공정을 설명하기 위한 소자의 단면도이다.1 to 6 are cross-sectional views of devices for explaining a device isolation film forming process of a semiconductor memory device according to an embodiment of the present invention.

도 1을 참조하면, 셀 영역과 주변회로 영역으로 정의되는 반도체 기판(100) 상에 터널 절연막(101), 전하 저장층(102), 패드 절연막(103), 하드 마스크막(104), 제1 보조막(105), 제2 보조막(106)을 순차적으로 적층하여 형성한다. 터널 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 전하 저장층(102)은 폴리 실리콘막 또는 전하를 트랩할 수 있는 질화막으로 형성하는 것이 바람직하다. 패드 절연막(103)은 질화막으로 형성하는 것이 바람직하다. 하드 마스크막(104)은 DCS 산화막으로 형성하는 것이 바람직하다. 하드 마스크막(104)은 HTO 방식으로 형성하는 것이 바람직하다. 제1 보조막(105), 제2 보조막(106)은 비정질 카본막 및 SiON막으로 형성하는 것이 바람직하다. 비정질 카본막 및 SiON막은 투명한 막으로 후속 노광 마스크 정렬시 별도의 키오픈 공정을 스킵할 수 있다.Referring to FIG. 1, a tunnel insulating film 101, a charge storage layer 102, a pad insulating film 103, a hard mask film 104, and a first layer are formed on a semiconductor substrate 100 defined as a cell region and a peripheral circuit region. The auxiliary film 105 and the second auxiliary film 106 are sequentially stacked. The tunnel insulating film 101 is preferably formed of an oxide film. The charge storage layer 102 is preferably formed of a polysilicon film or a nitride film capable of trapping charge. The pad insulating film 103 is preferably formed of a nitride film. The hard mask film 104 is preferably formed of a DCS oxide film. It is preferable to form the hard mask film 104 by the HTO method. The first auxiliary film 105 and the second auxiliary film 106 are preferably formed of an amorphous carbon film and a SiON film. The amorphous carbon film and the SiON film are transparent films and can skip separate kiopen processes during subsequent exposure mask alignment.

제2 보조막(106)을 포함한 전체 구조 상에 포토 레지스트막을 도포한 후, 노광 및 현상 공정을 진행하여 포토 레지스트 패턴(107)을 형성한다. 포토 레지스트 패턴(107)을 형성하기 위한 노광 공정은 셀 영역 및 주변 회로 영역을 동시에 진행하여 주변 회로 영역에서의 패턴 붕괴 현상을 방지한다. 상술한 노광 공정은 ArF를 사용하여 실시하는 것이 바람직하다.After the photoresist film is applied onto the entire structure including the second auxiliary film 106, the photoresist pattern 107 is formed by performing exposure and development processes. The exposure process for forming the photoresist pattern 107 simultaneously proceeds through the cell region and the peripheral circuit region to prevent the pattern collapse phenomenon in the peripheral circuit region. It is preferable to perform the exposure process mentioned above using ArF.

도 2를 참조하면, 포토 레지스트 패턴을 이용한 식각 공정을 실시하여 제2 보조막을 식각하고, 식각된 제2 보조막을 이용하여 제1 보조막을 식각한다. 이 후, 제1 보조막(105A)을 마스크로 이용한 식각 공정을 실시하여 하드 마스크막(104A), 패드 절연막(103A)을 순차적으로 식각한다. 이 후, 제2 보조막을 제거한다.Referring to FIG. 2, the second auxiliary layer is etched by performing an etching process using a photoresist pattern, and the first auxiliary layer is etched by using the etched second auxiliary layer. Thereafter, an etching process using the first auxiliary film 105A as a mask is performed to sequentially etch the hard mask film 104A and the pad insulating film 103A. Thereafter, the second auxiliary film is removed.

이 후, 포토 레지스트 패턴을 스트립하고, 세정 공정을 실시하여 제1 보조막 및 제2 보조막을 제거한다.Thereafter, the photoresist pattern is stripped and a cleaning process is performed to remove the first auxiliary film and the second auxiliary film.

도 3을 참조하면, 하드 마스크막(104A)을 이용한 식각 공정으로 전하 저장층(102A) 및 터널 절연막(101A)를 순차적으로 식각하여 소자 분리 영역을 노출시킨다.Referring to FIG. 3, the charge storage layer 102A and the tunnel insulating layer 101A are sequentially etched in an etching process using the hard mask layer 104A to expose the device isolation region.

이 후, 노출된 소자 분리 영역을 식각하여 셀 영역 트렌치(108), 및 주변 회로 영역 제1 트렌치(109)를 형성한다.Thereafter, the exposed device isolation region is etched to form the cell region trench 108 and the peripheral circuit region first trench 109.

도 4를 참조하면, 셀 영역 트렌치(108), 및 주변 회로 영역 제1 트렌치(109)를 포함한 전체 구조 상에 포토 레지스트막을 도포한 후, 노광 및 현상 공정을 실시하여 주변 회로 영역이 오픈되는 마스크(110)를 형성한다.Referring to FIG. 4, after the photoresist film is coated on the entire structure including the cell region trench 108 and the peripheral circuit region first trench 109, an exposure and development process is performed to open the peripheral circuit region. Forms 110.

도 5를 참조하면, 마스크를 이용한 식각 공정을 실시하여 주변 회로 영역 제1 트렌치(109)의 저면을 추가적으로 식각하여 주변 회로 영역 제2 트렌치(111)를 형성한다. 즉, 주변 회로 영역의 소자 분리용 트렌치의 깊이가 셀 영역의 트렌치 깊이보다 깊도록 형성한다. 식각 공정은 HBr, Cl2, O2 가스를 이용하여 실시하는 것이 바람직하다. 이 후, 스트립 공정을 실시하여 마스크를 제거한다.Referring to FIG. 5, the bottom surface of the peripheral circuit region first trench 109 is additionally etched by performing an etching process using a mask to form the peripheral circuit region second trench 111. That is, the depth of the isolation trench in the peripheral circuit region is formed to be deeper than the trench depth in the cell region. The etching step is preferably carried out using HBr, Cl 2 , O 2 gas. Thereafter, a stripping process is performed to remove the mask.

도 6을 참조하면, 식각 공정을 실시하여 하드 마스크막을 제거한다. 식각 공정은 습식 식각 공정을 이용하여 하드 마스크막의 잔류물이 없도록 진행하는 것이 바람직하다. 식각 공정은 FN 방식을 이용하여 실시하는 것이 바람직하다. 식각 공정은 CF4, CHF3, O2 가스를 이용하여 실시하는 것이 바람직하다.Referring to FIG. 6, an etching process is performed to remove the hard mask layer. The etching process is preferably performed using a wet etching process so that there is no residue of the hard mask layer. The etching process is preferably carried out using the FN method. The etching process is preferably performed using CF 4 , CHF 3 , O 2 gas.

이 후, 셀 영역 트렌치(108), 및 주변 회로 영역 제1 트렌치(109)를 포함한 전체 구조 상에 절연막을 채운 후, 평탄화 공정을 실시하여 셀 영역의 소자 분리막(112) 및 주변 회로 영역의 소자 분리막(113)을 형성한다. 이때 소자 분리막(112, 113)은 하드 마스크막을 제거한 후 평탄화 공정을 이용하여 형성함으로써 소자 분리막(112, 113)의 높이가 일정하게 형성된다.Thereafter, an insulating film is filled on the entire structure including the cell region trench 108 and the peripheral circuit region first trench 109, and then the planarization process is performed to perform device isolation film 112 in the cell region and devices in the peripheral circuit region. The separator 113 is formed. In this case, the device isolation layers 112 and 113 are formed using a planarization process after removing the hard mask layer, so that the heights of the device isolation layers 112 and 113 are uniformly formed.

소자 분리막(112, 113)은 PSZ막으로 형성하는 것이 바람직하다.The device isolation films 112 and 113 are preferably formed of a PSZ film.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.

도 1 내지 도 6은 본 발명의 일실시에 따른 반도체 메모리 소자의 소자 분리막 형성 공정을 설명하기 위한 소자의 단면도이다.1 to 6 are cross-sectional views of devices for explaining a device isolation film forming process of a semiconductor memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 터널 절연막100 semiconductor substrate 101 tunnel insulating film

102 : 전하 저장층 103 : 패드 질화막102: charge storage layer 103: pad nitride film

104 : 하드 마스크막 105 : 제1 보조막104: hard mask film 105: first auxiliary film

106 : 제2 보조막 107 : 포토 레지스트 패턴106: second auxiliary film 107: photoresist pattern

108 : 제1 트렌치 109 : 제2 트렌치108: first trench 109: second trench

110 : 마스크 111 : 제3 트렌치110: mask 111: third trench

112, 113 : 소자 분리막112, 113: device isolation films

Claims (9)

셀 영역 및 주변 회로 영역이 정의된 반도체 기판 상에 하드마스크막을 형성하는 단계;Forming a hard mask film on the semiconductor substrate in which the cell region and the peripheral circuit region are defined; 상기 하드 마스크막을 패터닝하여 상기 셀 영역 및 주변 회로 영역의 소자 분리 영역을 노출시키는 단계;Patterning the hard mask layer to expose the device isolation region of the cell region and the peripheral circuit region; 상기 소자 분리 영역을 식각하여 상기 셀 영역에 제1 트렌치, 상기 주변 회로 영역에 제2 트렌치를 형성하는 단계;Etching the device isolation region to form a first trench in the cell region and a second trench in the peripheral circuit region; 상기 하드 마스크막을 제거하는 단계; 및Removing the hard mask layer; And 상기 제1 트렌치 및 제2 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계를 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.Forming a device isolation layer by filling the first trench and the second trench with an insulating layer; 제 1 항에 있어서,The method of claim 1, 상기 제2 트렌치를 형성하는 단계후,After forming the second trench, 상기 제2 트렌치 저면을 식각하여 상기 제1 트렌치보다 더 깊도록 형성하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.Etching the bottom surface of the second trench to form a depth deeper than the first trench. 셀 영역 및 주변 회로 영역이 정의된 반도체 기판 상에 터널 절연막, 전하 저장층, 및 하드마스크막을 형성하는 단계;Forming a tunnel insulating film, a charge storage layer, and a hard mask film on a semiconductor substrate in which cell regions and peripheral circuit regions are defined; 상기 하드 마스크막을 패터닝하는 단계;Patterning the hard mask layer; 패터닝된 상기 하드 마스크막을 이용하여 상기 전하 저장층, 및 상기 터널 절연막을 식각하는 단계;Etching the charge storage layer and the tunnel insulating layer using the patterned hard mask layer; 상기 반도체 기판의 노출된 소자 분리 영역을 식각하여 상기 셀 영역에 제1 트렌치, 상기 주변 회로 영역에 제2 트렌치를 형성하는 단계;Etching the exposed device isolation region of the semiconductor substrate to form a first trench in the cell region and a second trench in the peripheral circuit region; 상기 하드 마스크막을 제거하는 단계; 및Removing the hard mask layer; And 상기 제1 트렌치 및 제2 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계를 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.Forming a device isolation layer by filling the first trench and the second trench with an insulating layer; 제 3 항에 있어서, 상기 전하 저장층을 형성한 후,The method of claim 3, wherein after the charge storage layer is formed, 상기 전하 저장층 상에 패드 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.And forming a pad insulating film on the charge storage layer. 제 1 항 또는 제 3 항에 있어서,The method according to claim 1 or 3, 상기 하드 마스크막은 HTO 방식을 이용한 DCS 산화막으로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.And the hard mask layer is formed of a DCS oxide layer using an HTO method. 제 1 항 또는 제 3 항에 있어서,The method according to claim 1 or 3, 상기 하드 마스크막을 제거하는 공정은 식각 공정은 FN 방식을 이용하여 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.And removing the hard mask layer from the hard mask layer using an FN method. 제 1 항 또는 제 3 항에 있어서,The method according to claim 1 or 3, 상기 하드 마스크막을 제거하는 공정은 CF4, CHF3, O2 가스를 이용하여 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.And removing the hard mask film using a CF 4 , CHF 3 , O 2 gas. 제 3 항에 있어서,The method of claim 3, wherein 상기 제2 트렌치를 형성하는 단계후,After forming the second trench, 상기 제2 트렌치 저면을 식각하여 상기 제1 트렌치보다 더 깊도록 형성하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.Etching the bottom surface of the second trench to form a depth deeper than the first trench. 제 2 항 또는 제 8 항에 있어서,The method according to claim 2 or 8, 상기 제2 트렌치 저면을 식각하는 단계는 HBr, Cl2, O2 가스를 이용하여 실 시하는 반도체 메모리 소자의 소자 분리막 형성 방법.The etching of the bottom of the second trench may be performed using HBr, Cl 2 , or O 2 gas.
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CN113594031A (en) * 2021-07-29 2021-11-02 上海华力微电子有限公司 Method for manufacturing semiconductor device

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