KR20090068511A - 3차원 구조의 직렬 ｌ-ｃ 공진기 및 이를 이용한광대역통과여파기 - Google Patents

3차원 구조의 직렬 ｌ-ｃ 공진기 및 이를 이용한광대역통과여파기 Download PDF

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Abstract

본 발명의 광대역통과 여파기(ultra-wide band(UWB) band pass filter)는, 직접(direct) 주파수 변환에 의한 대역통과 여파기 등가회로를 직렬 L-C 공진기와 병렬 L-C 공진기로 구성하고, 병렬 L-C 공진기를 단락 스터브와 개방 스터브로 구현하였고 직렬 L-C 공진기를, 인덕터와 커패시터를 분포정수회로로 모델링하여 구현하였다. 직렬 L-C 공진기는 새로운 직렬공진 회로 구현 방법으로써 대역통과 여파기의 설계를 용이하게 할 수 있도록 3차원 구조로 구현하였다. 본 발명의 광대역통과 여파기는 대역저지 특성을 향상시키기 위한 저역통과 여파기를 추가로 연결하였다.
Figure P1020070136164
광대역통과 여파기, 저역통과 여파기, 3차원 구조, 직렬 L-C 공진기, 병렬 L-C 공진기, EM(electromagnetic field) 시뮬레이션, 단락 스터브, 개방 스터브, 분포정수회로(distributed constant circuit)

Description

3차원 구조의 직렬 Ｌ-Ｃ 공진기 및 이를 이용한 광대역통과여파기{serial L-C resonator with 3 dimensional structure and ultra-wide band pass filter using the same}
본 발명은 광대역통과 여파기(ultra-wide band pass filter)에 관한 것으로, 더욱 상세하게는 삽입손실뿐만 아니라 감쇄특성과 대역저지특성이 우수하도록 한 3차원 구조의 직렬 L-C 공진기 및 이를 이용한 광대역통과 여파기에 관한 것이다.
최근 광대역 특성을 이용한 통신 시스템이 각광을 받고 있는데, 이는 광대역을 사용할 경우 초고속 무선통신을 구현할 수 있기 때문이다. 상용화된 이동통신망을 기반으로 하는 차세대 무선 기술로서 각광받는 광대역(Ultra Wide Band: UWB) 시스템은, 매우 넓은 대역폭을 사용하는 고속 무선 전송기술로서 실내 무선 환경에서의 단거리 초고속 데이터전송을 위한 무선 사설망(wireless personal area network: WPAN)과 함께 초정밀 해상도를 요구하는 센서 네트워크(sensor network)를 비롯한 저전력 유비쿼터스 네트워크 (ubiquitous network)의 구현을 위한 핵심 기술로서 많은 관심이 집중되고 활발한 연구가 진행되고 있다.
현재까지 여러 가지 구조를 이용하여 구현된 광대역통과 여파기가 보고되어 왔지만, 종래의 광대역통과 여파기들은 저지대역(stop-band)이 매우 좁고, 원하지 않는 통과대역이 주기적으로 나타나는 문제점이 있었다.
따라서 본 발명의 목적은, 광대역 이동통신에 적용할 수 있도록 한 3차원 구조의 직렬 L-C 공진기 및 이를 이용한 광대역통과 여파기를 제공하는데 있다.
본 발명의 다른 목적은, 삽입손실뿐만 아니라 감쇄특성과 대역저지특성을 향상시킬 수 있도록 한 3차원 구조의 직렬 L-C 공진기 및 이를 이용한 광대역통과 여파기를 제공하는데 있다.
본 발명의 또 다른 목적들은 이하의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
이와 같은 목적을 달성하기 위하여, 본 발명에 따른 3차원 구조의 직렬 L-C 공진기는, 소정의 유전율을 가진 유전성 기판; 상기 기판의 일면의 일부분 상에 소정의 패턴으로 형성된 직렬 L-C 공진기용 제1 도전층의 패턴부; 상기 기판의 타면의 일부분 상에 형성된 접지용 제2 도전층의 패턴부를 포함하며, 상기 제1 도전층의 패턴부는, 인덕터를 나타내는 전기적 길이와, 커패시터를 나타내는 패턴으로 구성된 3차원 구조를 갖고, 상기 제1 도전층의 패턴부는, 대향하는 제1변 중 일측 제1변의 일부분이 사각형상으로 제거된 사각형 홈부를 가지는 사각형 제1 패턴부; 상기 홈부 내에 배치되며, 상기 홈부의 대응하는 3변으로부터 동일한 간격을 두고 각각 이격하는 3변을 가지는 사각형 제2 패턴부; 상기 제1 패턴부와 일체로 연결되 며, 상기 제1 패턴부의 타측 제1변의 일부분으로부터 상기 기판의 인접 변을 향하여 소정의 폭과 길이를 가진 직선의 형태로 연장하는 제3 패턴부; 및 상기 제2 패턴부와 일체로 연결되며, 상기 제2 패턴부의 나머지 1변의 일부분으로부터 상기 기판의 인접 변을 향하여 소정의 폭과 길이를 가진 직선의 형태로 연장하는 제4 패턴부를 포함하고, 상기 제2 패턴부는 상기 기판의 관통공 내의 도전층에 의해 상기 제2 도전층의 패턴부와 전기적으로 연결된 것을 특징으로 한다.
또한, 이와 같은 목적을 달성하기 위하여, 본 발명에 따른 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기는, 소정의 유전율을 가진 유전성 기판; 상기 기판의 상면의 일부분 상에 형성된, 복수개 직렬 연결된 제1항의 직렬 L-C 공진기용 제1 도전층의 패턴부; 상기 기판의 상면의 일부분 상에 형성되어 상기 복수개의 직렬 L-C 공진기의 각각에 전기적으로 연결되며, 인덕터를 나타내는 단락 스터브와 커패시터를 나타내는 개방 스터브를 가진 복수개의 병렬 L-C 공진기용 제1 도전층의 패턴부; 및 상기 기판의 타면의 일부분 상에 형성된 접지용 제2 도전층의 패턴부를 포함하는 것을 특징으로 한다.
또한, 이와 같은 목적을 달성하기 위하여, 본 발명에 따른 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기는, 소정의 유전율을 가진 유전성 기판; 상기 기판의 상면의 일부분 상에 형성된, 복수개 직렬 연결된 제1항의 직렬 L-C 공진기용 제1 도전층의 패턴부와, 상기 기판의 상면의 일부분 상에 형성되어 상기 복수개의 직렬 L-C 공진기의 각각에 전기적으로 연결되며, 인덕터를 나타내는 단락 스터브와 커패시터를 나타내는 개방 스터브를 가진 복수개의 병렬 L-C 공진기용 제 1 도전층의 패턴부를 포함하는 대역통과 여파기용 제1 도전층의 패턴부; 상기 대역통과 여파기의 대역저지특성을 향상시키기 위해, 상기 대역통과 여파기용 제1 도전층의 패턴부의 후단에 전기적으로 연결되도록 상기 기판의 상면의 일부분 상에 형성되며, 인덕터를 나타내는 전송선로와 커패시터를 나타내는 개방 스터브를 가진 저역통과 여파기용 제1 도전층의 패턴부; 및 상기 기판의 타면의 일부분 상에 형성된 접지용 제2 도전층의 패턴부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 병렬 L-C 공진기의 일부분의 단락 스터브와 개방 스터브는, 해당하는 접지용 제2 도전층의 패턴부와 동일 수직선 상에 위치하는 마이크로 스트립 구조를 가지고, 상기 병렬 L-C 공진기의 다른 일부분의 단락 스터브와 개방 스터브는, 해당하는 접지용 제2 도전층의 패턴부와 동일 수직선 상에 위치하지 않는 서스펜디드 스트립 구조를 갖는 것이 가능하다.
바람직하게는, 상기 저역통과 여파기용 제1 도전층의 패턴부의 전송선로는, 해당하는 접지용 제2 도전층의 패턴와 동일 수직선 상에 위치하지 않는 서스펜디드 스트립 구조를 가지고, 상기 저역통과 여파기용 제1 도전층의 패턴부의 개방 스터브는, 해당하는 접지용 제2 도전층의 패턴부와 동일 수직선 상에 위치하는 마이크로 스트립 구조를 가지는 것이 가능하다.
바람직하게는, 상기 대역통과 여파기의 접지용 제1 도전층의 패턴부는, 전송선로 사이에 발생되는 커플링 값을 최소화하기 위하여, 상기 대역통과 여파기의 해당 스터브 사이의 기판의 상면 상에 배치된 것이 가능하다.
바람직하게는, 상기 저역통과 여파기의 접지용 제1 도전층의 패턴부는, 전송 선로 사이의 발생되는 커플링 값을 최소화하기 위하여, 상기 저역통과 여파기의 해당 스터브 사이의 기판의 상면 상에 배치된 것이 가능하다.
본 발명에 따르면, 직접(direct) 주파수 변환에 의한 대역통과 여파기 등가회로를 이용하여 통과대역이 2~6㎓이고, 삽입손실이 1.5㏈이고, 감쇄특성이 DC~1.4㎓와 6.6~20㎓에서 30㏈ 이하이고, 7.2~20㎓의 주파수 대역에서 대역저지특성이 60㏈ 이하로 향상된 광대역통과 여파기를 구현할 수 있다.
이하, 본 발명의 바람직한 실시예에 따른 3차원 구조의 직렬 L-C 공진기 및 이를 이용한 광대역통과 여파기를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
일반적인 대역통과 여파기의 설계 단계에서는, 프로토 타입(proto type)의 저역통과 여파기 회로망을 선택한 후 이를 바탕으로 하여 주파수 변환(frequency conversion) 및 임피던스 매칭(impedance matching)을 통하여 그 등가회로를 도출하고 그에 따른 수동소자를 모델링(modeling)하여 최적화하는 설계 방법을 사용하고 있다. 본 발명은, 2~6㎓의 광대역통과 여파기를 직접(direct) 주파수 변환에 의한 L-C 공진기로 이루어진 대역통과 여파기 등가회로로부터 각각의 L-C 공진기 값을 새로운 구조로 설계하였다.
도 1은 직접(direct) 주파수 변환에 의한 대역통과 여파기의 등가회로도이고, 도 2는 도 1에 도시된 대역통과 여파기의 등가회로로부터 설계한 대역통과 여파기의 소자 값을 나타낸 표이다.
도 1을 참조하면, 대역통과 여파기의 등가회로는, 복수개, 예를 들어 4개의 직렬 L-C 공진기가 서로 직렬 연결되고, 복수개, 예를 들어 5개의 병렬 L-C 공진기가 서로 병렬로 연결된 구조로 이루어진다. 상기 4개의 직렬 L-C 공진기가 제1, 2, 3, 4 직렬 L-C 공진기를 가지고, 병렬 L-C 공진기가 제1, 2, 3, 4, 5 병렬 L-C 공진기를 가진다.
상기 제1 직렬 L-C 공진기가 직렬 연결된 인덕터(L2)와 커패시터(C2)로 구성되고, 상기 제2 직렬 L-C 공진기가 직렬 연결된 인덕터(L4)와 커패시터(C4)로 구성되고, 제3 직렬 L-C 공진기가 직렬 연결된 인덕터(L6)와 커패시터(C6)로 구성되고, 제4 직렬 L-C 공진기가 직렬 연결된 인덕터(L8)와 커패시터(C8)로 구성된다. 또한, 상기 제1 병렬 L-C 공진기가 병렬 연결된 인덕터(L1)와 커패시터(C1)로 구성되고, 상기 제2 병렬 L-C 공진기가 병렬 연결된 인덕터(L3)와 커패시터(C3)로 구성되고, 상기 제3 병렬 L-C 공진기가 병렬 연결된 인덕터(L5)와 커패시터(C5)로 구성되고, 상기 제4 병렬 L-C 공진기가 병렬 연결된 인덕터(L7)와 커패시터(C7)로 구성되고, 상기 제5 병렬 L-C 공진기가 병렬 연결된 인덕터(L9)와 커패시터(C9)로 구성된다.
도 1의 대역통과 여파기 등가회로로부터 통과대역이 2~6GHz이고, 중심주파수가 4GHz이고, 통과대역 리플(ripple)이 0.01dB이고, 차수가 9단이 되도록 각 소자를 설계하면, 대역통과 여파기의 각 소자의 값은 도 2에 도시된 바와 같다.
도 2를 참조하면, 병렬 L-C 공진기에 있어서, 인덕터(L1),(L9)의 인덕턴스 값이 모두 3.25nH이고, 커패시터(C1),(C9)의 커패시턴스 값이 모두 0.648pF이고, 인덕터(L3),(L7)의 인덕턴스 값이 모두 1.47nH이고, 커패시터(C3),(C7)의 커패시턴스 값이 모두 1.436pF이고, 인덕터(L5)의 인덕턴스 값이 1.392nH이고, 커패시터(C5)의 커패시턴스 값이 1.517pF이다.
또한, 직렬 L-C 공진기에 있어서, 인덕터(L2),(L8)의 인덕턴스 값이 모두 2.839nH이고, 커패시터(C2),(C8)의 커패시턴스 값이 모두 0.7435pF이고, 인덕터(L4),(L6)의 인덕턴스 값이 모두 3.407nH이고, 커패시터(C4),(C6)의 커패시턴스 값이 모두 0.6196pF이다.
이와 같은 소자 값을 가진 대역통과 여파기에 있어서, 병렬 L-C 공진기와 직렬 L-C 공진기의 각각에 대하여 분포정수회로(distributed constant circuit)로 모델링할 수 있다. 즉, 병렬 L-C 공진기에 대해 도 3에 도시된 바와 같은 분포정수회로로 모델링하고, 이어 직렬 L-C 공진기에 대해 도 5에 도시된 바와 같은 분포정수회로로 모델링할 수 있다.
도 3은 병렬 L-C 공진기를 전기적 길이를 갖는 전송선로로 변환시킨 3차원 구조도이다.
도 3을 참조하면, 도 1의 제1 병렬 L-C 공진기를, 각각 45ㅀ의 전기적 길이를 가진 단락 스터브(L)와 개방 스터브(C)로 구현할 수 있다. 그에 따른 선로의 임피던스(ZL),(ZC)를 수학식 1과 같이 나타낼 수 있다.
Figure 112007092466794-PAT00001
Figure 112007092466794-PAT00002
도 4는 직렬 L-C 공진기의 리액턴스(reactance) 값(X)을 나타낸 그래프이다.
도 4를 참조하면, 도 1의 제1 직렬 L-C 공진기를 분포정수회로로 모델링하기 위해서는, 상기 제1 직렬 L-C 공진기의 리액턴스 값(X) 정의식인 수학식 2와, 그에 대한 슬롭 파라미터(slop parameter) 정의식인 수학식 3으로부터 분포정수회로를 구할 수 있다.
Figure 112007092466794-PAT00003
Figure 112007092466794-PAT00004
도 5는 본 발명의 제1 실시예에 따른 3차원 구조의 직렬 L-C 공진기를 분포 정수회로로 구현한 3차원 구조도이다.
먼저, 상기 수학식 3에 표시된 직렬 L-C 공진기의 리액턴스 값(χ)에 적합한 분포정수회로를 찾기 위해서는, 도 5에 도시된 바와 같이 인덕터를 나타내는 전기적 길이와, 커패시터를 나타내는 패턴으로 구성된 3차원 구조의 직렬 L-C 공진 기(10)를 EM 시뮬레이션(electromagnetic field simulation)한다. EM 시뮬레이션은, 3차원 전자장 시뮬레이터인 HFSS(high frequency structure simulator) 툴(tool)을 사용하여 분포정수회로의 특성을 해석하는 시뮬레이션이다.
3차원 구조의 직렬 L-C 공진기(10)에서는, 임의의 유전율을 가진 유전성 기판(1)의 일면, 예를 들어 상면 상에, 직렬 L-C 공진기를 위한 제1 도전층의 제1, 2, 3, 4 패턴부(3a),(3b),(3c),(3d)가 형성되고, 기판(1)의 타면, 예를 들어 하면의 일부분 상에 접지용 제2 도전층의 패턴부(5)가 대응하여 형성된다. 제1, 2, 3, 4 패턴부(3a),(3b),(3c),(3d)를 포함한 기판(1)의 상면 상에 공기층(7)이 배치되고, 또한 제2 도전층의 패턴부(5)를 포함한 기판(1)의 하면 상에도 공기층(9)이 배치된다.
제1 패턴부(3a)는, 길이(S1)를 가진 제1변과 길이(S2)를 가진 제2변으로 이루어진 사각형 패턴부로서, 일측 제1변의 일부분을 사각형상으로 제거한 사각형 홈부를 가진다. 제2 패턴부(3b)는 제1 패턴부(3a)의 사각형 홈부 내의 기판(1) 상에서 배치된 사각형 패턴부이고, 제2 패턴부(3b)의 3변 각각이 제1 패턴부(3a)의 홈부의 대응하는 변으로부터 간격(g)을 두고 이격한다. 제3 패턴부(3c)는, 제1 패턴부(3a)와 일체로 연결되며, 제1 패턴부(3a)의 타측 제1변의 일부분으로부터 기판(1)의 인접 변을 향하여 예를 들어 폭(W)과 길이(l)를 가진 직선의 형태로 연장한다. 제4 패턴부(3d)는, 제2 패턴부(3b)와 일체로 연결되며, 제2 패턴부(3b)의 나머지 1변의 일부분으로부터 기판(1)의 인접 변을 향하여 예를 들어 폭(W)과 길이(l)를 가진 직선의 형태로 연장한다.
제2 도전층의 패턴부(5)는, 제1, 2 패턴부(3a),(3b)의 하부에 위치하도록 기판(1)의 하면 상에 하나의 사각형 패턴부로서 형성된다.
더욱이 제2 패턴부(3b)는 제2 패턴부(3b)의 일부분 아래의 기판(1)을 관통하는 관통공(점선 원으로 표시함) 내의 도전층(미도시)에 의해 제2 도전층의 패턴부(5)와 전기적으로 연결된다.
기판(1)의 유전율은 임의의 값이 가능하나, 본 발명에서 사용한 기판의 유전율은 2.2이다. 기판(1)의 두께는 임의의 값이 가능하나, 본 발명에서 사용한 두께는 5mil이다.
도 6은 도 5에 도시된 3차원 구조의 직렬 L-C 공진기와, 일반적인 직렬 L-C 공진기의 리액턴스 값을 각각 나타낸 그래프이다.
도 6을 참조하면, 도 5에 도시된 3차원 구조의 직렬 L-C 공진기(10)에 대해 EM 시뮬레이션에 의해 얻어진 리액턴스 값과, 직렬 L-C 공진기의 소자 값(인덕턴스(L)=2.839nH, 커패시턴스(C)=0.7435pF)에 대한 리액턴스 값을 비교하여 2~6㎓의 통과대역에서 리액턴스 값이 서로 일치하는지를 확인해본다. 도 6에 도시된 바와 같이, 리액턴스 값이 2~6GHz의 통과대역에서 거의 일치하는 특성을 알 수 있다.
도 7은 본 발명의 제2 실시예에 따른 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기의 등가회로도로서, 병렬 L-C 공진기와 직렬 L-C 공진기를 분포정수회로로 변환한 등가회로도이다.
도 7을 참조하면, 본 발명의 광대역 통과 여파기에서는, 도 5에 도시된 직렬 L-C 공진기(10)와 같은 3차원 구조로 구현된 직렬 L-C 공진기, 예를 들어 4개의 제 1, 2, 3, 4 직렬 L-C 공진기(11),(13),(15),(17)가 직렬 연결되고, 또한 도 3에 도시된 병렬 L-C 공진기, 예를 들어 5개의 제1, 2, 3, 4, 5 병렬 L-C 공진기가 병렬로 연결된다.
상기 제1 병렬 L-C 공진기가 병렬 연결된 단락 스터브(ZL1)와 개방 스터브(ZC1)로 구성되고, 상기 제2 병렬 L-C 공진기가 병렬 연결된 단락 스터브(ZL3)와 개방 스터브(ZC3)로 구성되고, 상기 제3 병렬 L-C 공진기가 병렬 연결된 단락 스터브(ZL5)와 개방 스터브(ZC5)로 구성되고, 상기 제4 병렬 L-C 공진기가 병렬 연결된 단락 스터브(ZL7)와 개방 스터브(ZC7)로 구성되고, 상기 제5 병렬 L-C 공진기가 병렬 연결된 단락 스터브(ZL9)와 개방 스터브(ZC9)로 구성된다.
상기 3차원 구조로 구현된 제1, 2, 3, 4 직렬 L-C 공진기(11),(13),(15),(17)는, EM 시뮬레이션 방법을 통하여 얻어진 에스(S)-파라미터 값을 추출하여 등가회로에 적용한다. 상기 S-파라미터 값에 의해 상기 수학식 1로부터 얻어지는 단락 스터브(L)와 개방 스터브(C)의 임피던스와 전기적 길이가 다소 변화하게 된다. 이러한 변화된 값을 고려하여 대역통과 여파기의 특성이 양호하게 나타나도록 하였다.
도 8은 도 7의 병렬 L-C 공진기에 있어서, 변환된 값의 단락 스터브(L)와 개방 스터브(C)의 임피던스(Z)와 전기적 길이(θ)를 나타낸 표이다.
도 8을 참조하면, 단락 스터브의 경우, ZL1와 ZL9의 임피던스(Z)가 모두 132.2Ω의 값을 나타내고, ZL3와 ZL7의 임피던스(Z)가 모두 46.81Ω의 값을 나타내고, ZL5의 임피던스(Z)가 51.02Ω의 값을 나타내고, ZL1와 ZL9의 전기적 길이(θ)가 모두 39.35ㅀ의 값을 나타내고, ZL3와 ZL7의 전기적 길이(θ)가 모두 58.2ㅀ의 값을 나타내고, ZL5의 전기적 길이(θ)가 55.5ㅀ의 값을 나타낸다.
개방 스터브의 경우, ZC1와 ZC9의 임피던스(Z)가 모두 132.6Ω의 값을 나타내고, ZC3와 ZC7의 임피던스(Z)가 모두 20.57Ω의 값을 나타내고, ZC5의 임피던스(Z)가 51.02Ω의 값을 나타내고, ZC1와 ZC9의 전기적 길이(θ)가 모두 58ㅀ의 값을 나타내고, ZC3와 ZC7의 전기적 길이(θ)가 모두 90ㅀ의 값을 나타내고, ZC5의 전기적 길이(θ)가 50ㅀ의 값을 나타낸다.
도 9는 본 발명의 제2 실시예에 따른 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기의 3차원 시뮬레이션을 위한 구조도로서, 도 7의 등가회로에 있어서, 각각의 공진기의 값을 구현하여 설계한 최적화된 광대역통과 여파기를 나타낸 3차원 시뮬레이션을 위한 구조도이다.
도 9를 참조하면, 본 발명의 광대역통과 여파기에서는, 유전성 기판(91)의 일면, 예를 들어 상면의 일부분 상에 전송선로를 위한 패턴부가 형성되고, 기판(91)의 타면, 예를 들어 하면의 일부분 상에 접지층을 위한 패턴부가 형성된다. 전송선로를 위한 패턴부의 직하에 해당 접지층의 패턴부가 형성된 구조가 마이크로 스트립(micro strip) 구조이고, 전송선로를 위한 패턴부의 직하에 해당 접지층의 패턴부가 형성되지 않은 구조가 서스펜디드 스트립(suspended strip) 구조이다.
직렬 L-C 공진기를 분포정수회로로 구현한 경우, 유전성 기판(91)의 일면, 예를 들어 상면의 일부분 상에, 복수개, 예를 들어 4개의 직렬 L-C 공진기를 위한 제1 도전층의 패턴부(93),(95),(97),(99)가 서스펜디드 스트립 라인 구조에서 인덕터를 나타내는 전기적 길이와 커패시터를 나타내는 패턴으로 형성된다. 상기 제1 도전층의 패턴부(93),(95),(97),(99)는 도 5에 도시된 바와 같은 패턴으로 형성되며, 서로 직렬로 연결되도록 예를 들어 일렬로 배열된다.
또한, 병렬 L-C 공진기의 경우, 기판(91)의 상면의 해당하는 부분 상에, 복수개, 예를 들어 5개의 병렬 L-C 공진기로 구현된 단락 스터브와 개방 스터브를 위한 제1 도전층의 패턴부(101),(103),(105),(107),(109)가 형성된다. 상기 제1 도전층의 패턴부(101),(103),(105),(107),(109)는 패턴부(93),(95),(97),(99)에 각각 대응하여 전기적으로 연결되며, 패턴부(93),(95),(97),(99)의 배열 방향을 기준으로 하여 직각을 이루는 양측 방향을 향하여 직선으로 연장한다. 한편, 임의의 패턴부, 예를 들어 패턴부(101),(109)가 기판(91)의 해당하는 변보다 더 길게 연장할 경우, 패턴부(101),(109)의 임의의 지점에서 직각으로 꺾인 방향을 향해 계속하여 직선 연장할 수 있다.
또한, 접지층을 위한 제2 도전층의 복수개 예를 들어 5개의 패턴부(111),(113),(115),(117),(119)가 기판(91)의 타면, 예를 들어 하면의 해당하는 부분 상에 형성된다.
상기 병렬 L-C 공진기로 구현된 단락 스터브와 개방 스터브의 경우, 임피던 스를 나타내는 단락 스터브(L)나 커패시터를 나타내는 개방 스터브(C)의 임피던스의 값에 따라서 마이크로 스트립 구조(미도시)와 서스펜디드 스트립 구조(미도시)가 결정될 수 있다. 임피던스가 큰 경우에는 단락 스터브(L)와 개방 스터브(C)를 마이크로 스트립 구조로 구현하기 어려우므로 서스펜디드 스트립 라인 구조로 구현한다.
따라서 접지용 패턴부(111),(113)가 각각의 패턴부(101),(109)의 직하에 배치되지 않은 반면에, 접지용 패턴부(113),(115),(117)가 각각의 패턴부(103),(105),(107),(109)의 직하에 배치된다.
더욱이 패턴부(111),(113),(115),(117),(119)는 도 5에 도시된 바와 달리, 패턴부(93),(95),(97),(99) 외측의 영역에 배치된다. 뿐만 아니라 접지용 패턴부(113),(115),(117)는 전송선로 사이에 발생되는 커플링(coupling) 값을 최소화하기 위하여, 인접 스터브들 사이에 배치되는 것이 바람직하다.
또한, 기판(91)의 상, 하면 상에 각각 공기층(113),(115)이 배치된다. 기판(91)의 유전율은 임의의 값이 가능하나, 본 발명에서 사용한 기판의 유전율은 2.2이다. 기판의 두께는 임의의 값이 가능하나, 본 발명에서 사용한 두께는 5mil이다. 기판(91)의 상, 하면과, 기판 수납용 하우징(미도시) 내부의 대응하는 상, 하 접지면 사이의 간격이 0.9~ 1.1mm이고, 바람직하게는 1㎜이다.
도 10은 도 9의 최적화된 광대역통과 여파기를 시뮬레이션한 S-파라미터를 나타낸 그래프이다.
도 10을 참조하면, 도 9의 구조를 가진 대역통과 여파기에 대하여 시뮬레이 션하여 보면, 반사손실과 삽입손실에 각각 해당하는 S-파라미터(S11),(S21) 특성으로부터 통과대역이 2~6GHz이고 반사손실이 20㏈ 이하인 것을 알 수 있다. 또한, 바람직하지 않게도, 원하지 않는 통과대역이 7.2~20GHz의 대역에 주기적으로 나타나는 것을 알 수 있다. 그러므로 도 9에 도시된 구조의 대역통과 여파기는, 60㏈ 이하로 7.2~20㎓까지 평탄한 대역저지특성을 갖도록 하기 위하여, 저역통과 여파기가 추가로 필요하다.
도 11은 본 발명의 제2 실시예에 따른 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기의 EM 시뮬레이션을 위한 3차원 구조도이다.
도 11을 참조하면, 본 발명의 저역통과 여파기를, 예를 들어 차단주파수가 7GHz이고, 통과대역 리플(ripple)이 0.01㏈이고, 차수가 9단이 되도록 LC회로로 설계한 후 이 LC회로를 분포정수회로, 즉 전송선로로 구현하기 위해, 공지된 수식에 의해 인덕터와 커패시터를 각각 구현하기 위한 전송선로의 임피던스 값을 구하고, 구해진 임피던스 값으로부터 회로설계 툴(tool)을 이용하여 물리적인 크기를 변환할 수 있다. 즉, 먼저, 사용하고자 하는 기판의 정보를 입력한다. 기판(121)의 유전율은 임의의 값이 가능하나, 본 발명에서 사용한 기판의 유전율은 2.2이다. 기판의 두께는 임의의 값이 가능하나, 본 발명에서 사용한 두께는 5mil이고, 기판(121)의 상, 하면과, 기판 수납용 하우징(미도시) 내부의 대응하는 상, 하 접지면 사이의 간격 즉 공기층의 높이가 0.9~ 1.1mm이고, 바람직하게는 1㎜이라고 입력한다. 커패시터의 경우 임피던스 30Ω에 전기적 길이 19.95ㅀ, 그리고 차단주파수 7㎓를 입력하면, 그에 해당하는 전송선로의 크기를 알 수 있다. 인덕터의 경우도 마찬가 지로, 임피던스 100Ω에 전기적 길이 45.51ㅀ를 입력하면, 그에 따른 전송선로의 크기를 알 수 있다. 전송선로의 크기가 결정되면, 최종적인 저역통과 여파기의 구조는 도 11에 도시된 바와 같다.
도 11에서, 저역통과 여파기는, 유전성 기판(121)의 일면, 예를 들어 상면의 일부분 상에, 전송선로로 구현된 인덕터 및 커패시터를 위한 제1 도전층의 제1 패턴부(123)가 형성되고, 기판(121) 타면, 예를 들어 하면의 일부분 상에 접지층을 위한 제2 패턴부(127)가 형성된다. 제1 패턴부(123)의 직하에 해당 제2 패턴부(127)가 형성되지 않은 구조가 서스펜디드 스트립 구조이고, 제1 패턴부(123)의 직하에 해당 제2 패턴부(127)가 형성된 구조가 마이크로 스트립 구조이다.
상기 저역통과 여파기는, 인덕터를 나타내는 전송선로의 임피던스가 크기 때문에 전송선로가 서스펜디드 스트립 구조로 구성되고, 커패시터를 나타내는 개방 스터브가 마이크로 스트립 구조로 구성된다.
또한, 도 9의 대역통과 여파기와 마찬가지로, 접지용 제3 패턴부(125)는 전송선로 사이에 발생되는 커플링 값을 최소화하기 위하여, 스터브들 사이에 배치되도록 유전성 기판(121)의 상면의 일부분 상에 추가로 형성되는 것이 바람직하다. 제3 패턴부(125)는 기판(121)을 관통하는 복수개의 관통공(점선 원으로 표시함) 내의 도전층에 의해 제2 패턴부(127)에 전기적으로 연결된다.
도 12는 도 11의 저역통과 여파기를 EM 시뮬레이션한 S-파라미터를 나타낸 그래프이다.
도 12를 참조하면, 본 발명의 저역통과 여파기에 대해 시뮬레이션하여 보면, 반사손실과 삽입손실에 각각 해당하는 S-파라미터(S11),(S21) 특성으로부터 차단주파수가 7㎓이고, 반사손실이 26㏈ 이하이고, 삽입손실이 60㏈ 이하의 대역에서 10~18㎓인 것을 알 수 있다.
도 13은 본 발명의 제2 실시예에 따른 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기의 구조도로서, 도 9에 도시된 대역통과 여파기와 도 11에 도시된 저역통과 여파기를 결합한 구조도이다.
도 13을 참조하면, 본 발명의 광대역통과 여파기(130)는, 하나의 유전성 기판에 도 9에 도시된 대역통과 여파기(131)와 도 11에 도시된 저역통과 여파기(133)가 형성되고, 대역통과 여파기(131)의 후단에 저역통과 여파기(133)가 전기적으로 결합된 구조를 가진다.
여기서, 대역통과 여파기(131)와 저역통과 여파기(133)에서는, 전송선로간에 발생되는 커플링의 영향을 최소화하기 위하여 인접 스터브 사이의 기판의 상면 상에 접지용 패턴부가 추가로 형성되는데, 이는 대역통과 여파기(130)의 특성을 향상시키기 위함이다.
또한, 기판의 상면 상에 형성된 접지용 패턴부는 기판(미도시)을 관통하는 관통공(점선 원으로 표시함) 내의 도전층에 의해 기판의 하면 상에 형성된 접지용 패턴에 전기적으로 연결된다.
한편, 설명의 편의상 설명의 중복을 피하기 위하여, 대역통과 여파기와 저역통과 여파기의 구조에 대해 설명을 생략하기로 한다.
도 14는 도 13에 도시된 3차원 구조로 실제 제작한 광대역통과 여파기를 하 우징 내에 장착한 상태를 나타내는 사진이다.
도 15는 도 14의 광대역통과 여파기에 대하여 EM 시뮬레이션한 S-파라미터와 실제 측정한 S-파라미터를 각각 나타낸 그래프이다.
도 15를 참조하면, 본 발명의 광대역통과 여파기는, 반사손실과 삽입손실에 각각 해당하는 S-파라미터(S11),(S21) 특성으로부터 시뮬레이션 결과와 실제 측정 결과가 상당히 일치함을 알 수 있다. 즉, 통과대역이 2~6㎓이고, 삽입손실이 1.5㏈이고, 감쇄특성이 DC~1.4㎓와 6.6~20㎓에서 30㏈ 이하로 향상된 것을 알 수 있다. 또한, 7.2~20㎓의 주파수 대역에서 대역저지특성이 60㏈ 이하로 향상된 것을 알 수 있다.
한편, 본 발명은 상기 언급된 바람직한 실시예들과 관련하여 설명하였지만, 본 발명의 요지와 범위로부터 벗어남 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위는 본 발명의 요지에서 속하는 이러한 수정이나 변형을 포함할 것이다.
도 1은 직접(direct) 주파수 변환에 의한 대역통과 여파기의 등가회로도이다.
도 2는 도 1에 도시된 대역통과 여파기의 등가회로로부터 설계한 대역통과 여파기의 소자 값을 나타낸 표이다.
도 3은 병렬 L-C 공진기를 전기적 길이를 갖는 전송선로로 변환시킨 3차원 구조도이다.
도 4는 직렬 L-C 공진기의 리액턴스 값을 나타낸 그래프이다.
도 5는 본 발명의 제1 실시예에 따른 3차원 구조의 직렬 L-C 공진기를 분포정수회로로 구현한 3차원 구조도이다.
도 6은 도 5에 도시된 3차원 구조의 직렬 L-C 공진기와, 일반적인 직렬 L-C 공진기의 리액턴스 값을 각각 나타낸 그래프이다.
도 7은 본 발명의 제2 실시예에 따른 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기의 등가회로도로서, 병렬 L-C 공진기와 직렬 L-C 공진기를 분포정수회로로 변환한 등가회로도이다.
도 8은 도 7의 병렬 L-C 공진기에 있어서, 변환된 값의 단락 스터브(L)와 개방 스터브(C)의 임피던스(Z)와 전기적 길이(θ)를 나타낸 표이다.
도 9는 본 발명의 제2 실시예에 따른 광대역통과 여파기의 3차원 시뮬레이션을 위한 구조도로서, 도 7의 등가회로에 있어서, 각각의 공진기의 값을 구현하여 설계한 최적화된 광대역통과 여파기를 나타낸 3차원 시뮬레이션을 위한 구조도이 다.
도 10은 도 9의 최적화된 광대역통과 여파기를 시뮬레이션한 S-파라미터를 나타낸 그래프이다.
도 11은 본 발명의 제2 실시예에 따른 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기에 적용되는 저역통과 여파기의 EM 시뮬레이션을 위한 3차원 구조도이다.
도 12는 도 11의 저역통과 여파기를 EM 시뮬레이션한 S-파라미터를 나타낸 그래프이다.
도 13은 본 발명의 제2 실시예에 따른 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기의 구조도로서, 도 9에 도시된 대역통과 여파기와 도 11에 도시된 저역통과 여파기를 결합한 구조도이다.
도 14는 도 13에 도시된 3차원 구조로 실제 제작한 광대역통과 여파기를 하우징 내에 장착한 상태를 나타내는 사진이다.
도 15는 도 14의 광대역통과 여파기에 대하여 EM 시뮬레이션한 S-파라미터와 실제 측정한 S-파라미터를 각각 나타낸 그래프이다.

Claims (7)

  1. 소정의 유전율을 가진 유전성 기판;
    상기 기판의 일면의 일부분 상에 소정의 패턴으로 형성된 직렬 L-C 공진기용 제1 도전층의 패턴부;
    상기 기판의 타면의 일부분 상에 형성된 접지용 제2 도전층의 패턴부를 포함하며,
    상기 제1 도전층의 패턴부는, 인덕터를 나타내는 전기적 길이와, 커패시터를 나타내는 패턴으로 구성된 3차원 구조를 갖고,
    상기 제1 도전층의 패턴부는, 대향하는 제1변 중 일측 제1변의 일부분이 사각형상으로 제거된 사각형 홈부를 가지는 사각형 제1 패턴부; 상기 홈부 내에 배치되며, 상기 홈부의 대응하는 3변으로부터 동일한 간격을 두고 각각 이격하는 3변을 가지는 사각형 제2 패턴부; 상기 제1 패턴부와 일체로 연결되며, 상기 제1 패턴부의 타측 제1변의 일부분으로부터 상기 기판의 인접 변을 향하여 소정의 폭과 길이를 가진 직선의 형태로 연장하는 제3 패턴부; 및 상기 제2 패턴부와 일체로 연결되며, 상기 제2 패턴부의 나머지 1변의 일부분으로부터 상기 기판의 인접 변을 향하여 소정의 폭과 길이를 가진 직선의 형태로 연장하는 제4 패턴부를 포함하고,
    상기 제2 패턴부는 상기 기판의 관통공 내의 도전층에 의해 상기 제2 도전층의 패턴부와 전기적으로 연결된 것을 특징으로 하는 3차원 구조의 직렬 L-C 공진기.
  2. 소정의 유전율을 가진 유전성 기판;
    상기 기판의 상면의 일부분 상에 형성된, 복수개 직렬 연결된 제1항의 직렬 L-C 공진기용 제1 도전층의 패턴부;
    상기 기판의 상면의 일부분 상에 형성되어 상기 복수개의 직렬 L-C 공진기의 각각에 전기적으로 연결되며, 인덕터를 나타내는 단락 스터브와 커패시터를 나타내는 개방 스터브를 가진 복수개의 병렬 L-C 공진기용 제1 도전층의 패턴부; 및
    상기 기판의 타면의 일부분 상에 형성된 접지용 제2 도전층의 패턴부를 포함하는 것을 특징으로 하는 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기.
  3. 소정의 유전율을 가진 유전성 기판;
    상기 기판의 상면의 일부분 상에 형성된, 복수개 직렬 연결된 제1항의 직렬 L-C 공진기용 제1 도전층의 패턴부와, 상기 기판의 상면의 일부분 상에 형성되어 상기 복수개의 직렬 L-C 공진기의 각각에 전기적으로 연결되며, 인덕터를 나타내는 단락 스터브와 커패시터를 나타내는 개방 스터브를 가진 복수개의 병렬 L-C 공진기용 제1 도전층의 패턴부를 포함하는 대역통과 여파기용 제1 도전층의 패턴부;
    상기 대역통과 여파기의 대역저지특성을 향상시키기 위해, 상기 대역통과 여 파기용 제1 도전층의 패턴부의 후단에 전기적으로 연결되도록 상기 기판의 상면의 일부분 상에 형성되며, 인덕터를 나타내는 전송선로와 커패시터를 나타내는 개방 스터브를 가진 저역통과 여파기용 제1 도전층의 패턴부; 및
    상기 기판의 타면의 일부분 상에 형성된 접지용 제2 도전층의 패턴부를 포함하는 것을 특징으로 하는 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기.
  4. 제2항 또는 제3항에 있어서, 상기 병렬 L-C 공진기의 일부분의 단락 스터브와 개방 스터브는, 해당하는 접지용 제2 도전층의 패턴부와 동일 수직선 상에 위치하는 마이크로 스트립 구조를 가지고, 상기 병렬 L-C 공진기의 다른 일부분의 단락 스터브와 개방 스터브는, 해당하는 접지용 제2 도전층의 패턴부와 동일 수직선 상에 위치하지 않는 서스펜디드 스트립 구조를 갖는 것을 특징으로 하는 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기.
  5. 제3항에 있어서, 상기 저역통과 여파기용 제1 도전층의 패턴부의 전송선로는, 해당하는 접지용 제2 도전층의 패턴와 동일 수직선 상에 위치하지 않는 서스펜디드 스트립 구조를 가지고, 상기 저역통과 여파기용 제1 도전층의 패턴부의 개방 스터브는, 해당하는 접지용 제2 도전층의 패턴부와 동일 수직선 상에 위치하는 마 이크로 스트립 구조를 가지는 것을 특징으로 하는 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기.
  6. 제2항 또는 제3항에 있어서, 상기 대역통과 여파기의 접지용 제1 도전층의 패턴부는, 전송선로 사이에 발생되는 커플링 값을 최소화하기 위하여, 상기 대역통과 여파기의 해당 스터브 사이의 기판의 상면 상에 배치된 것을 특징으로 하는 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기.
  7. 제3항에 있어서, 상기 저역통과 여파기의 접지용 제1 도전층의 패턴부는, 전송선로 사이의 발생되는 커플링 값을 최소화하기 위하여, 상기 저역통과 여파기의 해당 스터브 사이의 기판의 상면 상에 배치된 것을 특징으로 하는 3차원 구조의 직렬 L-C 공진기를 이용한 광대역통과 여파기.
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