KR20090066841A - Method for manufacturing pillar pattern - Google Patents
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Abstract
Description
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 감광막에 콘택 홀을 형성한 다음 이미지 반전(image reversal) 공정을 적용하여 필라 패턴을 형성하기 때문에 DOF 마진을 충분히 확보하여 디포커스(defocus)에 의한 패턴 쓰러짐(pattern collapse)을 방지할 수 있는 필라 패턴 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and more particularly, to form a pillar pattern by forming a contact hole in a photoresist film and then applying an image reversal process to sufficiently secure a DOF margin to defocus. The present invention relates to a pillar pattern forming method capable of preventing a pattern collapse due to the pattern collapse.
반도체 소자의 집적도가 증가하여 반도체 소자를 구성하는 전자 소자들이 점유하는 평면적 넓이가 축소(shrink)하고 있다. As the degree of integration of semiconductor devices increases, the planar area occupied by electronic devices constituting the semiconductor devices shrinks.
특히, 평판형 트랜지스터(planar transistor)의 경우 반도체 소자의 집적도를 증가시키기 위해 트랜지스터의 채널 폭을 줄이는 방법을 사용하는데, 채널 폭은 드레인 전류에 비례하기 때문에 채널 폭을 축소하면 트랜지스터의 전류 전송 능력이 감소한다.In particular, in the case of a planar transistor, a method of reducing the channel width of the transistor is used to increase the degree of integration of the semiconductor device. Since the channel width is proportional to the drain current, reducing the channel width may reduce the current transfer capability of the transistor. Decreases.
따라서, 평판형 트랜지스터는 트랜지스터의 특성 개선 및 집적도의 증가를 모두 만족시킬 수 없는 구조이다.Therefore, the planar transistor has a structure that cannot satisfy both the improvement of the characteristics of the transistor and the increase in the degree of integration.
이를 해결하기 위해 수직형 트랜지스터(vertical transistor)가 제안되었다. 이러한 수직형 트랜지스터는 폴리 실리콘 원기둥(poly silicon pillar)의 측면에 수직형 게이트(vertical gate)를 형성하고, 원기둥 하부에 소스를 형성하고, 원기둥의 상부에 드레인을 형성하여 구성된다.In order to solve this problem, a vertical transistor has been proposed. The vertical transistor is configured by forming a vertical gate on a side of a poly silicon pillar, forming a source under the cylinder, and forming a drain on the top of the cylinder.
수직형 트랜지스터의 채널 길이는 현재의 노광 장비(lithographic equipment) 및 노광 방법으로 형성할 수 있는 한계에 제한을 받지 않고, 원기둥의 높이를 조절하여 채널 길이를 조절할 수 있기 때문에, 수직형 트랜지스터는 평판형 트랜지스터보다 더 짧은 채널 길이를 구현할 수 있다. Since the channel length of the vertical transistor is not limited by the limitations that can be formed by current lithographic equipment and exposure methods, and the channel length can be adjusted by adjusting the height of the cylinder, the vertical transistor is a flat panel type. Shorter channel lengths than transistors can be achieved.
또한, 원기둥의 측면에 수직형 게이트를 형성하여 평판형 트랜지스터보다 더 큰 채널 폭을 가지기 때문에, 더 빠른 스위칭 능력뿐만 아니라 더 큰 전력 구동 능력을 구비한다. In addition, since the vertical gate is formed on the side of the cylinder to have a larger channel width than the planar transistor, it has not only faster switching capability but also greater power driving capability.
도 1은 일반적인 필라 패턴(pillar pattern)을 형성하는 방법을 나타낸 단면도로써, 반도체 기판(10)상에 BARC(Bottom Anti-Reflective Coating)(12) 및 포지티브 감광막(positive photoresist)(14)를 순차적으로 도포하고, 노광 마스크(16)를 이용하여 노광 공정을 수행한다.1 is a cross-sectional view illustrating a method of forming a general pillar pattern, in which a bottom anti-reflective coating (BARC) 12 and a
노광 공정 후에 감광막(14)에 대해 현상(development) 공정을 수행하여 필라 패턴이 정의된 감광막 패턴을 형성한다.After the exposure process, a development process is performed on the
도 2a는 필라 패턴이 정의된 감광막 패턴(14a)이 쓰러진 경우(collapse)를 나타낸 단면도이고, 도 2b는 SEM(Scanning Electron Microscope) 사진으로써, 필라 패턴은 초점 여유도(Depth of Focus; 이하 DOF라 함)가 작기 때문에 디포커 스(defocus)에 의해 쉽게 쓰러지는 현상(collapse)이 발생한다.FIG. 2A is a cross-sectional view illustrating a collapse of the
필라 패턴이 정의된 감광막 패턴(14a)이 쓰러지면 후속 식각 공정 후 하부 층 패턴들이 서로 합선(short)되어 반도체 소자가 동작하지 않는 치명적인 결함이 발생한다. When the
이러한 필라 패턴이 정의된 감광막 패턴(14a)은 현상 공정에서 쓰러지는데, 감광막 패턴(14a)이 쓰러지는 근본 이유는 감광막 패턴(14a)이 쓰러지려는 힘이 감광막 패턴(14a)과 웨이퍼 사이의 접착력 또는 감광막 패턴(14a)의 기계 강도보다 크기 때문이다. The
감광막 현상 공정은 현상액(developer)을 웨이퍼 상에 분사하여 현상 동작을 진행하고, 증류수(de ionized water)를 분사하여 현상 동작을 정지시키면서 감광막 잔류물(residue)을 세척하는 린스(rinse) 동작을 수행한 후, 웨이퍼를 회전시켜 증류수를 증발시키는 건조 동작으로 진행한다. 여기서, 감광막 패턴(14a)이 쓰러지는 단계는 린스 동작 후 웨이퍼를 회전시키는 건조 단계에서 증류수가 거의 증발되어 웨이퍼 상에 남아 있지 않게 되는 순간적인 시점에서이다.In the photoresist film developing process, a developer is sprayed onto a wafer to perform a developing operation, and deionized water is sprayed to stop a developing operation and a rinse operation is performed to wash the photoresist residue. Thereafter, the wafer is rotated to proceed to a drying operation in which distilled water is evaporated. Here, the
또한, 도 3은 감광막 패턴(14a)이 광 근접 효과(Optical Proximity Effect; 이하 OPE라 함)에 의해 해상도(resolution)가 저하되어 현상(development) 공정 후에 필라 패턴의 감광막 패턴(14a)(photoresist) 두께(b)가 감광막(14)의 두께(a)보다 낮아지는 경우를 나타낸 단면도로써, 노광 공정에서 사용하는 광원이 사방으로 침투하는 회절(diffraction)에 의한 OPE가 크기 때문에 해상도가 저하되는 문제점이 있다. Also, FIG. 3 shows that the
본 발명은 감광막에 콘택 홀을 형성한 다음 이미지 반전(image reversal) 공정을 적용하여 필라 패턴을 형성하기 때문에 DOF 마진을 충분히 확보하여 디포커스(defocus)에 의한 패턴 쓰러짐(pattern collapse)을 방지할 수 있는 필라 패턴 형성 방법을 제공하는 것을 목적으로 한다.Since the present invention forms a pillar pattern by forming a contact hole in the photoresist film and then applying an image reversal process, sufficient DOF margin can be secured to prevent pattern collapse due to defocus. An object of the present invention is to provide a pillar pattern forming method.
본 발명에 따른 필라 패턴 형성 방법은 The pillar pattern forming method according to the present invention
반도체 기판 상부에 제 1 광원에 반응하는 제 1 감광막을 도포하는 단계;Applying a first photoresist film on the semiconductor substrate, the first photosensitive film reacting with the first light source;
상기 제 1 감광막에 대해 제 1 노광 공정 및 제 1 현상 공정을 통해 콘택 홀이 정의된 제 1 감광막 패턴을 형성하는 단계;Forming a first photoresist pattern on which the contact hole is defined through a first exposure process and a first development process with respect to the first photoresist;
상기 제 1 광원과 다른 파장을 갖는 제 2 광원에 반응하는 제 2 감광막으로 상기 콘택 홀을 매립하는 단계; 및Filling the contact hole with a second photoresist film responsive to a second light source having a wavelength different from that of the first light source; And
상기 제 1 감광막 패턴을 제거하여 필라 형태의 제 2 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.And removing the first photoresist pattern to form a second photoresist pattern having a pillar shape.
또한, 상기 반도체 기판 상부에 BARC를 도포하는 단계를 더 포함하고,The method may further include applying BARC on the semiconductor substrate.
상기 콘택 홀을 매립하는 단계는Filling the contact hole
상기 콘택 홀을 포함하는 상기 제 1 감광막 패턴 상부에 상기 제 2 감광막을 도포하는 단계; 및Applying the second photoresist layer on the first photoresist pattern pattern including the contact hole; And
상기 제 2 감광막에 대해 에치백 공정을 수행하는 단계를 포함하고,Performing an etch back process on the second photoresist layer;
상기 에치백 공정은 상기 콘택 홀에 매립된 상기 제 2 감광막이 수직인 필라 패턴을 형성할 때까지 수행하고,The etch back process is performed until the second photoresist film buried in the contact hole forms a vertical pillar pattern,
상기 에치백 공정은 TMAH(Tetra-Methyl Ammonium Hydroxide) 수용액(2.38%)으로 수행하고,The etch back process is performed with an aqueous solution of Tetra-Methyl Ammonium Hydroxide (TMAH) (2.38%),
상기 제 2 감광막에 대해 상기 제 2 광원을 이용하여 제 2 노광 공정을 수행하는 단계를 더 포함하고,Performing a second exposure process on the second photosensitive film by using the second light source;
상기 제 2 노광 공정은 전면(blank) 노광 공정으로 수행하고,The second exposure process is performed by a blank exposure process,
상기 제 2 감광막 패턴을 형성하는 단계에서 상기 제 1 감광막 패턴에 대해 상기 제 1 광원을 사용하는 제 3 노광 공정 및 제 2 현상 공정을 수행하여 상기 제 1 감광막 패턴을 제거하고,Removing the first photoresist pattern by performing a third exposure process and a second development process using the first light source with respect to the first photoresist pattern in the step of forming the second photoresist pattern,
상기 제 3 노광 공정은 전면(blank) 노광 공정으로 수행하고,The third exposure process is performed by a blank exposure process,
상기 제 3 현상 공정은 TMAH(Tetra-Methyl Ammonium Hydroxide) 수용액(2.38%)으로 수행하고,The third development process is carried out with an aqueous solution of Tetra-Methyl Ammonium Hydroxide (TMAH) (2.38%),
상기 제 1 감광막 패턴에 대해 리플로우(reflow) 공정을 수행하여 상기 콘택 홀의 크기를 줄이는 단계를 더 포함하고,And reducing the size of the contact hole by performing a reflow process on the first photoresist pattern.
상기 리플로우 공정은 핫 플레이트(hot plate)를 이용하여 상기 제 1 감광막 패턴을 가열(bake)하여 수행하고,The reflow process is performed by baking the first photoresist pattern using a hot plate,
상기 제 1 현상 공정은 TMAH(Tetra-Methyl Ammonium Hydroxide) 수용액(2.38%)으로 수행하는 것을 특징으로 한다.The first development process is characterized in that it is carried out with an aqueous solution of Tetra-Methyl Ammonium Hydroxide (TMAH) (2.38%).
본 발명은 감광막에 콘택 홀을 형성한 다음 이미지 반전(image reversal) 공정을 적용하여 필라 패턴을 형성하기 때문에 DOF 마진을 충분히 확보하여 디포커스(defocus)에 의한 패턴 쓰러짐(pattern collapse)을 방지할 수 있는 효과가 있다.Since the present invention forms a pillar pattern by forming a contact hole in the photoresist film and then applying an image reversal process, sufficient DOF margin can be secured to prevent pattern collapse due to defocus. It has an effect.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the spirit of the present invention is thoroughly and completely disclosed, and the spirit of the present invention to those skilled in the art will be fully delivered. Also, like reference numerals denote like elements throughout the specification.
도 4a 내지 도 4f는 본 발명에 따른 필라 패턴 형성 방법을 나타낸 단면도들이다.4A to 4F are cross-sectional views illustrating a method of forming a pillar pattern according to the present invention.
도 4a를 참조하면, 반도체 기판(110) 상부에 BARC(Bottom Anti-Reflective Coating)(112)을 280Å 두께로 도포한 후 240℃에서 90초간 가열(bake)한다.Referring to FIG. 4A, a BARC (Bottom Anti-Reflective Coating) 112 is coated on the
이어서, 포지티브(positive) ArF 감광막을 1200Å 두께로 도포한 후 115℃에서 90초간 가열(bake)한다. Subsequently, a positive ArF photoresist film was applied to a thickness of 1200 Å and then baked at 115 ° C. for 90 seconds.
노광 장비(scanner)를 이용하여 노광 마스크를 통해 ArF 감광막에 대해 노광 공정을 수행한 후 TMAH(Tetra-Methyl Ammonium Hydroxide) 수용액(2.38%)으로 20초 동안 현상 공정을 통해 70nm 크기의 콘택 홀(contact hole)(115)이 정의된 ArF 감광막 패턴(114)을 형성한다. After the exposure process was performed on the ArF photoresist with an exposure mask using an exposure apparatus, a contact hole having a size of 70 nm was contacted with a solution of Tetra-Methyl Ammonium Hydroxide (TMAH) (2.38%) for 20 seconds. hole) 115 defines a defined
도 4b를 참조하면, 핫 플레이트(hot plate)를 이용하여 150℃에서 90초간 가열(bake)하여 ArF 감광막 패턴(114)에 대해 리플로우(reflow) 공정을 수행한다. 이때, 리플로우를 수행한 ArF 감광막 패턴(114a)에 정의된 콘택 홀(115a)의 크기가 70nm에서 40nm로 작아진다(shrink).Referring to FIG. 4B, a reflow process is performed on the
도 4c를 참조하면, ArF 감광막 패턴(114a)에 정의된 콘택 홀(115a)을 포함하는 ArF 감광막 패턴(114a) 상부에 포지티브 아이 라인 감광막(positive i-line photoresist)(116)을 2000Å 두께로 도포하고, 90℃에서 90초간 가열(bake)한다.Referring to FIG. 4C, a positive i-
도 2d를 참조하면, 아이 라인 감광막(116)을 TMAH 수용액(2.38%)으로 에치백(etch back) 한다. 이때, ArF 감광막 패턴(114a)에 정의된 콘택 홀(115a)을 매립한 아이 라인 감광막(116)이 수직인 필라 패턴이 될 때까지 에치백 공정을 수행한다. 또한, 아이 라인 감광막(116)에 대해 아이 라인(i-line)으로 전면(blank) 노광한 후 에치백을 수행하는 경우 에치백 속도를 향상시킬 수 있다.Referring to FIG. 2D, the
도 4e를 참조하면, ArF 감광막 패턴(114a)에 대해 ArF로 전면(blank) 노광을 수행한다. 이때, 노광 에너지는 ArF 감광막(114a)이 현상 시 완전히 제거될 수 있을 정도로 충분히 조사한다.Referring to FIG. 4E, a blank exposure is performed on
도 4f를 참조하면, ArF 감광막 패턴(114a)을 TMAH 수용액(2.38%)으로 현상하 여 완전히 제거한다. 이때, ArF 감광막 패턴(114a)은 충분한 노광 에너지로 전면(blank) 노광을 수행하였기 때문에 완전히 제거될 수 있다. 따라서, 콘택 홀(115a)에 매립되어 필라 패턴을 형성하는 아이 라인 감광막 패턴(116a)만 남게 된다.Referring to FIG. 4F, the
여기서, 아이 라인 감광막(116)을 이용하여 필라 패턴(116a)을 형성하기 때문에 ArF 감광막 패턴(114a)보다 식각 내성이 우수하고 하부 층을 식각할 때 CD(Critical Dimension) 제어가 용이하여 CD 균일성(uniformity)을 향상시킬 수 있다.Here, since the
또한, POE가 작은 ArF 감광막 패턴(114a)으로 콘택 홀(115)을 형성한 다음 아이 라인 감광막(116)을 이용하여 이미지 반전(image reversal) 공정을 이용하여 최종적으로 필라 패턴(116a)을 형성하기 때문에 필라 패턴(116a)의 감광막 두께 손실이 상대적으로 적다. 따라서, 하부 층(예를 들어 Oxide, Nitride, Aluminum 등)을 식각할 때 하부 층의 CD 제어가 용이하여 CD 균일성을 향상시킬 수 있다.In addition, the contact hole 115 is formed using the ArF
상기한 본 발명의 실시예에서는 콘택 홀(115)을 형성하기 위해 포지티브 ArF 감광막(114)을 사용하는 경우를 예를 들어 설명하였지만 이에 한정되지 않는다. 즉, 네거티브(negative) ArF 감광막을 사용할 수 있다.In the above-described embodiment of the present invention, the case where the positive ArF
또한, 본 발명의 실시예에서는 ArF 감광막(114) 및 i-line 감광막(116)을 사용하는 경우를 예를 들어 설명하였지만 이에 한정되지 않는다. 즉, 본 발명의 필라 패턴 형성 방법은 서로 다른 광원에 반응하는 두 개의 감광막을 사용하는 경우에 모두 적용될 수 있다. 즉, KrF, EUV 등의 감광막을 사용하는 경우에도 적용 가능하 다.In addition, the embodiment of the present invention has been described using the ArF
본 발명의 필라 패턴 형성 방법은 동일한 크기의 필라 패턴을 형성할 때 필라 패턴을 직접 형성하는 것보다 콘택 홀을 형성한 다음 이미지 반전 공정을 적용하여 필라 패턴을 형성하는 경우 DOF 마진이 크기 때문에 디포커스(defocus)에 의한 패턴 쓰러짐(pattern collapse)을 방지할 수 있다.In the pillar pattern forming method of the present invention, when forming the pillar pattern having the same size, when the pillar hole is formed by forming the contact hole and then applying the image reversal process to form the pillar pattern rather than directly forming the pillar pattern, the defocus is large. Pattern collapse due to (defocus) can be prevented.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
도 1은 일반적인 필라 패턴(pillar pattern)을 형성하는 방법을 나타낸 단면도이다.1 is a cross-sectional view illustrating a method of forming a general pillar pattern.
도 2a는 필라 패턴이 정의된 감광막 패턴(14a)이 쓰러진 경우(collapse)를 나타낸 단면도이고, 도 2b는 SEM(Scanning Electron Microscope) 사진이다.FIG. 2A is a cross-sectional view illustrating a collapse of the
도 3은 감광막 패턴(14a)이 OPE에 의해 해상도(resolution)가 저하되어 현상(development) 공정 후에 필라 패턴의 감광막 패턴(14a) 두께(b)가 감광막(14)의 두께(a)보다 낮아지는 경우를 나타낸 단면도이다.3 shows that the
도 4a 내지 도 4f는 본 발명에 따른 필라 패턴 형성 방법을 나타낸 단면도들이다.4A to 4F are cross-sectional views illustrating a method of forming a pillar pattern according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
110: 반도체 기판 112: BARC110: semiconductor substrate 112: BARC
114, 114a: ArF 감광막 패턴 115, 115a: 콘택 홀114, 114a: ArF photosensitive film pattern 115, 115a: contact hole
116: 아이 라인 감광막 116a: 아이 라인 감광막 패턴 116: eye line
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CN103137441A (en) * | 2011-11-22 | 2013-06-05 | 上海华虹Nec电子有限公司 | Method for manufacturing elongated isolated line pattern in semiconductor process |
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2007
- 2007-12-20 KR KR1020070134551A patent/KR101004490B1/en not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
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