KR20090066408A - 하드 마스크 제거 방법 - Google Patents
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Abstract
본 발명은, 하드 마스크 제거 방법에 관한 것으로, 이를 위하여, 본 발명은, 반도체 기판의 상부면에 도전막, 포토레지스트막 및 하드 마스크막을 순차적으로 적층하고, 하드 마스크막, 포토레지스트막 및 도전막을 패터닝한 후에, 포토레지스트 버닝 공정으로 포토레지스트막 및 하드 마스크막을 제거하여 배선과 같은 패턴 제조 공정 이후 버닝 공정을 통해 하드 마스크를 쉽게 제거할 수 있어 후속 층간 절연막의 갭필 공정시 없어진 하드 마스크 높이만큼 배선 사이 공간의 어스팩트 비율을 낮출 수 있으며, 이를 통해 층간 절연막의 갭필 공정시 배선 사이의 공간을 보이드 없이 완전히 갭필할 수 있어 소자의 수율을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 씨모스(CMOS : Complementary Metal Oxide Semiconductor) 이미지 센서 등과 같은 반도체 소자의 패턴 제조 공정시 사용되는 하드 마스크를 제거하여 층간 절연막의 갭필 특성을 향상시키는데 적합한 하드 마스크 제거 방법에 관한 것이다.
잘 알려진 바와 같이, 이미지 센서는 광학 이미지(optical image)를 촬영하여 이를 전기적인 신호로 변환시키는 반도체 소자로서, 빛을 감지하는 수광 부분과 감지된 빛을 전기적 신호로 처리하여 데이터화하는 로직 회로 부분으로 구성된다. 이러한 이미지 센서 중에서도 씨모스(CMOS) 이미지 센서는 저소비 전력형의 CCD(Charge Coupled Device) 소자에 비해 낮은 전력의 주변 회로와 일체화할 수 있는 특징을 갖고 있어 웹 카메라, 디지털 카메라, 카메라 폰 등에 널리 사용되고 있다.
종래 대한민국 공개특허공보 제 2006-114250호에서는 씨모스 이미지 센서의 수광 부분과 로직 회로 부분을 함께 도시하고 있다.(도 1 참조)
수광 부분에는 반도체 기판(10)에 적어도 하나 이상 형성되며 입사되는 광량에 따른 전하를 생성하는 광감지 소자(단위 소자)로서 포토다이오드(14)들이 형성되어 있다. 포토다이오드(14)가 형성된 기판 전면에는 다층 구조의 층간 절연막(17, 19, 21, 23)이 형성되어 있으며, 각 층간 절연막(17, 19, 21, 23) 상부면에는 다층 배선(M1, M2, M3)(18, 20, 22)이 형성되어 있다.
그리고, 최상의 층간 절연막(23) 상부면에는 적색(R), 녹색(G), 청색(B) 각각의 파장 대역별로 빛을 필터링하는 칼라 필터층(24)들이 형성되어 있으며, 칼라 필터층(24) 전면에 초점 거리 조절 및 렌즈층을 형성하기 위해 평탄화된 평탄화막(25)이 형성되어 있다. 평탄화막(25)의 상부면에는 빛을 수광하기 위한 반구형 마이크로렌즈(26)가 형성되어 있고, 그 위에는 캡핑막(27)이 형성되어 있다.
로직 회로 부분에는 반도체 기판(10)에 적어도 하나 이상의 모스 트랜지스터들이 형성되어 있는데, 이러한 모스 트랜지스터는 기판 상부면에 게이트 절연막을 개재하여 그 위에 형성된 게이트 전극(12)과 게이트 전극(12) 에지 근방의 기판 내에 형성된 소오스/드레인 영역(15)을 포함한다. 모스 트랜지스터가 있는 반도체 기판(10)의 전면에는 다층 구조의 층간 절연막(17, 19, 21, 23)이 형성되어 있고, 각 층간 절연막(17, 19, 21, 23)의 상부면에는 배선(M1, M2, M3)(18, 20, 22)이 각각 형성되어 있다.
한편, 반도체 소자의 크기가 110㎚ 이하로 축소되면서 씨모스 이미지 센서 내 금속 배선 패턴의 디자인 룰이 배선의 경우 0.145㎛이며 배선 사이의 공간의 경 우 0.160㎛이다. 이러한 축소된 배선의 디자인 룰 때문에 패터닝 공정에 어려움이 있다.
더욱이, 반응성 이온 식각(RIE : Reactive Ion Etching) 공정에서 패터닝을 위해서 필요한 포토레지스트의 두께가 높을수록 패터닝의 해상도를 향상시킬 수 있지만, 반면에 사진 공정에서 포토레지스트의 두께가 증가하면 할수록 포토레지스트의 패터닝이 어렵게 되는 문제가 있다.
이를 위하여 사진 공정이 적용되는 배선 상부면에 하드 마스크(hard mask)를 추가하여 식각 공정에서 소모되는 포토레지스트를 DLC(Diamond-like Carbon), 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 등의 물질로 대체하여 포토레지스트 높이를 최소화함으로써 사진 공정의 해상도를 높이고 식각 공정에서 하드 마스크를 희생함으로써 배선의 손상을 방지할 수 있다.
예를 들어, 110㎚ 씨모스 이미지 센서의 배선 패턴 공정에 사용되는 하드 마스크 물질은 주로 PECVD(Plasma Enhanced Chemical Vapor Deposition) 산화막을 사용한다.
전술한 종래 기술에 의한 산화막 하드 마스크를 이용한 배선 패터닝 방법은, 포토레지스트 높이를 최소화하여 사진 공정의 해상도를 높이면서 식각 공정에서 배선의 손상도를 줄일 수 있다.
도 2는 종래 기술에 의한 산화막 하드 마스크를 이용한 배선 패터닝 공정에서 발생된 하드 마스크 및 배선 단면을 나타낸 도면이다.
도 2에 도시된 바와 같이, 산화막 하드 마스크(110)를 이용한 반응성 이온 식각(RIE) 등의 배선(100) 식각 공정시 배선(100) 위에 약 400Å∼500Å 정도의 하드 마스크(110)가 그대로 남아 있고 둥근 아치(arch) 형상을 갖는다.
이것은 배선(100)이 식각되면서 플라즈마 이온에 하드 마스크(110)가 더 많이 노출되기 때문에 식각률이 달라져 하드 마스크 형태가 아치 형상을 갖게 되는 것이다. 따라서, 식각 공정시 배선 에지 부분의 손실이 평평한 배선 부분보다 많기 때문에 배선 위에 증착되는 하드 마스크를 약 700Å∼800Å 두께로 하고 있다.
잘 알려진 바와 같이, 반도체 소자의 고집적화에 따라 배선을 덮는 층간 절연막의 어스팩트(aspect) 비율도 점차 높아지고 있다.
이 때문에 산화막 하드 마스크가 배선의 식각 공정 이후에 배선 상부면에 그대로 남아 있게 될 경우 층간 절연막의 갭필 공정시 그 어스팩트 비율이 하드 마스크를 사용하지 않은 층간 절연막의 갭필보다 높아지게 된다.
따라서, 종래 산화막 하드 마스크를 이용한 배선 제조 방법은, 하드 마스크 와 금속 배선을 식각한 후에 배선 상부면에 하드 마스크를 계속 남기고 다음 공정인 층간 절연막의 증착 공정을 진행하기 때문에 배선 사이와 그 상부면을 덮는 층간 절연막의 갭필 어스팩트 비율을 증가시켜 배선 사이의 층간 절연막 내에 보이드(void)가 생성되는 문제가 발생하고 있다.
이에, 본 발명은 배선과 하드 마스크 사이에 포토레지스트를 추가하여 배선을 패터닝한 후에 포토레지스트 버닝(burning) 공정으로 포토레지스트 및 하드 마스크를 제거함으로써 이후 층간 절연막의 갭필 공정시 어스팩트 비율을 낮출 수 있어 배선 사이의 층간 절연막내에 보이드가 생성되는 것을 방지할 수 있는 게이트 전극 제조 방법을 제공한다.
본 발명은, 배선을 갖는 반도체 소자의 제조 방법으로서, 반도체 기판 상부면에 도전막, 포토레지스트막 및 하드 마스크막을 순차적으로 적층하는 단계와, 상기 하드 마스크막, 포토레지스트막 및 도전막을 패터닝하여 배선 패턴을 형성하는 단계와, 상기 포토레지스트막과 하드 마스크막을 동시에 제거하는 단계를 포함하는 하드 마스크 제거 방법을 제공한다.
본 발명은, 반도체 소자의 패턴 제조 공정시 패턴의 해상도를 높이기 위한 하드 마스크를 사용할 경우 하드 마스크와 패턴막 사이에 포토레지스트막을 추가하 여 패터닝 공정을 진행하고, 이후 포토레지스트 버닝 공정을 진행하여 포토레지스트막을 제거할 때 그 상부의 하드 마스크막까지 함께 제거함으로써, 배선과 같은 패터닝 공정 이후 버닝 공정에 의해 하드 마스크를 쉽게 제거할 수 있어 후속의 층간 절연막의 갭필 공정시 제거된 하드 마스크 높이만큼 배선 사이 공간의 어스팩트 비율을 낮출 수 있으며, 이를 통해 층간 절연막의 갭필 공정시 배선 사이의 층간 절연막 공간을 보이드 없이 완전히 갭필할 수 있어 소자의 수율을 향상시킬 수 있다.
본 발명의 기술요지는, 반도체 기판 상부면에 도전막, 포토레지스트막 및 하드 마스크막을 순차적으로 적층하고, 하드 마스크막, 포토레지스트막 및 도전막을 패터닝하여 배선 패턴을 형성한 후에, 포토레지스트 버닝 공정을 이용하여 포토레지스트막 및 하드 마스크막을 제거함으로써, 배선 구조물의 높이를 낮추어 층간 절연막 내에서의 보이드 생성 없이 배선 사이를 갭필할 수 있도록 한다는 것으로, 본 발명은 이러한 기술적 수단을 통해 층간 절연막 내에 보이드가 생성되는 것을 효과적으로 차단할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시 예에 따라 배선 패터닝 공정에서 하드 마스크를 제거하는 과정을 순차적으로 나타낸 공정 순서도이다.
이들 도면을 참조하면, 본 발명의 실시 예에 따른 씨모스 이미지 센서 내 배선 패터닝 공정은 다음과 같이 진행된다.
먼저, 도 3a에 도시된 바와 같이, 실리콘 등의 반도체 기판(200)에 STI 등의 공정을 진행하여 활성 영역과 비활성 영역을 정의하는 소자 분리막(202)을 형성한다. 예컨대, 선택적인 식각 공정을 실시하여 반도체 기판(200)에 일정 깊이를 갖는 트렌치를 형성하고, 트렌치에 절연물질을 갭필한 후에 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정을 진행하여 기판 표면의 절연물질을 제거함으로써 STI 구조의 소자 분리막(202)을 형성한다.
다음에, 소자 분리막(202)이 형성된 반도체 기판(200)에 n형 도펀트 또는 p형 도펀트를 이온 주입하여 웰(도시 생략)을 형성하고, 열처리 공정을 진행하여 주입된 도펀트 이온을 활성화시킨다.
이어서, 수광 부분의 반도체 기판(200)에 적어도 하나 이상 형성되며 입사되는 광량에 따른 전하를 생성하기 위한 광감지 소자(단위 소자)로서 포토다이오드(204)를 형성한다. 여기에서, 포토다이오드(204)는 n형 도펀트를 이온 주입하여 형성된 n형 이온 주입 영역과 p형 도펀트를 이온 주입하여 형성된 p형 이온주입 영역으로 구성된다.
그리고, 도면에서의 도시는 생략하였으나, 로직 회로 영역의 기판에 통상의 모스 트랜지스터 제조 공정을 진행하여 게이트 전극 및 소오스/드레인을 갖는 트랜 지스터를 제조한다.
예컨대, 반도체 기판(200) 상부면에 게이트 절연막으로서, 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 다시 그 위에 게이트 도전막으로서, 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한 후에 사진 및 건식 식각 공정을 진행하여 도전막을 패터닝하여 게이트 절연막 상부에 게이트 전극을 형성한다.
이어서, n형 또는 p형 도펀트를 고농도 이온 주입하여 게이트 전극 에지 근방의 기판 내에 소오스/드레인 영역을 형성한다.
상기와 같은 형태의 반도체 기판(200) 전면에 PSG(Phosphosilitcate Glass), BSG(Borosilicate Glass), BPSG(Borophosphosilicate Glass) 등과 같은 물질로 화학기상증착(CVD) 등의 공정을 진행하여 층간 절연막(206)을 증착하고, 그 위를 화학적기계적연마(CMP) 공정으로 평탄화한다.
다시, 도 3b에 도시된 바와 같이, 평탄화된 층간 절연막(206)의 상부면에 배선용 도전막(208)으로서 금속막을 물리기상증착(PVD : Physical Vapor Deposition) 공정으로 증착한다. 여기에서, 금속막은, 알루미늄(Al), 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 등 중에서 어느 하나, 또는 이의 복합물로 구성할 수 있다.
그리고 배선용 도전막(208) 상부에 스핀 코팅(spin coating) 등의 공정을 진행하여 10Å∼100Å 두께를 갖는 포토레지스트막(210)을 도포한다.
본 발명에서의 포토레지스트막(210)은, 이후 형성될 하드 마스크를 제거하는데 필요한 포토레지스트 버닝 공정을 위해 형성되는 막이다.
이어서, 도 3c에 도시된 바와 같이, 포토레지스트막(210)의 상부에 하드 마스크막(212)을 형성한다. 여기에서, 하드 마스크막(212)은, 예컨대 저온 증착 공정으로 실리콘 산화막(SiO2)을 약 1000Å∼4000Å 정도 증착할 수 있으며, 저온 증착 공정은, 150℃∼250℃의 플라즈마인헨스드 화학기상증착(PECVD) 공정에서 진행된다.
본 실시 예에서는 하드 마스크막(212)의 물질을 플라즈마인헨스드 화학기상증착(PECVD) 산화막으로 사용하였지만, 실리콘 질화막 등과 같은 다른 물질로도 대체가 가능하다.
그 다음 도 3d에 도시된 바와 같이, 하드 마스크막(212) 상부면에 포토레지스트를 도포하고, 배선 영역을 정의하는 마스크를 사용한 노광 및 현상 공정을 진행함으로써, 하드 마스크막(212)의 상부에 배선 영역을 정의하는 포토레지스트 패턴(214)을 형성한다.
이어서, 도 3e에 도시된 바와 같이, 건식 식각 공정, 예컨대 반응성 이온 식각(RIE) 공정을 진행하여 포토레지스트 패턴(214)에 의해 상부가 노출된 하드 마스크막(212), 포토레지스트막(210) 및 도전막(208)의 일부를 선택적으로 식각한다.
따라서, 이러한 식각 공정에 의해 층간 절연막(206)의 상부면에는 하드 마스크 패턴(212a), 포토레지스트막(210a) 및 배선(208a)이 순차적으로 패터닝되어 적 층된다.
이후, 에슁(ashing) 등의 습식 식각 공정을 사용하여 식각 공정시 마스크 패턴으로 사용된 포토레지스트 패턴(214)을 제거한다.
그리고 나서, 도 3f에 도시된 바와 같이, 포토레지스트 버닝 공정을 진행하여 하드 마스크 패턴(212a) 하부의 포토레지스트막(210a)을 제거한다. 여기에서, 포토레지스트 버닝 공정은, 300℃∼400℃ 온도 조건에서 진행된다.
그 결과, 포토레지스트막(210a)의 버닝 공정시에 그 상부에 있는 하드 마스크 패턴(212a)도 동시에 제거되기 때문에 층간 절연막(206)의 상부면에는 배선(208a)만 남아 있게 된다.
이후, 도면에서의 도시는 생략하였으나, 배선(208a)이 있는 층간 절연막(206) 전면에 배선(208a) 사이가 완전히 갭필되도록 다른 층간 절연막을 증착하고, 이를 화학적기계적연마(CMP) 공정으로 평탄화시킨다. 이러한 층간 절연막의 갭필 공정시 배선 사이의 어스팩트 비율이 배선 높이와 배선 사이의 간격에 따라 조정되므로 하드 마스크가 존재했을 때의 어스팩트 비율보다 낮아지게 된다.
계속해서, 층간 절연막 상부에 본 발명의 배선 제조 공정을 적어도 하나 이상 실시하여 다층 구조의 층간 절연막 및 다층 배선을 제조할 수 있다.
즉, 본 실시 예에 따른 배선 패터닝 공정은, 층간 절연막 상부면에 금속막, 포토레지스트막 및 하드 마스크막을 순차적으로 형성하고, 사진 및 건식 식각 공정으로 하드 마스크막, 포토레지스트막 및 금속막을 패터닝한 후에, 포토레지스트 버닝 공정을 실시하여 포토레지스트막을 제거하면서 그 상부의 하드 마스크막까지 함 께 제거하게 된다.
따라서, 본 발명은 배선 패터닝 공정 이후 하드 마스크를 쉽게 제거할 수 있어 이후 층간 절연막의 갭필 공정시 배선 사이 공간의 어스팩트 비율을 낮출 수 있어 보이드의 생성 없이 배선 사이를 절연막으로 갭필할 수 있다.
한편, 본 발명의 실시 예에서는 하드 마스크를 사용한 금속 배선 제조 공정을 예로 들었으나, 하드 마스크를 사용한 게이트, 커패시터 등의 다른 패턴 제조 공정에도 실시가 가능함은 물론이다.
이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 것을 쉽게 알 수 있을 것이다.
도 1은 씨모스 이미지 센서 구조를 나타낸 수직 단면도,
도 2는 종래 기술에 의한 산화막 하드 마스크를 이용한 배선 패터닝 공정에서 발생된 하드 마스크 및 배선 단면을 나타낸 도면,
도 3a 내지 도 3f는 본 발명의 바람직한 실시 예에 따라 배선 패터닝 공정에서 하드 마스크를 제거하는 과정을 순차적으로 나타낸 공정 순서도.
＜도면의 주요 부분에 대한 부호의 설명＞
200 : 반도체 기판 202 : 소자 분리막
204 : 포토다이오드 206 : 층간 절연막
208 : 도전막 208a : 배선
210 : 포토레지스트막 210a : 포토레지스트막 패턴
212 : 하드 마스크막 212a : 하드 마스크 패턴
214 : 포토레지스트 패턴
Claims (6)
- 배선을 갖는 반도체 소자의 제조 방법으로서,반도체 기판 상부면에 도전막, 포토레지스트막 및 하드 마스크막을 순차적으로 적층하는 단계와,상기 하드 마스크막, 포토레지스트막 및 도전막을 패터닝하여 배선 패턴을 형성하는 단계와,상기 포토레지스트막과 하드 마스크막을 동시에 제거하는 단계를 포함하는 하드 마스크 제거 방법.
- 제 1 항에 있어서,상기 포토레지스트막은, 10Å∼100Å 두께로 형성되는 것을 특징으로 하는 하드 마스크 제거 방법.
- 제 1 항에 있어서,상기 하드 마스크막은, 저온 증착 공정을 통해 형성되는 실리콘 산화막인 것을 특징으로 하는 하드 마스크 제거 방법.
- 제 3 항에 있어서,상기 저온 증착 공정은, 150℃∼250℃의 플라즈마인헨스드 화학기상증착 공 정에서 진행되는 것을 특징으로 하는 하드 마스크 제거 방법.
- 제 1 항에 있어서,상기 포토레지스트막과 하드 마스크막의 제거는, 포토레지스트 버닝 공정을 통해 진행되는 것을 특징으로 하는 하드 마스크 제거 방법.
- 제 5 항에 있어서,상기 포토레지스트 버닝 공정은, 300℃∼400℃ 온도 조건에서 진행되는 것을 특징으로 하는 하드 마스크 제거 방법.
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