KR20090064388A - 선택적인 크로마 디블록 필터링 기능을 가진 비디오 정보 처리 시스템 - Google Patents

선택적인 크로마 디블록 필터링 기능을 가진 비디오 정보 처리 시스템 Download PDF

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Abstract

비디오 정보 처리 시스템은 처리 회로(603) 및 디블록킹 필터(131)를 포함한다. 처리 회로는 크로마 성분 및 루마 성분을 포함하는 비디오 정보(UI)를 제공한다. 디블록킹 필터(131)는 비디오 정보를 수신하는 입력 및 필터링된 비디오 정보(FI)를 제공하는 출력을 가지며, 루마 디블록 필터링이 인에이블되는 동안 크로마 디블록 필터링을 선택적으로 디스에이블한다. 처리 회로(603)는 비디오 인코더(100) 또는 비디오 디코더(200)를 포함할 수 있다. 처리 회로는 인코더와 디코더 중 어느 하나 또는 둘 다에서 크로마 디블록 필터링을 디스에이블하는 제어 신호를 제공하는 제어 로직(135)을 더 포함할 수 있다. 비디오 인코더는 제어 정보를 출력 비트스트림에 포함시킴으로써 다운스트림 디코더에서 디블록 필터링을 제어하여 인코더와 디코더 간의 일관성을 유지한다.
Figure P1020097005238
디블록킹 필터, 디블록 필터링, 크로마 성분, 루마 성분

Description

선택적인 크로마 디블록 필터링 기능을 가진 비디오 정보 처리 시스템{VIDEO INFORMATION PROCESSING SYSTEM WITH SELECTIVE CHROMA DEBLOCK FILTERING}
본 발명은 일반적으로 비디오 정보 처리에 관한 것으로, 특히, 크로마 디블록킹 필터를 선택적으로 디스에이블함으로써 비디오 정보 인코딩 및 디코딩의 계산 복잡도(computational complexity)를 감소시키는데 관한 것이다.
H.264라고도 알려진, MPEG4(Motion Picture Experts Group)의 파트 10, AVC(Advanced Video Coding) 표준은 보다 더 낮은 비트율로 비디오 신호의 전송을 가능하도록 또는 보다 더 적은 저장 공간을 이용하여 비디오 신호의 저장을 가능하도록 개발된 진보된 압축 기술을 포함한다. 보다 더 새로워진 표준은 보다 더 높은 품질의 스트리밍 비디오를 보다 더 낮은 비트율로 지원하고 인터넷 기반의 비디오 및 무선 애플리케이션 등을 인에이블하기 위하여 종래의 표준의 비디오 압축 기술보다 성능이 뛰어나다. 이 표준은 코덱(인코더/디코더 쌍)을 규정하지 않지만, 대신 인코딩된 비디오 스트림의 구문(syntax)과 더불어 그 비트스트림을 디코딩하는 방법을 규정한다. 각각의 비디오 프레임은 매크로블록(MB) 레벨에서 세분(subdivided) 및 인코딩되며, 여기서 각각의 MB는 16x16 픽셀 블록이다. 각각의 MB는 현재 프레임에서 재구성된 MB에 기반하여 예측 MB가 형성되는 '인트라프레임' 모드, 또는 기준 프레임의 MB에 기반하여 예측 MB가 형성되는 '인터프레임' 모드에서 인코딩된다. 인트라프레임 코딩 모드는 이전에 인코딩, 디코딩 및 재구성되어진 현재 프레임 내 샘플들로부터 예측 MB가 형성되는 현재 프레임 내 공간 정보를 적용한다. 인터프레임 코딩 모드는 이전 및/또는 차후 기준 프레임으로부터의 시간적 정보를 이용하여, 움직임(motion)을 추정해서, 예측 MB를 형성한다. 하나의 비디오 "슬라이스"는 하나 이상의 매크로블록을 포함한다.
스케일러블 비디오 코딩(Scalable Video Coding: SVC)은, 특히 다운스트림 클라이언트 기능, 시스템 자원, 및 네트워크 조건이 사전에 인식되지 않았거나 또는 시간에 따라 동적으로 변하는 시나리오에서, 이용가능한 시스템 자원을 이용해서, 이종 네트워크를 통해 각종 클라이언트들에게 비디오를 신뢰성 있게 전달하기 위한 코딩 방식을 다루는 H.264 표준의 확장이다. SVC는 시간적 스케일러빌리티(temporal scalability), 공간적 스케일러빌리티(spatial scalability), 복잡도 스케일러빌리티(complexity scalability) 및 품질 스케일러빌리티(quality scalability)를 포함하는 다중 레벨의 스케일러빌리티를 제공한다. 시간적 스케일러빌리티는 7.5 fps, 15 fps, 30 fps, 등과 같이 일반적으로 비디오 스트림의 초당 프레임 수(fps)와 관련된다. 공간적 스케일러빌리티는, 비록 4CIF, QVGA, VGA, SVGA, Dl, HDTV 등과 같이 다른 공간 해상도가 고려될지라도, 프레임당 352 x 288 픽셀의 공통 인터페이스 포맷(common interface format: CIF), 또는 프레임 당 176 x 144 픽셀의 쿼터 CIF(QCIF)와 같은 각 프레임의 해상도와 관련된다. 복잡도 스케일러빌리티는 일반적으로 비디오 정보를 처리하는 장치의 다양한 계산 기능 및 처리 능력과 관련된다. 품질 스케일러빌리티는 일반적으로 상이한 비트율을 사용함으로써 부호화된 비디오의 시각적 품질 레벨과 관련된다. 객관적으로, 시각적 품질은 원 영상과 비교하여 재구성된 영상(reconstructed image)의 상대적 품질을 규정하는 피크 신호 대 잡음(peak signal-to-noise: PSNR) 미터법으로 측정된다.
디블록킹 필터(deblocking filter)는 H.264 표준 및 SVC 익스텐션(extension)의 구성 파트(formative part)이며, 초기 H.263 표준 및 MPEG4-파트2의 (포스트 처리 블록으로서의) 정보 파트(informative part)이다. 디블록킹 필터는 본 기술 분야에서 숙력된 자에게 알려진 바와 같이 루마(luma) 및 크로마(chroma) 필터링을 수행한다. 디블록킹 필터는 표준(예컨대, H264/AVC)의 파트인 인-루프 필터(in-loop filter)로서 사용되기도 하고, 비디오 디코더(예컨대, H263, MPEG4-파트2, MPEG-2 등)를 위한 포스트-프로세서로서 사용되기도 한다. 디블록킹 필터는 4x4, 8x8 및/또는 16x16 블록 각각의 경계에서 블록 효과를 제거함으로써 디코딩된 화상의 품질을 향상시키며 인코딩 효율을 높여준다. 그러나, 디블록킹 필터는 상당량의 전력을 소모하기도 한다. 일반적으로 말해서, (루마 및 크로마 둘다의) 전체 디블록킹 필터는 인코더에서 계산량의 대략 8%를 소모하고 H264/AVC용 디코더에서 대략 35%를 소모한다. 그러므로, 전체 디블록킹 필터를 디스에이블하면 특히 디코더에서 복잡도가 상당히 감소된다. H264/AVC에 따른 종래의 구성은 (루마 및 크로마) 전체 디블록킹 필터를 턴온 및 턴오프하는 기능을 포함한다. 그러나, 전체 디블록킹 필터를 디스에이블하면 특히 움직임이 많은 비디오의 경우 객관적 PSNR 및 주관적 시각 품질에서 실질적인 저하를 야기시킨다. 대 부분의 종래의 구성에서, 디블록킹 필터를 완전히 디스에이블하는 기능은 사용되지 않는다.
비디오, 이미지, 이미지 시퀀스 등을 포함하는 각종 형태의 비디오 정보를 처리하기 위한 비디오 정보 처리 시스템의 효율을 개선하는 것이 바람직하다. 비디오 정보 인코더 또는 디코더의 계산 복잡도를 감소시키는 것이 바람직하다.
본 발명의 이익, 특징, 및 장점은 다음의 설명과 첨부 도면을 참조하여 더욱 잘 이해될 것이다.
도 1은 본 발명의 예시적인 실시예에 따라 구현된 비디오 인코더의 간략한 블록도이다.
도 2는 본 발명의 예시적인 실시예에 따라 구현된 비디오 디코더의 간략한 블록도이다.
도 3은 하드웨어 구성에 따라서 도 1의 인코더 및/또는 도 2의 디코더 중 어느 하나 또는 둘 다의 디블록킹 필터로서 사용될 수 있는 디블록킹 필터의 간략한 블록도이다.
도 4는 인에이블 입력을 갖는 하드웨어 기반 크로마 디블록킹 필터를 도시하는 간략한 블록도이다.
도 5는 본 발명의 예시적인 실시예에 따라서 도 1의 인코더로부터 출력되고 도 2의 디코더에 제공되는 비트스트림에 포함된 디블록킹 필터 제어 정보를 도시하는 간략한 블록도이다.
도 6은 프로세서에 연결된 메모리를 이용하여 도 3의 디블록킹 필터의 대안의 구성을 도시하는 블록도이다.
도 7은 도 6의 프로세서의 예시적인 동작을 도시하는 흐름도이다.
도 8은 디블록 필터링을 코딩 루프의 외부에서 수행하는 예시적인 포스트 처리 시스템을 도시하는 블록도이다.
다음의 설명은 본 기술 분야에 숙련된 자가 특정 애플리케이션의 문맥과 그 요구 사항 내에서 제공된 바대로 본 발명을 구현하고 사용할 수 있도록 제시된다. 그러나, 본 기술 분야에 숙련된 자에게는 바람직한 실시예의 각종 변형예가 자명할 것이며, 본 명세서에 규정된 일반적인 원리는 다른 실시예들에도 적용될 수 있다. 그러므로, 본 발명은 본 명세서에 도시되고 기술된 특정한 실시예로 제한하려는 것은 아니며, 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 맞추고자 한다.
본 발명의 개시내용은 본 발명의 예시적인 실시예에 따른 비디오 정보 처리 시스템을 기술한다. 그러나, 본 명세서는, 보다 일반적으로는, 예를 들면, JPEG(Joint Photographic Experts Group), motion JPEG(MJPEG), JPEG2000, motion JPEG2000(MJPEG2000) 등과 같이 비디오(예컨대, MPEG), 이미지, 또는 이미지 시퀀싱을 포함하는 루마 및 크로마 정보를 포함한 임의의 "비디오 정보"에 적용하고자 한다. 본 명세서에서 사용된 "비디오 정보" 라는 용어는 루마 및 크로마 정보를 포함한 임의의 비디오 또는 이미지 또는 이미지 시퀀스 정보에 적용하고자 한다.
시뮬레이션 결과에 따르면, (크로마 디블록킹 필터를 인에이블하는 동안) 루마 디블록킹 필터를 단독으로 디스에이블하면 특히 비교적 움직임 양이 많은 비디오의 경우 객관적 PSNR 및 주관적 시각 품질 양측에서 비교적 큰 저하를 야기시키는 것으로 나타내고 있다. 루마 디블록킹 필터는 초당 384 킬로비트(kbps) 보다 낮은 특히 저 비트율 비디오 애플리케이션에 유용하다. 그러나, 시뮬레이션 결과는 또한 (루마 디블록킹 필터를 인에이블하는 동안) 크로마 디블록킹 필터만을 단독으로 디스에이블하면 객관적이면서 주관적인 시각 품질에서 비교적 작거나 무시할만한 저하를 가져온다고 나타내고 있다. 본 명세서는 크로마 디블록킹 필터를 단독으로 디스에이블함으로써 시각 품질을 상당히 저하시키지 않으면서도 비디오 정보 처리를 위한 계산 복잡도를 저감시키는 시스템 및 방법을 기술한다.
도 1은 본 발명의 예시적인 실시예에 따라서 구현된 비디오 인코더(100)의 간략한 블록도이다. 프레임 버퍼(101)는, 인코딩을 위해, 현재 프레임의 정보(F)를 움직임 추정(moton estimation: ME) 회로(103)의 입력, 인트라프레임 예측 회로(105)의 입력, 결합기(107)(예컨대, 가산기 또는 감산기 등)의 포지티브 입력, 움직임 보상(motion compensation: MC) 회로(111)의 입력, 및 모드 결정 회로(113)의 입력에 제공한다. 또 다른 프레임 버퍼(109)는 기준 정보(REF)를 ME 회로(103)의 다른 입력 및 MC 회로(111)의 다른 입력에 제공한다. 대안의 구성이 고려되더라도, 인코더(100)는 전형적으로 한번에 한 매크로블록의 정보를 처리하도록 구성되어서, 통상적으로 프레임 정보(F)는 한번에 한 매크로블록씩 처리된다. 기준 정보 REF는 예컨대 디블록킹 필터에 의해 추가로 필터링되었던 이전에 인코딩되고 디 코딩된 하나 이상의 프레임으로부터의 정보를 포함한다. 종래의 구성에서, 디블록킹 필터는 선택적으로 인에이블되거나 디스에이블되었다. 인코더(100)에서, 본 발명의 일 실시예에 따라서 변형된 디블록킹 필터(131)가 제공된다. 특히, 디블록킹 필터(131) 내에서 수행된 크로마 필터링은 선택적으로 디스에이블되어 인코더(100)의 계산 복잡도를 감소시킨다.
ME 회로(103)는 그의 출력에서 움직임 추정 정보를 제공하며, 이 움직임 추정 정보는 MC 회로(111)의 다른 입력 및 모드 결정 회로(113)의 다른 입력에 제공된다. 모드 결정 회로(113)는 인트라프레임 인에이블 신호 INTRAE를 인트라프레임 예측 회로(105)의 인에이블 입력에 제공하는 일 출력과, 움직임 보상 인에이블 신호 MCE를 MC 회로(111)의 인에이블 입력에 제공하는 다른 출력을 갖고 있다. MC 회로(111)는 움직임 보상 예측 정보(예컨대, 인터프레임 예측) MC를 선택기 스위치(115)의 제1 입력 단자 S1에 제공하며, 이 선택기 스위치는 입력 단자 S1 및 S2, 제어 입력 단자 C 및 공통 단자 CP를 갖는 SPDT(single-pole, double-throw) 스위치로서 도시된다. 공통 단자 CP는 그 출력으로서 제어 입력 단자 C에 의해 제어됨으로써 선택된 입력(S1 또는 S2)으로부터의 정보를 제공한다. 인트라프레임 예측 회로(105)는 인트라프레임 예측 정보(예컨대, 인트라프레임 예측) IP를 모드 결정 회로(113)의 입력과 스위치(115)의 입력 단자 S2에 제공한다. 모드 결정 회로(113)는 모드 결정 선택 신호 MSEL을 스위치(115)의 제어 단자 C에 제공하여 움직임 보상 예측 정보 MC 또는 인트라프레임 예측 정보 IP를 선택하게 한다.
스위치(115)의 CP 단자는 선택된 예측 정보 P를 결합기(10)의 네가티브 입력 과 도시된 실시예에서 가산기인 또 다른 결합기(117)의 포지티브 입력에 제공한다. 결합기(107)는 선택된 예측 정보 P를 현재 프레임의 현재 정보 F에서 감산하여, 나머지 정보 R을 변환 회로(119)의 입력에 제공한다. 변환 회로(119)는 이산 코사인 변환(DCT) 등과 같은 블록 변환을 수행하고, 변환 결과 B를 출력한다. 변환 결과 B는 양자화(Q) 회로(121)에 제공되며, 양자화 회로는 양자화된 변환 계수 X를 출력한다. X 계수는 출력 처리 회로(125)의 입력에 제공되며, 출력 처리 회로는 전송 또는 저장을 위해 압축된 비트스트림(BTS)을 제공한다. 출력 처리 회로(125)는, 본 기술 분야에 숙련된 자에게 알려진 것으로서, 스캐닝, 리오더링(rordering), 엔트로피 인코딩 등과 같이, X 계수를 비트스트림 BTS로 변환하는 부가 기능을 수행한다.
X 계수는 역 양자화 (Q-1) 회로(127)의 입력에 다시 제공되며, 역양자화 회로는 변환 결과 B의 추정된 또는 재구성된 버전을 나타내는 추정된 변환 정보 B'를 출력한다. 추정된 변환 정보 B'는 역변환(T-1) 회로(129)의 입력에 제공되며, 역변환 회로는 나머지 정보 R의 재구성된 버전임을 나타내는 추정된 나머지 정보 R'를 출력한다. 재구성된 나머지 정보 R'는 결합기(117)의 또 다른 포지티브 입력에 제공된다. 도시된 실시예에서, 결합기(117)는 P를 R'에 가산하여 필터링되지 않은(unfiltered) 재구성된 정보 URF를 생성한다. 필터링되지 않은 재구성된 정보 URF는 인트라프레임 예측 회로(105)의 또 다른 입력과 디블록킹 필터(131)의 입력에 제공된다. 디블록킹 필터(131)는 필터링되지 않은 재구성된 프레임 정보 URF를 필터링하고, 필터링된 재구성된 정보 RF를 RF 버퍼(133)에 제공한다. 이전에 인코딩되고 디코딩된 RF 버퍼(133)로부터의 하나 또는 두개의 프레임은 전술한 바와 같이 기준 프레임 정보 REF로서 사용을 위해 프레임 스토리지(109)에 제공된다.
디블록 제어 회로(135)는 인코더 필터 제어(EFC) 신호를 디블록킹 필터(131)에 제공한다. 종래의 구성에서, 디블록킹 필터(131)는 전부 턴온되거나 턴오프(또는 디스에이블)된다. 만일 디블록킹 필터(131)가 턴오프되면, 필터링되지 않은 재구성된 프레임 정보 URF는 필터링이 수행되지 않은 재구성된 정보 RF로서 전달된다(즉, RF는 URF와 같다). 이하에 더욱 설명되는 바와 같이, EFC 신호는 디블록킹 필터(131)를 부분적으로 비활성화시켜서, 디블록킹 필터가 크로마 필터링이 비활성화되는 루마 필터링만을 수행하도록 구성된다. EFC 신호는 크로마 디블록 필터링을 단지 인에이블 또는 디스에이블하는 경우라면 단일 이진 신호 또는 비트일 수 있다. 대안으로, EFC 신호는 전체적으로 인에이블하거나, 전체적으로 디스에이블하거나, 또는 루마 디블록 필터링을 인에이블로 유지하면서 크로마 디블록 필터링만을 디스에이블하는 것을 선택하는 다중 신호 또는 비트를 포함한다.
도 2는 본 발명의 예시적인 실시예에 따라서 구현된 비디오 디코더(200)의 간략한 블록도이다. 인코더(100)로부터 전송된 압축된 비트스트림(BTS)은 채널(미도시)을 통하여 전달되어 입력 처리 회로(201)의 입력에 제공되며, 입력 처리 회로는 본 기술 분야에 숙련된 자에게 알려진 것으로서 역스캐닝, 리오더링, 엔트로피 디코딩 등과 같이 인코더(100)의 출력 처리 회로(125)의 역처리 기능을 수행한다. 입력 처리 회로(201)는 인코더(100)의 X 계수를 복사한 것으로 간주되는 양자화된 변환 계수 X'를 출력한다. X' 계수는 추정된 변환 정보 B"를 출력하는 역양자화 회로(203)의 입력에 제공된다. 추정된 변환 정보 B"는 역변환 회로(205)의 입력에 제공되며, 이 역변환 회로는 재구성된 나머지 정보 R"를 결합기(207)의 포지티브 입력에 출력한다. 도시된 실시예에서, 결합기(207)는 선택된 예측 정보 P'를 R"에 가산하여, 필터링되지 않은 재구성된 정보 URF'를 생성한다. 필터링되지 않은 재구성된 프레임 정보 URF'는 인트라프레임 예측 회로(209)의 일 입력과 디블록킹 필터(211)의 일 입력에 제공된다. 디블록킹 필터(211)는 필터링되지 않은 재구성된 프레임 정보 URF'를 필터링하고, 필터링된 재구성된 정보 RF'를 RF 버퍼(213)에 제공한다.
이전에 인코딩되고 디코딩된 (그리고 선택적으로 필터링된) RF 버퍼(213)로부터의 하나 또는 두개의 프레임은 프레임 스토리지(215)에 제공되며, 이 프레임 스토리지는 기준 정보 REF'를 움직임 보상(MC) 회로(217)의 입력에 제공한다. MC 회로(217)는 움직임 보상 예측 정보 MC'를 선택기 스위치(219)의 제1 입력 단자 S1에 제공하며, 선택기 스위치(219)는 입력 단자 S1 및 S2와 그 출력으로서 선택된 입력을 제공하는 공통 단자 CP를 갖는 SPDT 스위치로서 도시된다. 인트라프레임 예측 회로(209)는 인트라프레임 예측 정보 IP'를 스위치(219)의 입력 단자 S2에 제공한다. 스위치(219)는 움직임 보상된 예측 정보 MC 또는 인트라프레임 예측 정보 IP'를 선택하고, 선택된 예측 정보 P'를 제공한다. 입력 비트스트림 BTS는 본 기술 분야에 숙련된 자에게 알려진 인터프레임 및 인트라프레임 예측 정보 사이에서 선택하는 스위치(219)를 제어하기 위한 모드 정보를 제공한다.
인코더(100)와 유사하게, 디코더(200)는 일반적으로 한번에 하나의 매크로블록씩 정보를 처리한다. 또한, 디블록킹 필터(211)는 디블록킹 필터(131)와 유사한 방식으로 구성되며, 디블록 제어 회로(221)에 의해 제공된 유사한 디코더 필터 제어 DFC 신호를 포함한다. 디블록킹 필터(131)와 마찬가지로, 만일 디블록킹 필터(211)가 턴오프되면, 필터링되지 않은 재구성된 프레임 정보 URF'는 필터링이 수행되지 않은 "필터링된" 재구성된 정보 RF'로서 전달된다. 디블록킹 필터(131)의 상태를 제어하는 EFC 신호와 유사한 방식으로, DFC 신호는 디블록 제어 회로(221)에 의해 표명되어 디블록킹 필터(211)를 부분적으로 비활성화시킴으로써, 크로마 필터링이 비활성화되는 루마 필터링만을 수행한다. 인코더(100)와 디코더(200) 간의 데이터의 동일성을 보장하기 위하여, 인코더(100)는 디코더(200)에 의해 수신된 비트스트림(BTS)에서 디블록킹 필터(211)의 활성 상태를 제어하는 제어 비트를 표명한다. 특히, 디코더(200) 내에서 디블록킹 필터(211)의 상태는 동일한 데이터에 대하여 인코더(100) 내 디블록킹 필터(131)의 상태와 동일한 상태를 갖도록 제어되어, 코딩 효율을 개선하고 에러 드리프팅(error drifting)을 제한한다. 예를 들어, 인코더(100)의 디블록 제어 회로(135)가 EFC 신호를 제어하여 인코더(100)에서 처리되는 URF 정보의 특정 슬라이스 또는 프레임에 대해 크로마 필터링을 디스에이블하면, 인코더(100)는 비트스트림 BTS 내에 제어 정보를 제공하여, 디코더(200)의 디블록 제어 회로(221)가 디코더(200)에서 처리되는 URF' 정보의 대응 슬라이스 또는 프레임에 대한 크로마 필터링을 디스에이블하는 DFC 신호를 제공하게 한다.
도 3은 예시적인 하드웨어 구성에 따라서 디블록킹 필터(131 및 211) 중 어 느 하나 또는 둘 다의 필터로서 사용될 수 있는 디블록킹 필터(300)의 간략한 블록도이다. 필터링되지 않은 정보(UI) 신호는 하나 이상의 메모리 디바이스를 포함하는 메모리(314)의 루마 버퍼(301), 제1 크로마 성분(Cb) 버퍼(303), 및 제2 크로마 성분(Cr) 버퍼(305)의 각각의 입력에 제공된다. 메모리(314)는, 개별적으로 어드레스가능한 루마 및 크로마 정보를 갖는 단일의 메모리 디바이스를 이용하여 구현될 수 있거나, 별개의 버퍼를 구현하기 위해 다수의 메모리 디바이스를 포함할 수 있다. 버퍼(301, 303 및 305)는 SRAM(static random access memory), SDRAM(synchronous dynamic RAM), 레지스터, 시프트 디바이스 등과 같은 임의의 적합한 방식으로도 구현될 수 있다. 본 기술 분야에 숙련된 자에게 알져진 바와 같이, Cb 크로마 성분은 청색 루마 차(blue color luma difference)이며 Cr 크로마 성분은 적색 루마 차(red color luma difference)이다. UI 신호는 디블록킹 필터(131)의 URF 신호 또는 디블록킹 필터(211)의 URF' 신호를 나타낸다. UI 신호는 루마 버퍼(301)에 일시적 저장을 위한 루마 정보와, Cb 버퍼(303)에 일시적 저장을 위한 Cb 크로마 성분 정보, 및 Cr 버퍼(305)에 일시적 저장을 위한 Cr 크로마 성분 정보를 제공한다. 각각의 버퍼(301, 303 및 305)는 디블록킹 필터(131)의 "필터링된" 재구성된 정보 RF 또는 디블록킹 필터(211)의 "필터링된" 재구성 정보 RF'를 나타내는 필터링된 정보(FI) 신호를 통하여 대응하는 필터링된 루마 및 크로마 성분 정보를 제공하는 출력을 갖는다. 전술한 바와 유사한 방식으로, 디블록킹 필터(300)의 필터들이 모두 턴오프 또는 디스에이블되면, UI 및 FI 신호는 동일한 정보를 갖는다.
루마 버퍼(301)는 신호 라인(302)을 통하여 루마 디블록킹 필터(307)의 입력에 연결된 별개의 출력을 갖는 것으로 도시되며, 이 루마 디블록킹 필터는 신호 라인(308)을 통하여 루마 버퍼(301)의 또 다른 입력에 연결된 출력을 갖는다. 유사한 방식으로, Cb 버퍼(303)는 신호 라인(304)을 통하여 Cb 디블록킹 필터(309)의 입력에 연결된 별개의 출력을 갖고 있는 것으로 도시되며, Cb 디블록킹 필터는 신호 라인(310)을 통하여 Cb 버퍼(303)의 또 다른 입력에 연결된 출력을 갖는다. 또한, Cr 버퍼(305)는 신호 라인(306)을 통하여 Cr 디블록킹 필터(311)의 입력에 연결된 별개의 출력을 갖고 있는 것으로 도시되며, Cr 디블록킹 필터는 신호 라인(312)을 통하여 Cr 버퍼(305)의 또 다른 입력에 연결된 출력을 갖는다. 루마 버퍼(301)의 출력에서 신호 라인(302)은 또한 필터(307, 309 및 311)의 각 입력에 강도(strength) (ST) 신호를 제공하는 출력을 갖는 경계 강도 회로(boundary strength circuit)(313)의 입력에도 제공된다. 필터 제어 신호(FC)는 디코딩 회로(315)에 제공되며, 디코딩 회로는 디스에이블 크로마 디블록킹 (DCD) 신호를 SPST(single-pole, single-throw) 스위치(317, 318, 319, 320, 321 및 322)의 제어 입력에 제공하는 출력을 갖는다. FC 신호는 인코더(100)의 EFC 신호 또는 디코더(200)의 DFC 신호를 나타내며, 전술한 바와 같이 하나 이상의 이진 신호를 포함할 수 있다. 스위치(317-322)는 SPST 스위치로서 도시되지만, 전자 스위치 또는 트랜지스터 등과 같은 임의의 적합한 방식으로도 구현될 수 있다. 스위치(317)는 신호 라인(304)의 신호 경로에 연결된 스위치형 단자를 가지며, 스위치(318)는 신호 라인(310)의 신호 경로에 연결된 스위치형 단자를 가지며, 스위치(319)는 신호 ST와 Cb 디블록킹 필터(309)의 대응 입력 사이에 연결된 스위치형 단자를 가지며, 스위치(320)는 신호 라인(306)의 신호 경로에 연결된 스위치형 단자를 가지며, 스위치(321)는 신호 라인(312)의 신호 경로에 연결된 스위치형 단자를 가지며, 스위치(322)는 신호 ST와 Cr 디블록킹 필터(311)의 대응 입력 사이에 연결된 스위치형 단자를 갖는다. 이러한 방식으로, 제1 세트의 세개의 스위치(317-319)는 Cb 버퍼(303)를 Cb 디블록킹 필터(309) 및 경계 강도 회로(313)에 선택적으로 연결하며, 제2 세트의 세개의 스위치(320-322)는 Cr 버퍼(305)를 Cr 디블록킹 버퍼(311) 및 경계 강도 회로(313)에 선택적으로 연결하며, 이러한 연결은 모두 DCD 신호의 상태에 기반한다. 비록 도시되지는 않았지만, (예컨대 디블록킹 필터들 모두 디스에이블시키기 위해) 또 다른 세트의 세개의 스위치들이 대응하는 방식으로 연결되어서 루마 버퍼(301)를 루마 디블록킹 필터(307) 및 경계 강도 회로(313)에 선택적으로 연결시킬 수 있다.
디블록킹 필터(300)가 전부 인에이블될 때의 동작에 있어서, UI 신호를 통하여 전달된 다음 블록의 정보로부터의 루마, Cb 및 Cr 성분은 각각 루마 버퍼(301), Cb 버퍼(303) 및 Cr 버퍼(305)에 로드된다. 루마 버퍼(301) 내의 루마 정보는 ST 신호를 생성하는데 사용되는 경계 강도 정보를 계산하기 위해 경계 강도 회로(313)에 의해 처리된다. 일 실시예에서, 경계 강도 회로(313)는 수평 및 수직 방향으로 4x4 서브블록의 경계 강도를 계산하며, 그 계산을 수행하기 위하여 양자화 파라미터 등과 같은 다른 정보를 사용할 수 있다. ST 신호는 각각의 디블록킹 필터(307, 309 및 311) 내의 다수의 필터들 중에서 선택하는데 사용된다. 일 실시예에서, 필 터(307, 309 및 311)는 각각 ST 신호에 의해 선택된 각 필터의 필터 계수를 저장하는 룩업 테이블 등으로서 구성된다. DCD 신호가 로우로 부정될(negated low) 때, 각각의 스위치(317-322)가 닫힘으로써 버퍼(301, 303 및 305)를 각각 필터(307, 309 및 311)에 연결하며, 필터(307, 309 및 311)를 경계 강도 신호(ST)에 연결한다. 디블록킹 필터(300)가 전부 인에이블되고 DCD 신호가 로우로 부정될 때, 루마 버퍼(301)로부터의 루마 정보는 신호 라인(302)을 통하여 루마 디블록킹 필터(307) 내에서 선택된 필터에 제공되고, Cb 버퍼(303)로부터의 Cb 성분 정보는 신호 라인(304)을 통하여 Cb 디블록킹 필터(309) 내에서 선택된 필터에 제공되며, Cr 버퍼(305)로부터의 Cr 성분 정보는 신호 라인(306)을 통하여 Cr 디블록킹 필터(311) 내에서 선택된 필터에 제공된다. 디블록킹 필터(308)로부터의 필터링된 루마 정보는 신호 라인(308)을 통하여 다시 루마 버퍼(301)에 제공되고, Cb 디블록킹 필터(309)로부터의 필터링된 Cb 성분 정보는 신호 라인(310)을 통하여 다시 Cb 버퍼(303)에 제공되며, Cr 디블록킹 필터(311)로부터의 필터링된 Cr 성분 정보는 신호 라인(312)을 통하여 다시 Cr 버퍼(305)에 제공된다. 필터링 처리가 완료된 후, 루마, Cb 및 Cr 버퍼(301, 303 및 305)로부터의 필터링된 정보는 각각 디블록킹 필터(300)의 출력에서 FI 신호의 각 부분에 제공된다.
DCD 신호가 하이로 표명될(asserted high) 때, 스위치(317-322)는 모두 개방되어서 Cb 및 Cr 버퍼(303 및 305)는 각각 Cb 및 Cr 디블록킹 필터와 디커플링된다. UI 신호로부터의 정보는 동일한 방식으로 버퍼(301, 303 및 305)에 로드된다. 루마 버퍼(301)로부터의 루마 정보는 루마 디블록킹 필터(308)에 의해 필터링되고 전술한 바와 유사한 방식으로 다시 루마 버퍼(301)에 제공된다. 그러나, 필터(309 및 311)가 디커플링되고 디스에이블되기 때문에 Cb 및 Cr 성분 정보는 필터링되지 않고 변형되지 않는다. 필터링되지 않은 Cb 및 Cr 성분 정보와 함께 필터링된 루마 정보는 FI 신호에 포함되어서, FI 신호는 부분적으로 필터링된 정보를 나타낸다. ST 신호는 또한 각각 개방된 스위치(319 및 322)를 통하여 Cb 및 Cr 디블록킹 필터(309 및 311)와 단절된다. 이러한 방식으로, DCD 신호가 하이로 표명될 때, Cb 및 Cr 디블록킹 필터(309 및 311)는 효과적으로 디스에이블되며 크로마 정보를 필터링하지 않는다. 이러한 방식으로 크로마 필터링을 디스에이블하면 계산 복잡도를 상당히 감소시키고 디블록킹 필터(300)에서 데이터 로딩 과부하를 감소시키게 된다. 계산 복잡도 및 로딩 과부하 감소는 인코더(100) 및 디코더(200)의 어느 하나 또는 둘 다에서 유효하다.
하드웨어 기반의 디블록킹 필터(300)는 다수의 변형이 가능하고 고려될 수 있는 다수의 상이한 하드웨어 구성 중 하나의 특정한 예일뿐이다. 단일의 공통 크로마 디블록킹 필터(미도시)가 양측에서 사용될 수 있더라도, 예를 들어, Cb 및 Cr 디블록킹 필터(309 및 311)는 개별적인 필터로서 도시된다. Cb 및 Cr 성분들이 별개로 처리되기 때문에, 크로마 디블록 필터링이 인에이블될 때 아마도 추가적인 처리 사이클을 대가로 치르더라도, 공통의 크로마 필터는 잠재적으로 전체 회로의 크기와 전력 소모를 감소시킬 수 있다. 스위치(317-322)는 버퍼를 필터와 디커플링하도록 동작하는 것이 일반적이지만, 대안의 구성에서는 버퍼들 중 하나 이상의 버퍼가 모두 바이패스(bypass)될 수 있다. 대안의 일 실시예(미도시)에서, UI 신호 로부터의 루마 정보만이 버퍼(301)에 로드되어서, UI 신호로부터의 어떠한 크로마 정보의 데이터도 Cb 및 Cr 버퍼(303 및 305)에 로딩되지 않는다. 하나 이상의 스위칭 디바이스(미도시)는 크로마 정보의 버퍼링 및 디블록 필터링을 둘다 수행하지 않는데 사용될 수 있다. 대안으로, 버퍼(303 및 305)를 로딩하는 프로세스는 크로마 디블록 필터링이 디스에이블될 때 함께 수행되지 않을 수 있다. 버퍼 로딩을 제거하면, 처리 사이클 및 전력 소비가 감소된다.
도 4는 인에이블 입력을 갖는 하드웨어 기반 크로마 디블록킹 필터(401)를 도시하는 간략한 블록도이다. 이 경우, 크로마 디블록킹 필터(309 및/또는 311)는 Cx 디블록킹 필터(401)로 도시된 바와 같이 인에이블 입력을 갖는 것으로 구현될 수 있으며, 여기서 "Cx"는 Cb 또는 Cr 또는 양측에서 사용된 공통 디블록킹 필터를 나타낸다. DCD 신호는 Cx 디블록킹 필터(401)의 반전 인에이블 입력에 제공되어서, 필터(401)는, DCD 신호가 하이로 표명될 때 디스에이블되어 크로마 필터링을 디스에이블하거나, 또는 DCD 신호가 로우로 표명될 때 인에이블되어 크로마 필터링을 인에이블한다. DCD 신호는 전술한 바와 같이 ST 신호를 각각의 Cx 디블록킹 필터(들)(401)에 선택적으로 연결하는 스위치(319)(및 322)의 제어 입력에 여전히 제공될 수 있다. Cx 디블록킹 필터(401)는 필터링되지 않은 크로마 정보(UCI)를 수신하는 데이터 입력과 필터링된 성분 정보(FCI)를 제공하는 데이터 출력을 포함한다. 선택적인 디스에이블링은 전력 소모를 최소화하기 위하여 필터 회로의 전력과 접지 중 어느 하나 또는 둘 다를 디커플링하는 것과 같은 임의의 적합한 방식으로도 구현될 수 있다. Cx 디블록킹 필터(401)가 디스에이블될 때, Cx 디블록킹 필터 는 동작되지 않거나 UCI가 FCI로 변경되지 않고 전달된다.
4:2:0 서브샘플링 구조 또는 비디오 포맷에서, 각각의 크로마 성분 Cb 및 Cr은 루마 성분(Y)의 1/4 분량의 데이터를 갖는다. 각각의 크로마 성분 Cb 및 Cr은 수평과 수직으로 루마 샘플들의 절반을 갖는다. 예를 들어, 4:2:0 포맷의 176 x 144 픽셀의 QCIF의 경우, 각 프레임은 Y = 176 x 144의 루마 성분 크기와, Cb = 88 x 72의 크로마 Cb 성분 크기, 및 Cr = 88 x 72의 Cr 성분 크기를 갖는다. H.264/AVC 및 SVC 표준에 있어서, 디블록킹 필터는, 화상의 경계에서 에지 및 H.264/AVC 및 SVC 표준에서 명시된 디스에이블링 플래그에 의해 디블록킹 필터 프로세스가 디스에이블되는 임의의 에지를 제외하고는, 프레임에서 각 16 x 16 매크로블록 내 4 x 4 또는 8 x 8 블록 에지 모두에 적용된다.
H.264 표준 문서에 따르면, H.264/AVC 및 SVC 표준의 디블록킹 필터링 프로세스는 일반적으로 매크로블록 단위로 수행되며, 각 프레임내 모든 매크로블록은 매크로블록 어드레스가 증가하는 순서대로 처리된다. 각 매크로블록에 대한 디블록킹 필터 프로세스의 동작에 앞서, (만일 있다면) 현재 매크로블록의 위쪽의 매크로블록 또는 매크로블록 쌍 및 (만일 있다면) 현재 매크로블록의 왼쪽의 매크로블록 또는 매크로블록 쌍의 디블록된 샘플들이 유효하게 된다. 루마 및 크로마 성분의 디블록킹 필터 프로세스는 개별적으로 실시된다. 매크로블록마다, 먼저 수직 에지가 좌에서 우로 필터링되고, 그 다음에는 수평 에지가 위에서 아래로 필터링된다. 루마 디블록킹 필터 프로세스는 네개의 16-샘플 에지에 대해 수행되며 매 크로마 성분마다의 디블록킹 필터 프로세스는 두개의 8-샘플 에지에 대해 수행되는 데, 이들 모두 수평 방향과 수직 방향으로 수행된다. 이전의 매크로블록에 대한 디블록킹 필터 프로세스 동작에 의해 이미 변경되었을 수 있는 현재 매크로블록의 상측과 좌측의 샘플 값들은 현재 매크로블록에 대한 디블록킹 필터 프로세스의 입력으로서 사용되며 현재 매크로블록의 필터링 동안 더 변경될 수 있다. 수직 에지의 필터링 동안 변경된 샘플값들은 동일한 매크로블록에 대한 수평 에지의 필터링을 위한 입력으로서 사용된다.
도 5는 본 발명의 예시적인 실시예에 따라서 인코더(100)로부터 출력된 비트스트림(BTS)내에 제공되고 디코더(200)에도 제공된 디블록킹 필터 제어 정보를 도시하는 간략한 블록도이다. 인코더(100)는 특정 비디오 정보를 인코딩하기 위해 디블록킹 필터(131)의 상태를 국부적으로 제어하는 EFC 신호를 표명한다. 인코더(100)는 디코더(200)에 제공되는 비트스트림 BTS를 생성하며, 여기서 비트스트림 BTS는 인코딩된 정보의 하나 이상의 슬라이스를 포함한다. 각각의 슬라이스는 인코딩된 정보의 하나 이상의 매크로블록을 포함하며 슬라이스 헤더를 포함한다. 도시된 바와 같이, 비트스트림 BTS는 슬라이스 헤더(503)를 갖는 슬라이스(501)를 포함한다. 도시된 실시예에서, 슬라이스 헤더(503)는 (빗금으로 도시한) 디블록킹 필터 제어 필드(505)를 포함하며, 이 디블록킹 필터 제어 필드는 하나 이상의 디블록킹 필터 제어 비트를 포함한다. 만일 필터 제어 필드(505)가 존재하지 않으면, 디코더(200)는 디블록킹 필터(131)가 전부 인에이블되어 루마 및 크로마 디블록 필터링을 수행하도록 하는 디폴트 구성을 사용한다는 것을 주목하자. 종래의 H264 또는 SVC 구성에서, 디블록킹 필터 제어 필드(505)는 디코더의 디블록킹 필터의 상 태를 제어하는 [0,2] 범위 내의 파라미터를 포함한다. 종래의 파라미터는 디블록킹 필터(211)가 전부 인에이블될 것임을 나타내는 0의 상태를 갖는다. 1의 상태는 루마 디블록킹 필터(307)를 포함하여 디블록킹 필터(211)가 전부 디스에이블될 것임을 나타낸다. 2의 상태는 슬라이스 경계를 제외하고는 디블록킹 필터(311)가 전부 인에이블될 것임을 나타낸다. 3의 상태는 종래의 구성에서 아직 규정되지 않았으며 사용되지 않는다.
일 실시예에서, 규정되지 않은 3의 상태는 루마 디블록킹 필터(307)가 인에이블된 채로 유지되는 동안 Cb 및 Cr 크로마 디블록킹 필터(309 및 311)를 디스에이블하는 것을 나타내도록 재규정된다. 또 다른 실시예에서, 슬라이스 헤더(503)의 디블록킹 필터 제어 필드(505)에는 별개의 크로마 디블록킹 제어 비트가 추가된다. 크로마 디블록킹 제어 비트의 상태는 디코더(200)의 디블록킹 필터(211)의 Cb 및 Cr 디블록킹 필터(309 및 311)의 상태를 결정한다. 예를 들어, 크로마 디블록킹 제어 비트는 크로마 필터링을 인에이블하는 로우로 부정되며 크로마 필터링을 디스에이블하는 하이로 표명되거나, 또는 그 반대이다.
도 6은 본 발명의 대안의 실시예에 따른 디블록킹 필터(600)를 도시하는 블록도이다. 디블록킹 필터(600)는 프로세서(603)에 연결된 메모리(601)를 포함하며, 이 프로세서는 본 기술 분야에 숙련된 자에게 알려진 바와 같이, 버스 구조 등과 같은 임의의 적합한 방식으로 메모리(601)에 연결된다. 프로세서(603)는 펌웨어 또는 소프트웨어 등의 모든 조합과 같이 어떤 형태의 코드를 실행하기 위한 마이크로컨트롤러 또는 마이크로프로세서 등과 같은 임의의 적합한 방식으로 구성된 다. 메모리(601)는 메모리(314)와 유사한 방식으로 UI 신호로부터 필터링되지 않은 비디오 정보를 수신하고 필터링된 비디오 정보를 FI 신호를 통해 제공할 수 있다. 도시된 바와 같이, 메모리(601)는 UI 신호로부터 수신된 루마 성분(605), Cb 크로마 성분(606), 및 Cr 크로마 성분(607)을 저장한다. 메모리(601)와 UI 및 FI 신호 간의 데이터 로딩은 프로세서(603)에 의해 제어될 수 있다. 프로세서(603)는 경계 강도 회로(313)의 기능과 인에이블될 때의 각 디블록킹 필터(307, 309 및 311)의 기능을 수행하도록 프로그램되거나 구성된다. FC 신호는 앞에서 기술한 바와 같이 디블록 필터링을 전부 디스에이블하거나 크로마 디블록 필터링만을 디스에이블하는 것과 같이 디블록 필터링을 제어하는 프로세서(603)에 제공되는 것으로 도시된다. FC 신호는 또한 프로세서(603)에게 UI 신호로부터 메모리(601)로의 데이터 로딩을 제어하도록 알려주는데 사용될 수 있다. 예를 들어, 만일 크로마 디블록킹 필터링이 디스에이블되면, UI(또는 어떤 외부 메모리)로부터 버퍼(601)로의 Cb 및 Cr의 어떤 데이터 로딩도 없을 수 있다.
도 7은 디블록킹 필터(600)의 디블록 필터링 기능을 수행할 때 프로세서(603)의 예시적인 동작을 도시하는 흐름도이다. 다양한 구성에서, 프로세서(603)는 비디오 인코더(100)에 대해 기술한 바와 유사한 인코딩 기능 또는 비디오 디코더(200)에 대해 설명한 바와 유사한 디코딩 기능을 수행할 수도 있다. 제1 블록(701)에서, FC 신호로부터 결정된 대로 디블록 필터링이 전부 디스에이블되는지가 조회된다. 만일 그러하다면, 동작은 블록(703)으로 진행하여, FI = UI로서 나타낸 바와 같이 UI 신호로부터의 데이터가 FI 신호로 전달된다. 이 경우, 메모 리(601)에 로딩하고 언로딩하는 것과 루마 및 크로마 정보에 대해 디블록 필터링을 수행하는 것과 연관된 모든 처리 사이클을 포함하는 상당량의 처리가 수행되지 않는다. 그러나, 앞에서 기술한 바와 같이, 디블록 필터링을 모두 디스에이블하면 잠재적으로 비디오 품질의 상당한 저하를 가져온다.
디블록 필터링이 블록(701)에서 결정된 바와 같이 전부 디스에이블되지 않으면, 동작은 그 대신에 블록(705)으로 진행하여, FC 신호에 의해 결정된 바대로 (루마 디블록 필터링을 인에이블된 상태로 유지하면서) 크로마 디블록 필터링만을 디스에이블하는 지를 조회한다. 만일 그렇지 않다면, 디블록 필터링이 모두 인에이블되며, 동작은 블록(707)으로 진행하여 루마 및 크로마 성분(605-607)이 메모리(601)에 로드된다. 그 다음, 동작은 블록(709)으로 진행하여 프로세서(601)에 의해 경계 강도 계산이 수행된다. 루마 성분(605)은 프로세서(601)에 의해 액세스되거나 프로세서(601)에 로드되어 경계 강도 계산이 수행된다. 그 다음 동작은 블록(711)으로 진행하여 루마 및 크로마 디블록킹 필터들이 경계 강도 계산에 근거하여 프로세서(601)에 의해 선택된다. 그 다음 동작은 블록(713)으로 진행하여 루마 성분(605)에 대하여 루마 디블록킹 필터링이 수행된다. 또 다시, 루마 성분(605)이 프로세서(601)에 의해 액세스되거나 프로세서(601)에 로드되고 상기 선택된 루마 디블록킹 필터에 따라서 필터링되며, 필터링된 정보는 메모리(601)에 다시 로드된다. 그 다음, 동작은 블록(715)으로 진행하여, 크로마 성분(606 및 607)에 대하여 크로마 디블록 필터링이 수행된다. 이 경우, 크로마 성분(606 및 607)은 각각 프로세서(601)에 의해 액세스되거나 프로세서(601)에 로드되고 Cb 및 Cr 성분을 위 해 선택된 크로마 디블록킹 필터에 따라서 필터링되며, 필터링된 정보는 다시 메모리(601)에 로드된다. 그 다음, 동작은 블록(717)으로 진행하여, 필터링된 루마 및 크로마 성분 정보가 FI 신호를 통해 제공된다.
다시 블록(705)을 참조하면, 만일 크로마 디블록 필터링만이 디스에이블되면, 동작은 그 대신에 블록(719)으로 진행하여 루마 성분(719)이 메모리(601)에 로드된다. 이 경우, 크로마 성분(606 및 607)을 메모리(601)에 로드하는 처리 사이클이 수행되지 않음으로써 처리 사이클이 감소된다. 그러나, 크로마 성분(606 및 607)을 메모리(601)에 로드하는 것은 어떤 이유로든 필요하거나 요구된다면 대안의 구성에서 또는 특정 조건 하에서 수행될 수 있다. 그 다음 동작은 블록(721)으로 진행하여 블록(709)에서 전술한 바와 유사한 방식으로 프로세서(601)에 의해 경계 강도 계산이 수행된다. 그 다음, 동작은 블록(723)으로 진행하여 루마 디블록킹 필터가 프로세서(601)에 의해 선택된다. 이 경우, 크로마 디블록 필터링이 디스에이블되고 그럼으로써 추가적인 프로세서 사이클을 절감하기 때문에 크로마 디블록킹 필터를 선택할 필요는 없다. 그 다음, 동작은 블록(725)으로 진행하여 루마 성분(605)에 대하여 루마 디블록 필터링이 수행된다. 블록(713)에서 전술한 바와 유사한 방식으로, 루마 성분(605)은 프로세서(601)에 의해 액세스되거나 프로세서(601)에 로드되고 선택된 루마 디블록킹 필터에 따라서 필터링되며, 필터링된 정보는 메모리(601)에 다시 로드된다. 이때, 동작은 블록(717)으로 바로 진행하여 필터링된 루마 성분 정보가 FI 신호를 통해 제공된다. 필터링된 루마 성분 정보는 다음 블록의 정보를 디블록하기 위한 경계 강도를 계산하기 위해 루마 버퍼(605)에 다시 기록될 수 있다. 블록(715)에서 기술한 바와 같이 크로마 디블록 필터링을 위해 수행되는 기능들이 모두 수행되지 않음으로써, 크로마 디블록 필터링이 수행되지 않기 때문에, 처리 사이클이 실질적으로 감소되며 디블록 필터링에 필요한 시간이 감소된다. 더욱이, 처음부터 로드되지 않기 때문에, 크로마 정보를 메모리(601)로부터 FI 신호로 언로딩(unloading)하는 것과 연관된 처리 사이클이 잠재적으로 취소된다.
디블록킹 필터(600)는 크로마 디블록 필터링이 디스에이블될 때 처리 사이클과 전력 소비의 양측면에서 상당량의 절감을 제공한다. 메모리(601)에 데이터를 로딩하고 언로딩하는 것이 상당히 감소되며 크로마 디블록 필터링과 연관된 처리 사이클이 모두 취소된다. 그래서 크로마 디블록 필터링의 디스에이블은 비디오 정보의 상당한 저하 없이도 상당한 절감을 가져온다.
도 8은 예시적인 포스트 처리 시스템(800)의 간략한 블록도이다. 필터링되지 않은 비디오 정보는 포스트 프로세서(803)의 입력에 연결된 출력을 갖는 비디오 버퍼(801)에 저장된다. 포스트 프로세서(803)는 UI 신호를 수신하고 전술한 바와 같이 FC 신호에 의해 제어되는 FI 신호를 제공하는 디블록킹 필터(805)를 포함한다. 디블록킹 필터(805)는 디블록킹 필터(300 또는 600) 중 어느 하나로서 구성된다. 포스트 프로세서(803)는 디링잉(de-ringing), 리사이징(resizing)과 같이 디블록킹과 다른 부가적인 기능을 수행할 수 있다. 신호 FI'로서 도시된 포스트 프로세서(803)의 출력은 디스플레이 디바이스(807)에 제공된다. FI' 신호는 추가의 포스트 처리가 수행될 수 있기 때문에 FI 신호와 구별된다. 일 실시예에서, 비디 오 버퍼(801) 내의 필터링되지 않은 비디오 정보는 루프 디블록 필터링을 갖지 않거나 또는 디블록킹 필터가 전부 턴오프된 비디오 시스템으로부터의 필터링되지 않은 비디오 정보이다. 예를 들어, 필터링되지 않은 비디오 정보는 H.263 MPEG 비디오 시스템, MPEG4-파트2 비디오 시스템, 또는 디블록킹 필터가 전부 셧오프된 H.264 파트 10 비디오 시스템으로부터 제공될 수 있다. 이 경우, 디블록킹 필터(805)는 필터링되지 않은 데이터에 대한 포스트 디블록 필터링 처리를 수행하는데, 이 때에, 디블록킹 필터는 인코딩/디코딩 루프 내에서 제공되지 않는다.
본 발명의 실시예에 따라 루마 정보 및 크로마 정보를 포함하는 비디오 정보를 디블록 필터링하기 위한 디블록 필터는 루마 디블록킹 필터, 크로마 디블록킹 필터 및 제어 로직을 포함한다. 루마 디블록킹 필터는 루마 정보를 디블록 필터링하며, 크로마 디블록킹 필터는 크로마 정보를 디블록 필터링한다. 제어 로직은 루마 디블록킹 필터가 인에이블되는 동안 크로마 디블록킹 필터를 선택적으로 인에이블 및 디스에이블하도록 구성된다.
메모리는 루마 및 크로마 정보를 저장하기 위해 제공될 수 있다. 이 경우, 제어 로직은 크로마 디블록킹 필터를 메모리와 선택적으로 디커플링하는 적어도 하나의 스위칭 디바이스를 포함할 수 있다. 크로마 디블록킹 필터는 인에이블 입력을 포함할 수 있으며, 여기서 제어 로직은 인에이블 신호를 크로마 디블록킹 필터의 인에이블 입력에 제공한다. 디블록킹 필터는 루마 정보를 수신하는 입력과 경계 강도 신호를 제공하는 출력을 갖는 경계 강도 회로를 더 포함할 수 있고, 여기서 크로마 디블록킹 필터는 강도 신호를 수신하는 강도 선택 입력을 갖는다. 이 경우, 제어 로직은 경계 강도 회로의 출력을 크로마 디블록킹 필터의 강도 선택 입력과 선택적으로 디커플링하는 스위치 디바이스를 포함할 수 있다. 크로마 디블록킹 필터는 청색 루마 차 디블록킹 필터 및 적색 루마 차 디블록킹 필터를 포함할 수 있다. 이중(dual) 차 크로마 디블록킹 필터의 경우에 있어서, 제어 로직은 청색 및 적색 루마 차 디블록킹 필터를 선택적으로 인에이블 및 디스에이블하도록 구성된다.
대안의 구성에서, 디블록킹 필터는 비디오 정보를 저장하는 메모리 및 프로세서를 포함한다. 프로세서는 루마 디블록킹 필터, 크로마 디블록킹 필터 및 제어 로직을 구현하도록 구성되며, 크로마 디블록 필터링을 선택적으로 디스에이블한다. 프로세서는 메모리로의 비디오 정보의 저장(예컨대, 로딩 및 언로딩)을 제어할 수 있으며, 크로마 디블록 필터링이 디스에이블될 때 크로마 정보를 메모리에 저장하는 것을 선택적으로 바이패스할 수 있다.
본 발명의 일 실시예에 따른 비디오 정보 처리 시스템은 처리 회로 및 디블록킹 필터를 포함한다. 처리 회로는 크로마 성분 및 루마 성분을 포함하는 비디오 정보를 제공한다. 디블록킹 필터는 비디오 정보를 수신하는 입력과 필터링된 비디오 정보를 제공하는 출력을 가지며, 루마 디블록 필터링이 인에이블되는 동안 크로마 디블록 필터링을 선택적으로 디스에이블하도록 구성된다.
처리 회로는 비디오 인코더 및 제어 로직을 포함할 수 있다. 비디오 인코더는 비디오 정보를 재구성된 비디오 정보로서 제공한다. 제어 로직은 필터 제어 신호를 디블록킹 필터에 제공하여 재구성된 비디오 정보를 처리하는 동안 크로마 디 블록 필터링을 디스에이블하고 루마 디블록 필터링을 인에이블한다. 일 구성에서, 비디오 인코더는 나머지 정보를 생성하고, 나머지 정보를 재구성된 비디오 정보로 변환하고, 나머지 정보를 인코딩된 비트스트림 내 인코딩된 정보로 인코딩하며, 인코딩된 정보와 연관된 인코딩된 비트스트림에 제어 정보를 포함시킨다. 제어 정보는 인코딩된 정보를 처리할 때 크로마 디블록 필터링을 디스에이블하고 루마 디블록 필터링을 인에이블하는 것을 나타낸다.
또 다른 실시예에서, 처리 회로는 비디오 디코더 및 제어 로직을 포함한다. 비디오 디코더는 비디오 정보를 디코딩된 재구성 비디오 정보로서 제공하며, 제어 로직은 필터 제어 신호를 디블록킹 필터에 제공하여, 디코딩된 재구성 비디오 정보를 처리하는 동안 크로마 디블록 필터링을 디스에이블하고 루마 디블록 필터링을 인에이블한다. 보다 구체적인 구성으로, 비디오 디코더는 입력 인코딩된 비트스트림을 디코딩된 재구성 비디오 정보로 디코딩하고 디코딩된 재구성 비디오 정보와 연관된 인코딩된 비트스트림에서 제어 정보를 검색한다. 제어 정보는 디코딩된 재구성 비디오 정보를 처리할 때 크로마 디블록 필터링을 디스에이블하고 루마 디블록 필터링을 인에이블하는 것을 나타낸다.
또 다른 실시예에서, 처리 회로는 비디오 정보를 저장하는 메모리를 포함할 수 있으며, 여기서 디블록킹 필터는 비디오 정보를 필터링하는 포스트 프로세서를 포함한다.
디블록킹 필터는 루마 성분을 디블록 필터링하는 루마 디블록킹 필터, 크로마 성분을 디블록 필터링하는 크로마 디블록킹 필터, 및 루마 디블록킹 필터가 인 에이블되는 동안 크로마 디블록킹 필터를 선택적으로 인에이블 및 디스에이블하는 제어 로직을 포함할 수 있다. 디블록킹 필터는 비디오 정보를 저장하는 메모리와, 루마 디블록 필터링 및 크로마 디블록 필터링을 수행하는 프로세서를 포함하며, 프로세서는 크로마 디블록 필터링을 선택적으로 디스에이블한다.
본 발명의 실시예에 따라서 비디오 정보를 디블록 필터링하는 방법은 필터링되지 않은 루마 정보 및 필터링되지 않은 크로마 정보를 수신하는 단계, 크로마 디블록 필터링을 디스에이블하는 단계, 필터링되지 않은 루마 정보를 디블록 필터링하여 필터링된 루마 정보를 제공하는 단계, 및 필터링된 루마 정보를 필터링되지 않은 크로마 정보와 결합하여 필터링된 비디오 정보를 출력하는 단계를 포함한다. 이 방법은 적어도 하나의 크로마 디블록킹 필터를 디커플링하는 단계를 포함할 수 있다. 이 방법은 적어도 하나의 크로마 디블록킹 필터의 입력 및 출력을 디커플링하는 단계를 포함할 수 있다. 이 방법은 적어도 하나의 크로마 디블록킹 필터를 디스에이블하는 단계를 포함할 수 있다. 이 방법은 디블록 필터 제어 신호를 크로마 디블록 필터링 디스에이블 신호로 디코딩하는 단계를 포함할 수 있다.
본 발명이 본 발명의 바람직한 예를 참조하여 상세히 기술되었지만, 다른 버전(version)과 변형이 가능하며 예측된다. 예를 들어, 본 명세서에서 기술된 회로 또는 로직 블록은 별개의 회로 또는 집적 회로 또는 소프트웨어나 임의의 대안의 구성으로서 구현될 수 있다. 또한, 본 발명이 본 명세서에서 비디오에 대하여 개시되었지만, 본 발명은 비디오(예컨대, MPEG 등) 및, 예를 들어, JPEG, MJPEG, JPEG2000, MJPEG2000 등과 같은 이미지 또는 이미지 시퀀싱과 같이, 루마 및 크로 마 정보를 포함하는 임의의 "비디오 정보"에 더 일반적으로 적용되는 것으로 인식된다. 본 명세서에서 사용된 "비디오 정보" 라는 용어는 루마 및 크로마 정보를 포함하는 임의의 비디오 또는 이미지나 이미지 시퀀스 정보에 적용한다. 마지막으로, 본 기술 분야에 숙련된 자들은 첨부된 청구범위에서 규정된 본 발명의 원리 및 범위를 벗어나지 않고 본 발명과 동일한 목적을 실행하는 다른 구조를 설계 또는 변형하는 것을 기초로 개시된 개념과 특정 실시예를 용이하게 사용할 수 있음을 안다.

Claims (20)

  1. 루마(luma) 정보 및 크로마(chroma) 정보를 포함하는 비디오 정보를 디블록 필터링하는 디블록킹 필터(deblocking filter)로서,
    상기 루마 정보를 디블록 필터링하는 루마 디블록킹 필터와,
    상기 크로마 정보를 디블록 필터링하는 크로마 디블록킹 필터와,
    상기 루마 디블록킹 필터가 인에이블되는 동안 상기 크로마 디블록킹 필터를 선택적으로 인에이블 및 디스에이블하는 제어 로직
    을 포함하는 디블록킹 필터.
  2. 제1항에 있어서,
    상기 루마 정보 및 상기 크로마 정보를 저장하는 메모리를 더 포함하며,
    상기 제어 로직은 상기 크로마 디블록킹 필터를 상기 메모리로부터 선택적으로 디커플링(decouple)하는 적어도 하나의 스위칭 디바이스를 포함하는 디블록킹 필터.
  3. 제1항에 있어서,
    상기 크로마 디블록킹 필터는 인에이블 입력을 포함하며, 상기 제어 로직은 인에이블 신호를 상기 크로마 디블록킹 필터의 상기 인에이블 입력에 제공하는 디블록킹 필터.
  4. 제1항에 있어서,
    상기 루마 정보를 수신하는 입력 및 경계 강도 신호(boundary strength signal)를 제공하는 출력을 갖는 경계 강도 회로를 더 포함하며,
    상기 크로마 디블록킹 필터는 상기 강도 신호를 수신하는 강도 선택 입력을 가지며,
    상기 제어 로직은 상기 경계 강도 회로의 상기 출력을 상기 크로마 디블록킹 필터의 상기 강도 선택 입력으로부터 선택적으로 디커플링하는 스위치 디바이스를 포함하는 디블록킹 필터.
  5. 제1항에 있어서,
    상기 크로마 디블록킹 필터는 청색 루마 차 디블록킹 필터 및 적색 루마 차 디블록킹 필터를 포함하며,
    상기 제어 로직은 상기 청색 및 적색 루마 차 디블록킹 필터를 선택적으로 인에이블 및 디스에이블하는 디블록킹 필터.
  6. 제1항에 있어서,
    상기 비디오 정보를 저장하는 메모리와,
    상기 메모리에 연결된 프로세서를 더 포함하며,
    상기 프로세서는 상기 루마 디블록킹 필터, 상기 크로마 디블록킹 필터 및 상기 제어 로직을 구현하고 크로마 디블록 필터링을 선택적으로 디스에이블하는 디블록킹 필터.
  7. 제6항에 있어서,
    상기 프로세서는 상기 비디오 정보를 상기 메모리에 저장하는 것을 제어하며, 상기 프로세서는 크로마 디블록 필터링이 디스에이블될 때 상기 크로마 정보를 상기 메모리에 저장하는 것을 선택적으로 바이패스(bypass)하는 디블록킹 필터.
  8. 비디오 정보 처리 시스템으로서,
    크로마 성분 및 루마 성분을 포함하는 비디오 정보를 제공하는 처리 회로와,
    상기 비디오 정보를 수신하는 입력 및 필터링된 비디오 정보를 제공하는 출력을 가지며, 루마 디블록 필터링이 인에이블되는 동안 크로마 디블록 필터링을 선택적으로 디스에이블하는 디블록킹 필터
    를 포함하는 비디오 정보 처리 시스템.
  9. 제8항에 있어서,
    상기 처리 회로는,
    상기 비디오 정보를 재구성된 비디오 정보로서 제공하는 비디오 인코더와,
    상기 재구성된 비디오 정보를 처리하는 동안 크로마 디블록 필터링을 디스에이블하고 루마 디블록 필터링을 인에이블하는 필터 제어 신호를 상기 디블록킹 필 터에 제공하는 제어 로직을 포함하는 비디오 정보 처리 시스템.
  10. 제9항에 있어서,
    상기 비디오 인코더는 나머지 정보를 생성하고, 상기 나머지 정보를 상기 재구성된 비디오 정보로 변환하고, 상기 나머지 정보를 인코딩된 비트스트림의 인코딩된 정보로 인코딩하고, 상기 인코딩된 정보와 연관된 상기 인코딩된 비트스트림에 제어 정보를 포함시키며,
    상기 제어 정보는 크로마 디블록 필터링을 디스에이블하고 루마 디블록 필터링을 인에이블하는 것을 나타내는 비디오 정보 처리 시스템.
  11. 제8항에 있어서,
    상기 처리 회로는,
    상기 비디오 정보를 디코딩된 재구성 비디오 정보로서 제공하는 비디오 디코더와,
    상기 디코딩된 재구성 비디오 정보를 처리하는 동안 크로마 디블록 필터링을 디스에이블하고 루마 디블록 필터링을 인에이블하는 필터 제어 신호를 상기 디블록킹 필터에 제공하는 제어 로직을 포함하는 비디오 정보 처리 시스템.
  12. 제11항에 있어서,
    상기 비디오 디코더는 입력 인코딩된 비트스트림을 상기 디코딩된 재구성 비 디오 정보로 디코딩하고 상기 디코딩된 재구성 비디오 정보와 연관된 상기 인코딩된 비트스트림에서 제어 정보를 검색하며,
    상기 제어 정보는 크로마 디블록 필터링을 디스에이블하고 루마 디블록 필터링을 인에이블하는 것을 나타내는 비디오 정보 처리 시스템.
  13. 제8항에 있어서,
    상기 처리 회로는 상기 비디오 정보를 저장하는 메모리를 포함하며, 상기 디블록킹 필터는 상기 비디오 정보를 필터링하는 포스트 프로세서를 포함하는 비디오 정보 처리 시스템.
  14. 제8항에 있어서,
    상기 디블록킹 필터는,
    상기 루마 성분을 디블록 필터링하는 루마 디블록킹 필터와,
    상기 크로마 성분을 디블록 필터링하는 크로마 디블록킹 필터와,
    상기 루마 디블록킹 필터가 인에이블되는 동안 상기 크로마 디블록킹 필터를 선택적으로 인에이블 및 디스에이블하는 제어 로직을 포함하는 비디오 정보 처리 시스템.
  15. 제8항에 있어서,
    상기 디블록킹 필터는,
    상기 비디오 정보를 저장하는 메모리와,
    상기 메모리에 연결된 프로세서를 포함하며,
    상기 프로세서는 루마 디블록 필터링 및 크로마 디블록 필터링을 수행하며,
    상기 프로세서는 크로마 디블록 필터링을 선택적으로 디스에이블하는 비디오 정보 처리 시스템.
  16. 비디오 정보를 디블록 필터링하는 방법으로서,
    필터링되지 않은 루마 정보 및 필터링되지 않은 크로마 정보를 수신하는 단계와,
    크로마 디블록 필터링을 디스에이블하는 단계와,
    상기 필터링되지 않은 루마 정보를 디블록 필터링하여 필터링된 루마 정보를 제공하는 단계와,
    상기 필터링된 루마 정보를 상기 필터링되지 않은 크로마 정보와 결합하여 필터링된 비디오 정보를 출력하는 단계
    를 포함하는 비디오 정보 디블록 필터링 방법.
  17. 제16항에 있어서,
    상기 크로마 디블록 필터링을 디스에이블하는 단계는 적어도 하나의 크로마 디블록킹 필터를 디커플링하는 단계를 포함하는 비디오 정보 디블록 필터링 방법.
  18. 제17항에 있어서,
    상기 크로마 디블록킹 필터를 디커플링하는 단계는 상기 적어도 하나의 크로마 디블록킹 필터의 입력 및 출력을 디커플링하는 단계를 포함하는 비디오 정보 디블록 필터링 방법.
  19. 제16항에 있어서,
    상기 크로마 디블록 필터링을 디스에이블하는 단계는 적어도 하나의 크로마 디블록킹 필터를 디스에이블하는 단계를 포함하는 비디오 정보 디블록 필터링 방법.
  20. 제16항에 있어서,
    디블록 필터 제어 신호를 크로마 디블록 필터링 디스에이블 신호로 디코딩하는 단계를 더 포함하는 비디오 정보 디블록 필터링 방법.
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