KR20090061594A - 박막 트랜지스터, 전기 광학 장치 및 전자 기기 - Google Patents
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Abstract
p형의 반도체 특성을 갖는 유기 반도체 재료를 함유하는 유기 반도체층을 구비하는 박막 트랜지스터에서, 오프 전류가 커지는 것을 억제하여, 트랜지스터 특성이 우수한 박막 트랜지스터, 이러한 트랜지스터를 구비한 신뢰성이 우수한 전기 광학 장치 및 전자 기기를 제공하는 것이다. 본 발명의 박막 트랜지스터는, 소스 전극(5) 및 드레인 전극(6)과, 유기 반도체층(4)과, 제1 절연층(3)과, 게이트 전극(2)과, 제2 절연층(7)을 갖고, 유기 반도체층(4)이 p형의 반도체 특성을 갖는 유기 반도체 재료를 함유하며, 또한, 제2 절연층(7)이 하기 화학식 1로 표현되는 화합물을 함유하고, 이것에 의해, 유기 반도체층(4)에 대하여 제2 절연층(7)으로부터 전자가 부여되도록 구성되어 있다.
<화학식 1>
[상기 화학식에서, R1 및 R2는, 각각 독립적으로, 치환 또는 무치환의 알킬렌기를 나타내고, X1, X2, X3 및 X4는 수소 원자 또는 전자 공여성기를 나타내며, n은 100 내지 100000을 나타낸다. 단，X1, X2, X3 및 X4 중 적어도 1개는 전자 공여성기임]
게이트 전극, 절연층, 유기 반도체층, 박막 트랜지스터, 전기 광학 장치, 전기 기기
Description
본 발명은, 박막 트랜지스터, 전기 광학 장치 및 전자 기기에 관한 것이다.
최근, 실리콘으로 대표되는 무기 재료를 이용한 박막 전계 효과형 트랜지스터로부터 치환되는 디바이스로서, 유기 반도체 재료를 이용한 유기 박막 전계 효과형 트랜지스터가 주목받고 있다.
이것은, Ⅰ) 무기 반도체 재료에 비하여 매우 저온 프로세스로 제조할 수 있기 때문에, 기판으로서 플라스틱 기판이나 필름을 이용할 수 있어, 플렉시블하고 경량, 깨지기 어려운 박막 트랜지스터를 제작할 수 있다고 하는 점, Ⅱ) 유기 재료를 함유하는 용액을 공급하는 도포법이나 인쇄법과 같은 간편한 방법에 의해, 단시간에 박막 트랜지스터의 제조가 가능하여, 프로세스 코스트, 장치 코스트를 매우 낮게 억제할 수 있다고 하는 점, Ⅲ) 유기 반도체 재료의 베리에이션이 풍부하여, 분자 구조를 변화시킴으로써 용이하게 재료 특성, 박막 트랜지스터 특성을 근본적으로 변화시킬 수 있다고 하는 점, Ⅳ) 유기 반도체 재료의 서로 다른 기능을 조합함으로써, 무기 반도체 재료에서는 불가능한 기능 및 박막 트랜지스터 특성을 실현 하는 것도 가능하다고 하는 특징을 갖고 있는 점 등에 의한 것이다.
이와 같은 박막 트랜지스터는, 유기 반도체층이 p형의 반도체 특성을 갖는 유기 반도체 재료로 구성되는 경우, 게이트 전극에 전압을 걸지 않을 때(오프 상태)에는 소스 전극 및 드레인 전극 사이에는 전류가 흐르지 않고, 게이트 전극에 마이너스의 전압을 걸면(온 상태) 소스 전극 및 드레인 전극 사이에 전류가 흐르는 스위칭 소자이다.
따라서, 스위칭 소자로서 우수한 기능을 발휘시키기 위해서는, 오프 상태에서 전류가 거의 흐르지 않고, 온 상태에서 많은 전류가 흐르는 박막 트랜지스터의 개발이 요구되고 있다.
그리고, 최근의 박막 트랜지스터의 연구·개발의 성과로서, 종래에는, 오프 상태에서 전류를 거의 흐르지 않게 하는 것은 비교적 용이하고, 온 상태에서 많은 전류가 흐르는 박막 트랜지스터를 제조하는 것이 극히 곤란하였지만, 최근에는 이와 같은 온 상태에서의 문제가 해소되었다(예를 들면, 특허 문헌 1 참조).
그러나, 온 상태에서 보다 많은 전류가 흐르는 박막 트랜지스터를 제조할 수 있게 되었지만, 이것에 수반하여, 반대로, 오프 상태에서 전류가 흐르게 된다고 하는 문제가 새롭게 생기고 있다.
[특허 문헌 1] 일본 특허 공개 제2005-101555호 공보
본 발명의 목적은, p형의 반도체 특성을 갖는 유기 반도체 재료를 함유하는 유기 반도체층을 구비하는 박막 트랜지스터에서, 오프 전류가 커지는 것을 억제하여, 트랜지스터 특성이 우수한 박막 트랜지스터, 이러한 트랜지스터를 구비한 신뢰성이 우수한 전기 광학 장치 및 전자 기기를 제공하는 것에 있다.
이러한 목적은, 하기의 본 발명에 의해 달성된다.
본 발명의 박막 트랜지스터는, 서로 이격하여 배치된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극 사이에, 이들을 접속하도록 형성된 유기 반도체층과, 상기 유기 반도체층의 한쪽의 면측에 형성된 제1 절연층과, 상기 유기 반도체층, 상기 소스 전극 및 상기 드레인 전극에 대하여, 상기 제1 절연층을 개재하여 형성된 게이트 전극과, 상기 유기 반도체층, 상기 소스 전극 및 상기 드레인 전극에 대하여, 상기 제1 절연층과 반대측에 형성된 제2 절연층을 갖고, 상기 유기 반도체층이 p형의 반도체 특성을 갖는 유기 반도체 재료를 함유하고, 또한, 상기 제2 절연층이 하기 화학식 1로 표현된 화합물을 함유하고, 이것에 의해, 상기 유기 반도체층에 대하여 상기 제2 절연층으로부터 전자가 부여되도록 구성한 것을 특징으로 한다.
<화학식 1>
[상기 화학식에서, R1 및 R2는, 각각 독립적으로, 치환 또는 무치환의 알킬렌기를 나타내고, X1, X2, X3 및 X4는 수소 원자 또는 전자 공여성기를 나타내며, n은 100 내지 100000을 나타낸다. 단，X1, X2, X3 및 X4 중 적어도 1개는 전자 공여성기임]
이것에 의해, p형의 반도체 특성을 갖는 유기 반도체 재료를 함유하는 유기 반도체층을 구비하는 박막 트랜지스터에서, 오프 전류가 커지는 것을 억제하여, 트랜지스터 특성이 우수한 박막 트랜지스터로 할 수 있다.
본 발명의 박막 트랜지스터에서는, 상기 알킬렌기는, 탄소수 1 내지 20의 알킬렌기인 것이 바람직하다.
이것에 의해, 화학식 1로 표현되는 화합물의 합성이 용이하게 되어, 코스트를 낮게 억제한 박막 트랜지스터를 간편하게 얻을 수 있다.
본 발명의 박막 트랜지스터에서는, 기 X1, 기 X2, 기 X3 및 기 X4는, 그 중 어느 2개가 상기 전자 공여성기인 것이 바람직하다.
이것에 의해, 화학식 1로 표현되는 화합물의 합성이 용이하게 되어, 코스트 를 낮게 억제한 박막 트랜지스터를 간편하게 얻을 수 있다.
본 발명의 박막 트랜지스터에서는, 상기 화학식 1의 화합물로서, 상기 기 X1, 기 X2, 기 X3 및 기 X4의 조합이 서로 다른 것을 2종 이상 함유하는 것이 바람직하다.
이러한 구성으로 하는 것, 즉 상기 화학식 1로 표현되는 화합물로서 2종 이상 함유하는 구성으로 함으로써, 제2 절연층 내에 포함되는 전자 공여성기의 수를 비교적 용이하게 조정할 수가 있고, 나아가서는, 제2 반도체층으로부터 유기 반도체층에 대하여 부여되는 전자의 수를 비교적 용이하게 조정할 수 있다.
본 발명의 박막 트랜지스터에서는, 상기 전자 공여성기는, 아미노기를 갖는 기인 것이 바람직하다.
아미노기는, 특히 우수한 전자 공여성을 나타냄과 함께, 전자 공여성기로서 아미노기를 구비하는 화학식 1로 표현되는 화합물은, 합성이 용이하기 때문에, 전자 공여성기로서 바람직하게 선택된다.
본 발명의 박막 트랜지스터에서는, 상기 p형의 반도체 특성을 갖는 유기 반도체 재료는, 티오펜계 재료인 것이 바람직하다.
티오펜계 재료를 유기 반도체 재료로서 이용하였을 때에, 오프 상태에서 전류가 흐른다고 하는 문제가 특히 현저하게 생기지만, 이와 같은 유기 반도체 재료로서 티오펜계 재료를 함유하는 박막 트랜지스터에 본 발명을 적용함으로써, 상기 문제점이 확실하게 해소된다.
본 발명의 박막 트랜지스터에서는, 상기 화학식 1의 화합물은, 그 중량 평균 분자량이 1만 내지 100만인 것이 바람직하다.
이러한 범위 내이면, 상기 화학식 1로 표현되는 화합물을 간편하게 합성할 수 있어, 전자 공여성기의 증가에 의해 제2 절연층으로부터 유기 반도체층으로 전자를 확실하게 공여할 수 있다.
본 발명의 박막 트랜지스터에서는, 상기 화학식 1의 화합물로서, 하기 화학식 2로 표현되는 폴리-(아미노)-p-크실렌 및 하기 화학식 3으로 표현되는 폴리-(메틸 아미노)-p-크실렌 중 적어도 1종을 함유하는 것이 바람직하다.
<화학식 2>
<화학식 3>
[상기 화학식에서, n은 100 내지 100000을 나타냄]
이것에 의해, 오프 전류가 커지는 것을 보다 확실하게 억제하여, 보다 고성능의 박막 트랜지스터로 할 수 있다.
본 발명의 박막 트랜지스터에서는, 상기 제2 절연층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 유기 반도체층과, 상기 제1 절연층과, 상기 게이트 전극은, 기판상에 형성되어 있으며, 상기 게이트 전극은, 상기 소스 전극 및 드레인 전극보다도, 상기 기판에 대하여 멀리 있는 것이 바람직하다.
본 발명의 박막 트랜지스터에서는, 상기 기판상에, 상기 제2 절연층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 유기 반도체층과, 상기 제1 절연층과, 상기 게이트 전극이, 이 순서로 적층하여 형성되는 것이 바람직하다.
이것에 의해, p형의 반도체 특성을 갖는 유기 반도체 재료를 함유하는 유기 반도체층을 구비하는 박막 트랜지스터에서, 오프 전류가 커지는 것을 억제하여, 트랜지스터 특성이 우수한 박막 트랜지스터로 할 수 있다.
본 발명의 박막 트랜지스터에서는, 상기 기판상에, 상기 제2 절연층과, 상기 유기 반도체층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 제1 절연층과, 상기 게이트 전극이, 이 순서로 적층하여 형성되는 것이 바람직하다.
이것에 의해, p형의 반도체 특성을 갖는 유기 반도체 재료를 함유하는 유기 반도체층을 구비하는 박막 트랜지스터에서, 오프 전류가 커지는 것을 억제하여, 트랜지스터 특성이 우수한 박막 트랜지스터로 할 수 있다.
본 발명의 박막 트랜지스터에서는, 상기 제2 절연층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 유기 반도체층과, 상기 제1 절연층과, 상기 게이트 전극 은, 기판상에 형성되어 있으며, 상기 게이트 전극은, 상기 소스 전극 및 드레인 전극보다도, 상기 기판에 대하여 가까이에 있는 것이 바람직하다.
본 발명의 박막 트랜지스터에서는, 상기 기판상에, 상기 게이트 전극과, 상기 제1 절연층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 유기 반도체층과, 상기 제2 절연층이, 이 순서로 적층하여 형성되는 것이 바람직하다.
이것에 의해, p형의 반도체 특성을 갖는 유기 반도체 재료를 함유하는 유기 반도체층을 구비하는 박막 트랜지스터에서, 오프 전류가 커지는 것을 억제하여, 트랜지스터 특성이 우수한 박막 트랜지스터로 할 수 있다.
본 발명의 박막 트랜지스터에서는, 상기 기판상에, 상기 게이트 전극과, 상기 제1 절연층과, 상기 유기 반도체층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 제2 절연층이, 이 순서로 적층하여 형성되는 것이 바람직하다.
이것에 의해, p형의 반도체 특성을 갖는 유기 반도체 재료를 함유하는 유기 반도체층을 구비하는 박막 트랜지스터에서, 오프 전류가 커지는 것을 억제하여, 트랜지스터 특성이 우수한 박막 트랜지스터로 할 수 있다.
본 발명의 전기 광학 장치는, 본 발명의 박막 트랜지스터를 구비하는 것을 특징으로 한다.
이것에 의해, 신뢰성이 높은 전기 광학 장치를 제공할 수 있다.
본 발명의 전자 기기는, 본 발명의 전기 광학 장치를 구비하는 것을 특징으로 한다.
이것에 의해, 신뢰성이 높은 전자 기기를 제공할 수 있다.
이하, 본 발명의 박막 트랜지스터, 전기 광학 장치 및 전자 기기에 대하여, 첨부 도면에 나타내는 바람직한 실시 형태에 기초하여 상세히 설명한다.
<제1 실시 형태>
우선, 본 발명의 박막 트랜지스터의 제1 실시 형태에 대하여 설명한다.
(1) 박막 트랜지스터
도 1은, 본 발명의 박막 트랜지스터의 제1 실시 형태를 나타내는 도면이며, 박막 트랜지스터(1)의 개략 종단면도면이다. 또한, 이하의 설명에서는, 도 1에서의 상측을 '위', 하측을 '아래'로 하여 설명한다.
도 1에 도시한 본 실시 형태의 박막 트랜지스터(1)는, 게이트 전극(2)과, 제1 절연층(3)과, 유기 반도체층(4)과, 소스 전극(5) 및 드레인 전극(6)과, 제2 절연층(7)으로 구성되어 있으며, 기판(8) 위에, 제2 절연층(7), 소스 전극(5) 및 드레인 전극(6), 유기 반도체층(4), 제1 절연층(3)과 게이트 전극(2)이, 이 순서로 적층하여 형성되어 있다. 즉, 본 실시 형태의 박막 트랜지스터(1)는, 톱 게이트·보텀 컨택트형의 구성을 이루는 유기 박막 트랜지스터이다.
이하, 이들 각 부의 구성에 대하여, 순차적으로 설명한다.
게이트 전극(2)은, 유기 반도체층(4)에 전계를 부여하기 위한 것으로, 도 1 에 도시한 바와 같이, 기판(8)의 한쪽의 면측에 형성되고, 소스 전극(5) 및 드레인 전극(6)에 접하지 않고, 제1 절연층(3) 위에 접하여 형성되어 있다.
환언하면, 게이트 전극(2)은, 유기 반도체층(4), 소스 전극(5) 및 드레인 전 극(6)에 대하여, 제1 절연층(3)을 개재하여 형성되어 있다.
또한, 본 실시 형태에서는, 게이트 전극(2)은, 소스 전극(5) 및 드레인 전극(6)보다도, 상측에 위치하는(기판(8)에 대하여 멀리 있는) 톱 게이트형의 박막 트랜지스터(1)로 되어 있다.
이러한 게이트 전극(2)의 재료는, 도전성을 갖는 재료이면 특별히 한정되지 않는다. 구체적인 재료로서, 예를 들면, 크롬, 알루미늄, 탄탈, 몰리브덴, 니오븀, 구리, 은, 금, 백금, 플라티넘, 팔라듐, 인듐, 니켈 및 네오디뮴 등의 금속 혹은 그들의 합금, 또는, 산화아연, 산화주석, 산화인듐 및 산화갈륨 등의 도전성 금속 산화물 혹은 인듐 주석 복합 산화물(ITO), 인듐 아연 복합 산화물(IZO), 알루미늄 아연 복합 산화물(AZO) 및 갈륨 아연 복합 산화물(GZO) 등의 도전성 금속 복합 산화물, 또는, 폴리아닐린, 폴리피롤, 폴리티오펜 및 폴리아세틸렌 등의 도전성 고분자 혹은 그들에, 염산, 황산, 술폰산 등의 산, 육불화인, 오불화비소, 염화철 등의 루이스 산, 요오드 등의 할로겐 원자, 나트륨, 칼륨 등의 금속 원자 등의 도우펀트를 첨가한 것, 혹은, 카본 블랙이나 금속 입자를 분산한 도전성의 복합 재료를 들 수 있다. 또한, 금속 미립자와 그래파이트와 같은 도전성 입자를 함유하는 폴리머 혼합물을 이용할 수도 있다. 이들은, 1종 또는 2종 이상을 조합하여 이용할 수도 있다. 이들 중, 금속의 합금이 바람직하며, 금과 크롬의 합금이 보다 바람직하다. 이것에 의해, 보다 현저하게 전기가 흘러, 우수한 특성을 갖는 트랜지스터를 포함하는 박막 트랜지스터(1)를 얻을 수 있다.
게이트 전극(2)의 평균 두께는, 특별히 한정되지 않지만, 0.1 내지 2000㎚ 정도인 것이 바람직하고, 1 내지 1000㎚ 정도인 것이 보다 바람직하다.
제1 절연층(3)은, 게이트 전극(2)에 대하여 소스 전극(5) 및 드레인 전극(6)을 절연하기 위한 층, 소위 게이트 절연막이며, 유기 반도체층(4)의 한쪽의 면(상면) 측에 형성되고, 게이트 전극(2)과 유기 반도체층(4) 사이에 개재하여, 그 상면에서 게이트 전극(2)과, 그 하면에서 유기 반도체층(4)과, 각각, 접하여 형성되어 있다.
이러한 제1 절연층(3)의 재료는, 절연성을 갖는 것이면 특별히 한정되지 않고, 유기계 절연 재료, 무기계 절연 재료, 또는 이들 절연 재료의 혼합재를 이용할 수 있다.
유기계 절연 재료로서는, 폴리메틸메타크릴레이트, 폴리비닐페놀, 폴리이미드, 폴리스티렌, 폴리비닐알코올, 폴리비닐아세테이트 등의 고분자 재료를 들 수 있으며, 이들 중 1종 또는 2종 이상을 조합하여 이용할 수 있다.
또한, 이 유기계 절연 재료로서, 후술하는 화학식 1로 표현되는 화합물도 이용할 수 있다.
무기계 절연 재료로서는, 산화규소, 산화알루미늄, 산화탄탈, 산화지르코늄, 산화세륨, 산화아연 및 산화코발트 등의 금속 산화물, 질화규소, 질화알루미늄, 질화지르코늄, 질화세륨, 질화아연, 질화코발트, 질화티탄 및 질화탄탈 등의 금속 질화물, 티탄산바륨스트론튬 및 지르코늄티탄산납 등의 금속 복합 산화물을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 이용할 수 있다.
제1 절연층(3)의 평균 두께는, 특별히 한정되지 않지만, 100 내지 10000㎚인 것이 바람직하며, 500 내지 1500㎚인 것이 보다 바람직하다. 이것에 의해, 박막 트랜지스터(1)의 트랜지스터의 동작 전압을 낮게 할 수 있다.
유기 반도체층(4)은, 본 발명에서는, p형의 반도체 특성을 갖는 유기 반도체 재료를 함유하고 있으며, 게이트 전극(2)에 의해 전계가 부여되었을 때에, 플러스로 대전하고, 소스 전극(5)으로부터 드레인 전극(6)에 대하여 정전하를 흘리기 위한 층이다.
이러한 유기 반도체층(4)는, 제1 절연층(3)과, 제2 절연층(7) 사이에 개재하여, 그 상면에서 제1 절연층(3)과, 그 하면에서 제2 절연층(7)과, 각각, 접하여 형성되어 있다. 그리고, 평면에서 보아, 서로 이격하여 배치된 소스 전극(5) 및 드레인 전극(6) 사이의 채널 영역을 매립하도록, 소스 전극(5) 및 드레인 전극(6)을 접속하도록 형성되어 있다.
이러한 유기 반도체층(4)의 재료는, p형의 반도체 특성을 갖는 것, 즉 정하전이 흐르는 특성을 갖는 것이면, 특별히 한정되지 않는다. 구체적으로는, 예를 들면, 폴리(3-알킬티오펜), 폴리(3-헥실티오펜)(P3HT), 폴리(3-옥틸티오펜), 폴리(2,5-티에닐렌비닐렌)(PTV), 쿼터티오펜(4T), 섹시티오펜(6T), 옥타티오펜, 2,5-비스(5'-비페닐-2'-티에닐)-티오펜(BPT3), 2,5-[2,2'-(5,5'-디페닐)디티에닐]-티오펜 및 [5,5'-비스(3-도데실-2-티에닐)-2,2'-비티오펜](PQT-12) 등의 티오펜계 재료, 폴리(파라-페닐렌비닐렌)(PPV) 등의 페닐렌비닐렌계 재료, 폴리(9,9-디옥틸플루오렌)(PFO) 등의 플루오렌계 재료, 트리아릴아민계 폴리머, 안트라센, 테트라센, 펜타센 및 헥사센 등의 아센계 재료, 1,3,5-트리스[(3-페닐-6-트리-플루오로메틸) 키녹사린-2-일]벤젠(TPQ1) 및 1,3,5-트리스[{3-(4-t-부틸페닐)-6-트리스플루오로메틸}키녹사린-2-일]벤젠(TPQ2) 등의 벤젠계 재료, 프탈로시아닌, 구리 프탈로시아닌(CuPc) 및 철 프탈로시아닌, 전불소화 프탈로시아닌 등의 프탈로시아닌계 재료, 트리스(8-히드록시키놀리놀레이트)알루미늄(Alq3) 및 팩트리스(2-페닐피리딘)이리듐(Ir(ppy)3)과 같은 유기 금속계 재료, C60, 옥사디아졸계 고분자, 트리아졸계 고분자, 칼바졸계 고분자 및 플루오렌계 고분자와 같은 고분자계 재료, 폴리(9,9-디옥틸플루오렌-코-비스-N,N'(4-메톡시페닐)-비스-N,N'-페닐-1,4-페닐렌디아민)(PFMO), 폴리(9,9-디옥틸플루오렌-코-벤조치아디아졸)(BT), 플루오렌-트리아릴아민 공중합체 및 폴리(9,9-디옥틸플루오렌-코-디티오펜)(F8T2) 등의 플루오렌과의 공중합체 등을 들 수 있고, 이들 중, 1종 또는 2종 이상을 조합하여 이용할 수 있다.
그 중에서도, 유기 반도체층(4)의 재료로서, 티오펜계 재료를 이용할 때에, 제2 절연층(7)을 후술하는 바와 같은 구성으로 함으로써 얻어지는 효과를, 보다 현저하게 발휘시킬 수 있다. 이러한 효과에 대해서는 후술한다.
유기 반도체층(4)의 평균 두께는, 0.5 내지 1000㎚인 것이 바람직하고, 1 내지 500㎚인 것이 보다 바람직하다. 이러한 범위 내로 하면, 소스 전극(5)으로부터 드레인 전극(6)에 정전하가 확실하게 흘러, 정전하의 이동도의 향상 등의 효과를 발휘할 수 있다.
서로 이격하여 배치된 소스 전극(5) 및 드레인 전극(6)은, 제1 절연층(3)과, 제2 절연층(7) 사이에 개재하여, 그 하면에서 제2 절연층(7)과 접하여 형성되어 있다. 그리고, 평면에서 보아, 각각이 대향하도록 형성되고, 이들 사이에 유기 반도 체층(4)이 형성되어 있다. 또한, 본 실시 형태에서는, 평면에서 보아, 유기 반도체층(4)과, 소스 전극(5) 및 드레인 전극(6)이 겹치는 부분이, 각 전극(5, 6)이 유기 반도체층(4)의 하측에서 접하는 보텀 컨택트형의 박막 트랜지스터(1)로 되어 있다.
이 박막 트랜지스터(1)에서는, 유기 반도체층(4) 중, 소스 전극(5)과, 드레인 전극(6) 사이의 영역이, 캐리어가 이동하는 채널 영역으로 되어 있다. 또한, 각 전극(5, 6) 사이의 거리가 채널 길이 L에 상당하며, 채널 길이 L 방향과 직교하는 방향의 각 전극(5, 6)의 폭이 채널 폭 W로 된다.
이러한 소스 전극(5)의 재료로서는, 게이트 전극(2)의 구성 재료로 설명한 것과 마찬가지의 것이 이용된다.
소스 전극(5)의 평균 두께는, 특별히 한정되지 않지만, 10㎚ 내지 2000㎚인 것이 바람직하고, 100 내지 1000㎚인 것이 보다 바람직하다. 이것에 의해, 각 전극(5, 6) 사이의 정하전의 이동성을 현저하게 나타내는 것으로 된다.
또한, 채널 길이 L은, 1 내지 500㎛인 것이 바람직하고, 5 내지 20㎛인 것이 보다 바람직하다. 또한, 채널 폭 W는, 0.05 내지 10mm인 것이 바람직하고, 0.01 내지 1mm인 것이 보다 바람직하다. 채널 길이 L 및 채널 폭 W가 이러한 범위이면, 적절한 온 전류를 얻을 수 있고, 또한 기생 용량을 저감시키는 효과도 기대할 수 있어, 양호한 특성이 트랜지스터를 갖는 박막 트랜지스터(1)가 얻어진다.
제2 절연층(7)은, 기판(8)과, 각 전극(5, 6) 및 유기 반도체층(4)을 절연하는 층(기초층)이며, 기판(8)의 한 쪽의 면(상면) 위에 형성되어 있다. 그리고, 그 상측에, 유기 반도체층(4)과, 소스 전극(5) 및 드레인 전극(6)과, 제1 절연층(3)과, 게이트 전극(2)이 이 순서로 형성되어 있으며, 유기 반도체층(4)의 상측의 면에 제1 절연층(3)이 위치하고, 그 반대측인 유기 반도체층(4)의 하측의 면에 제2 절연층(7)이 위치하고 있다. 즉, 유기 반도체층(4), 소스 전극 및 드레인 전극(6)에 대하여, 제1 절연층(3)과 반대측에 형성되어 있다.
이러한 제2 절연층(7)을 구비하는 구성으로 함으로써, 기판(8)과, 각 전극(5, 6) 및 유기 반도체층(4)을 확실하게 절연할 수가 있어, 기판(8)의 선택의 폭이 넓어진다.
이 제2 절연층(7)이, 본 발명에서는, 하기 화학식 1로 표현되는 화합물을 함유하고 있으며, 그 결과, 유기 반도체층(4)에 대하여, 제2 절연층(7)으로부터 전자가 부여된다. 이러한 구성으로 함으로써 얻어지는 효과 등에 대해서는, 후술한다.
<화학식 1>
[상기 화학식에서, R1 및 R2는, 각각 독립적으로, 치환 또는 무치환의 알킬렌기를 나타내고, X1, X2, X3 및 X4는 수소 원자 또는 전자 공여성기를 나타내며, n은 100 내지 100000을 나타낸다. 단, X1, X2, X3 및 X4 중 적어도 1개는 전자 공여성기임]
기판(8)은, 이 기판(8) 위에 형성된 각 층(각 부)을 지지하는 것이다.
이러한 기판(8)으로서는, 특별히 한정되지 않으며, 예를 들면, 글래스 기판, 석영 기판, 실리콘 기판, 황화몰리브덴, 구리, 아연, 알루미늄, 스테인레스, 마그네슘, 철, 니켈, 금, 은 등의 금속 기판, 갈륨 비소기 등의 반도체 기판, 플라스틱 기판 등으로 구성할 수 있다.
이들 중, 기판(8)은, 플라스틱 기판으로 구성되어 있는 것이 바람직하다. 이러한 기판으로 구성함으로써, 경량이고 플렉시블하며, 더 저렴한 기판(8) 위에 형성된 박막 트랜지스터(1)을 얻는 것이 가능하게 된다.
또한, 트랜지스터를 형성하는 표면만이 아니라 이면에도 동시에 화학식 1로 표현되는 화합물을 성막하는 구성, 즉 기판(8)의 상면과 하면의 양쪽에 제2 절연층(7)을 형성하는 구성으로 하면, 제2 절연층(7)은, 프로세스 내성이 양호함과 함께, 내약품성이 우수하기 때문에, 기판(8)으로서의 내프로세스성 및 내약품성이 향상된다.
플라스틱 기판으로서는, 구체적으로는, 열가소성 수지 및 열경화성 수지 중 어느 하나를 이용하여도 되며, 예를 들면, 폴리에틸렌, 폴리프로필렌, 에틸렌-프로필렌 공중합체, 에틸렌-아세트산 비닐 공중 합체(EVA) 등의 폴리올레핀, 고리 형상 폴리올레핀, 변성 폴리올레핀, 폴리염화비닐, 폴리염화비닐리덴, 폴리스티렌, 폴리아미드, 폴리이미드(PI), 폴리아미드이미드, 폴리카보네이트, 폴리-(4-메칠벤텐- 1), 아이오노머, 아크릴계 수지, 폴리메틸메타클리레이트, 아크릴-스티렌 공중합체(AS 수지), 부타디엔-스티렌 공중 합체, 폴리오 공중합체(EVOH), 폴리에틸렌테레프탈레이트(PET), 폴리브틸렌테레프탈레이트, 폴리에틸렌나프탈레이트(PEN), 폴리시크로헥산테레프탈레이트(PCT) 등의 폴리에스테르, 폴리에테르, 폴리에테르케톤, 폴리에테르설폰(PES), 폴리에테르이미드, 폴리아세탈, 폴리페닐렌옥사이드, 변형 폴리페닐렌옥사이드, 폴리아릴레이트, 방향족 폴리에스테르(액정 폴리머), 폴리데트라플루오로에틸렌, 폴리불화비닐리덴, 기타 불소계 수지, 스티렌계, 폴리올레핀계, 폴리염화비닐계, 폴리우레탄계, 불소 고무계, 염소화 폴리에틸렌계 등의 각종 열가소성 엘라스토머, 에폭시 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스테르, 실리콘 수지, 폴리우레탄 등, 또는 이들을 주로 하는 공중합체, 블렌드체, 폴리머 얼로이 등을 들 수 있으며, 이들 중 1종으로 구성되는 단층체이어도 되고, 2종 이상을 적층한 적층체이어도 된다.
이상과 같은 기판(8) 위에 형성된 박막 트랜지스터(1)는, 게이트 전극(2)에 인가하는 전압을 변화시킴으로써, 소스 전극(5)과 드레인 전극(6) 사이의 유기 반도체층(4)에 흐르는 전류량이 제어된다.
즉, 게이트 전극(2)에 전압이 인가되어 있지 않은 오프 상태에서는, 임계값 전압(Vth)이 0에 근접하고, 소스 전극(5)과 드레인 전극(6) 사이에 전압을 인가하여도, 유기 반도체층(4) 내에 거의 캐리어가 존재하지 않기 때문에, 거의 전류는 흐르지 않는다. 한편, 게이트 전극(2)에 마이너스의 전압이 인가되어 있는 온 상태에서는, 유기 반도체층(4)의 제1 절연층(3)에 면한 부분에 가동한 정전하(캐리 어)가 유기되고, 채널 영역에 정하전의 유로가 형성된다. 이 상태에서 소스 전극(5)과 드레인 전극(6) 사이에 전압을 인가하면, 채널 영역(유기 반도체층(4))을 통하여 전류가 흐른다.
이와 같은 박막 트랜지스터(스위칭 소자)에서, 전술한 바와 같이, 온 상태에서 보다 많은 전류가 흐르는 박막 트랜지스터를 제조할 수 있게 되었지만, 이것에 수반하여, 반대로, 오프 상태에서 전류가 흐른다고 하는 문제가 있었다.
본 발명자는, 이러한 문제점을 감안하여 예의 검토를 거듭한 결과, 오프 상태에서 전류가 흐르게 되는 것은, 오프 상태 즉 게이트 전극에 마이너스의 전압을 인가하지 않은 상태이어도, p형의 반도체 특성을 갖는 유기 반도체 재료로 구성되는 유기 반도체층이 플러스로 대전하고 있는 것에 기인하는 것을 알게 되었다.
그리고, 본 발명자는, 검토를 더욱 거듭한 결과, 유기 반도체층(4)을 절연하는 절연층으로서, 유기 반도체층(4)의 게이트 전극(2) 측의 면에 형성되는 제1 절연층(3) 외에, 유기 반도체층(4)의 게이트 전극(2)의 반대측의 면에 제2 절연층(7)을 구비하는 구성으로 하고, 또한, 이 제2 절연층(7)을 상기 화학식 1로 표현되는 화합물을 함유하는 구성으로 하면, 상기 문제점을 해소할 수 있는 점을 발견하여, 본 발명을 완성하기에 이르렀다.
제2 절연층(7)을 상기 화학식 1로 표현되는 화합물을 함유하는 구성, 즉 폴리파라크실렌 골격을 갖는 화합물에 전자 공여성기를 도입한 구성으로 함으로써, 유기 반도체층(4)에 대하여 제2 절연층(7)으로부터 전자가 부여되게 된다. 그 결과, 유기 반도체층(4)의 정전하가 감소하여 0에 근접하고, 이것에 의해, 오프 상태 에서 흐르게 되는 오프 전류의 크기를 거의 0으로 할 수 있기 때문에, 박막 트랜지스터(1)의 특성의 향상을 도모할 수 있다.
또한, 박막 트랜지스터(1)를 이러한 제2 절연층(7)을 구비하는 구성으로 함으로써, 오프 상태의 오프 전류가 0에 근접함과 함께, 온 상태에서 흐르는 온 전류값이 약간 작아지지만, 최근의 박막 트랜지스터는 원래 온 전류값이 크기 때문에, 박막 트랜지스터의 특성에 영향을 미칠 정도의 것은 아니다.
또한, 박막 트랜지스터의 온 전류값은 높아지지만, 이것에 수반하여, 오프 전류값도 높아진다고 하는 문제는, p형의 반도체 특성을 갖는 유기 반도체 재료로서, 티오펜계 재료를 이용하였을 때에, 보다 현저하게 확인된다. 그 때문에, 유기 반도체 재료로서 티오펜계 재료를 함유하는 박막 트랜지스터에 본 발명을 적용하면, 전술한 바와 같은 효과를 보다 확실하게 발휘시킬 수 있다.
여기에서, 상기 화학식 1에서, 기 R1 및 기 R2는, 각각 독립적으로, 치환 또는 무치환의 알킬렌기를 나타낸다.
이 알킬렌기는, 탄소수 1 내지 20의 알킬렌기인 것이 바람직하고, 탄소수 1 내지 10의 알킬렌기인 것이 보다 바람직하며, 탄소수 1 내지 4의 알킬렌기인 것이 더욱 바람직하다. 구체적으로는, 메틸렌기, 에틸렌기, 프로필렌기, 펜틸렌기, 헵틸렌기, 노닐렌기 등을 들 수 있다. 이들 중, 특히, 메틸렌기가 바람직하다. 이것에 의해, 간편한 방법으로, 화학식 1로 표현되는 화합물을 합성할 수 있다.
알킬렌기의 수소 원자로 치환할 수 있는 치환기로서는, 특별히 한정되지 않 고, 탄소수 1부터 10의 알칼기 및 알콕시기 등을 들 수 있다.
또한, 기 X1, 기 X2, 기 X3 및 기 X4는, 수소 원자 또는 전자 공여성기를 나타내지만, 그들 중 적어도 1개는 전자 공여성기이다. 전자 공여성기로서는, 제2 절연층(7)으로부터 유기 반도체층(4)에 대하여 전자를 공여할 수 있는 것이면 특별히 한정되는 것이 아니라, 메틸기, 에틸기와 같은 직쇄형상 알칼기, tert-부틸기와 같은 분기 형상 알칼기, 메톡시기, 에톡시기와 같은 알콕시기, 아미노기, -CH2-NH2와 같은 알킬렌 아미노기, 수산기, 방향족 탄화수소환기 및 방향족복소환기 등의 치환기 외, 이러한 치환기를 구비하는 방향족 탄화수소환기 및 방향족 복소환기를 들 수 있다. 이들 중에서도, 특히, 아미노기를 함유하는 아미노기 또는 알킬렌 아미노기인 것이 바람직하다. 이들 치환기는, 특히 우수한 전자 공여성을 나타내기 때문에, 전자 공여성기로서 바람직하게 선택된다. 또한, 합성의 용이함의 관점에서는, 치환기로서 아미노기가 선택된다.
기 X1, 기 X2, 기 X3 및 기 X4는, 어느 하나가 수소 원자 또는 전자 공여성기로 치환되어 있는지는 특별히 한정되지 않는다.
예를 들면, 입체 배치의 관계를 고려하면, 기 R1 및 기 R2가 동일한 기이며, 전자 공여성기가 1치환 또는 3치환인 경우에는, 기 X1 내지 기 X4 중 어느 하나의 기가 전자 공여성기로 치환된다. 또한, 전자 공여성기가 2치환인 경우, 기 X1과 기 X2, 기 X1과 기 X3 및 기 X1과 기 X4 중 어느 하나가 전자 공여성기로 치환된다.
한편, 기 R1 및 기 R2가 서로 다른 기이며, 전자 공여성기가 1치환인 경우에는, 기 X1 내지 기 X4 중 어느 한쪽의 기가 치환된다. 또한, 전자 공여성기가 2치환인 경우, 상기 2치환의 경우의 조합 외에 기 X2와 기 X4 중 어느 하나가 전자 공여성기로 치환된다. 전자 공여성기가 3치환인 경우에는, 기 X1, 기 X2와 기 X3 또는 기 X1, 기 X2와 기 X4가 전자 공여성기로 치환된다.
이들 중, 유기 반도체층(4)에 전자를 확실하게 공여한다고 하는 관점에서는, 기 X1 내지 기 X4 중 적어도 2개가 전자 공여성기로 치환되어 있는 것이 바람직하고, 기 X1 내지 기 X4의 전부가 전자 공여성기로 치환되어 있는 것이 보다 바람직하다. 이것에 의해, 제2 절연층(7)으로부터 유기 반도체층(4)에 보다 확실하게 전자를 공여할 수가 있어, 유기 반도체층(4)의 정전하가 확실하게 0에 근접하게 된다. 또한, 이러한 상기 화학식 1로 표현되는 화합물의 합성이 비교적 용이해진다고 하는 관점에서는, 특히, 기 X1 내지 기 X4 중 2개가 전자 공여성기로 치환되어 있는 것이 선택된다.
이상과 같은 구성을 이루는 상기 화학식 1로 표현되는 화합물은, 그 중량 평균 분자량이 1만 내지 100만 정도인 것이 바람직하다. 환언하면, n은, 100 내지 10000인 것이 바람직하다. 이러한 범위 내이면, 상기 화학식 1로 표현되는 화합물을 간편하게 합성할 수 있어, 전자 공여성기의 증가에 의해 제2 절연층(7)으로부터 유기 반도체층(4)으로 전자를 확실하게 공여할 수 있다.
이상의 내용을 고려하여, 구체적으로 기 R1, 기 R2 및 기 X1 내지 기 X4를 조합한 상기 화학식 1로 표현되는 화합물의 일례를 이하에 기재한다.
<화학식 4>
이들 중, 유기 반도체층(4)에 전자를 공여한다고 하는 관점에서는, 상기 화 학식 4의 1 및 상기 화학식 4의 7의 화합물 즉 폴리-(아미노)-p-크실렌 및 폴리-(메틸 아미노)-p-크실렌이 특히 바람직하다. 이러한 화합물을 이용함으로써, 전술한 바와 같은 효과를, 보다 현저하게 발휘시킬 수 있다.
제2 절연층(7)의 평균 두께는, 10 내지 10000㎚인 것이 바람직하고, 200 내지 1000㎚인 것이 보다 바람직하다. 이것에 의해, 저코스트이며 고성능의 트랜지스터가 양립된 박막 트랜지스터(1)를 작성할 수 있다.
이러한 제2 절연층(7)의 재료는, 상기 화학식 1로 표현되는 화합물을 주재료로 하여 구성되어 있으며, 상기 화합물을, 바람직하게는 50 내지 100wt% 함유하고, 보다 바람직하게는 70 내지 100wt% 함유하고 있다. 이것에 의해, 오프 전류의 크기를, 보다 확실하게, 거의 0에 근접시킬 수 있다.
또한, 상기 화학식 1로 표현되는 화합물을 주재료로 하고 있는 한, 박막 트랜지스터(1)의 트랜지스터 특성에 영향을 미치지 않는 범위에서, 그 밖에 어떠한 화합물을 포함하고 있어도 되며, 2종 이상의 서로 다른 상기 화학식 1로 표현되는 화합물을 포함하여도 된다. 또한, 2종 이상의 서로 다른 상기 화학식 1로 표현되는 화합물을 포함하는 구성, 즉, 상기 화학식 1의 화합물로서, 상기 기 X1, 기 X2, 기 X3 및 기 X4의 조합이 서로 다른 것을 2종 이상 포함하는 구성으로 함으로써, 제2 절연층(7) 내에 포함되는 전자 공여성기의 수를 비교적 용이하게 조정할 수가 있으며, 나아가서는, 제2 절연층(7)으로부터 유기 반도체층(4)에 대하여 부여되는 전자의 수를 비교적 용이하게 조정할 수 있다고 하는 이점도 얻어진다.
또한, 상기 화학식 1로 표현되는 화합물 이외의 화합물로서는, 예를 들면, 상기 화학식 1로 표현되는 화합물에서, 기 X1, 기 X2, 기 X3 및 기 X4의 전부가 수소 원자인 것을 들 수 있다.
이와 같은 박막 트랜지스터(1)는, 액티브 매트릭스 장치로서 이용하는 것이 바람직하다. 액티브 매트릭스 장치는, 상세는 후술하지만, 액정 소자, 고분자 분산형 액정 소자, 전기 영동 표시 소자, 일렉트로 루미네센스 소자, 일렉트로 크로믹 소자 등의 전기 광학 소자를 윗쪽에 형성하여 제어할 수 있는 것이다.
이 경우, 박막 트랜지스터(1)는, 액티브 매트릭스 장치에 포함되는 스위칭 소자로서 기능한다. 또한, 본 발명의 박막 트랜지스터(1)를 집적함으로써, AND, OR, NAND, NOT 등의 논리 회로, 메모리 소자, 발진 소자, 증폭 소자 등 디지털 소자나 아날로그 소자의 기능을 발휘시킬 수도 있다. 또한, 이들을 조합함으로써, IC 카드나 IC 태그를 작성할 수도 있다.
(2) 박막 트랜지스터의 제조 방법
다음으로, 본 발명의 박막 트랜지스터(1)의 제조 방법에 대하여 설명한다. 상기 설명한 박막 트랜지스터(1)는, 예를 들면, 다음과 같은 방법으로 제조할 수 있다.
도 1에 도시한 박막 트랜지스터(1)의 제조 방법은, 기판(8) 위에 제2 절연층(7)을 형성하는 공정 [A1]과, 제2 절연층(7) 위에 소스 전극(5) 및 드레인 전극(6)을 형성하는 공정 [A2]와, 소스 전극(5), 드레인 전극(6) 및 제2 절연층(7) 위에 유기 반도체층(4)을 형성하는 공정 [A3]과, 유기 반도체층(4) 위에 제1 절연층(3)을 형성하는 공정 [A4]와, 제1 절연층(3) 위에 게이트 전극(2)을 형성하는 공정 [A5]를 갖고 있다. 이하, 이들 각 공정에 대하여, 순차적으로 설명한다.
[A1] 제2 절연층 형성 공정
우선, 기판(8) 위에, 제2 절연층(7)을 형성한다.
제2 절연층(7)의 형성에는, 기화로, 분해로, 증착실을 갖는 화학 증착 장치가 이용된다.
이러한 화학 증착 장치를 이용하여, 우선, 증착실에 기판(8)을 형성한 후, 기화로에서, 감압하에서 화학식 1로 표현되는 화합물의 원료로 되는 화합물, 예를 들면, 치환 크실렌 다이머를 가열 증발시킨다. 다음으로, 증발된 상기 화합물을 분해로를 통하여 열 분해시키고, 디래디컬 모노머를 발생시킨다. 그 후, 증착실에 발생한 디래디컬 모노머를 도입함으로써, 증착실에 설치된 기판(8) 위에 디래디컬 모너머가 부착, 래디컬 중합하여, 화학식 1로 표현되는 화합물로 구성되는 제2 절연층(7)이 형성된다.
기화로의 조건으로서는, 그 압력이 0.1 내지 1Torr 정도인 것이 바람직하고, 그 온도가 50 내지 200℃ 정도인 것이 보다 바람직하다.
분해로의 조건으로서는, 그 압력이 0.1 내지 1Torr 정도인 것이 바람직하고, 그 온도가 500 내지 1000℃ 정도인 것이 보다 바람직하다.
증착실의 조건으로서는, 그 압력이 0.01 내지 0.5Pa 정도인 것이 바람직하고, 0.05 내지 0.2Pa 정도인 것이 보다 바람직하다. 또한, 그 온도는, -50 내지 50℃ 정도인 것이 바람직하고, 10 내지 30℃ 정도인 것이 보다 바람직하다. 또한, 성막 레이트는, 0.01 내지 1㎛/분 정도인 것이 바람직하고, 0.1 내지 0.5㎛/분 정도인 것이 보다 바람직하다.
이들 조건으로 설정하면, 제2 절연층(7)을 적절하게 형성할 수 있다.
이상과 같은 공정을 거쳐서, 기판(8) 위에, 전술한 바와 같은 수평균 분자량(또는 중량 평균 분자량)인 화학식 1로 표현되는 화합물로 형성된 제2 절연층(7)을 확실하게 형성할 수 있다.
또한, 상기의 방법 외, 화학식 1로 표현되는 화합물을 미리 합성해 놓고, 열산화법, CVD법, SOG법, 스핀 코트법이나 디프 코트법과 같은 도포법, 잉크제트법이나 스크린 인쇄법과 같은 인쇄법 등에 의해서도 형성시킬 수 있다.
또한, 기판(8) 위에, 제2 절연층(7)을 형성하기에 앞서서, 기판(8)에는 전처리를 실시해 두는 것이 바람직하다. 이것에 의해, 화학식 1로 표현되는 화합물로 구성되는 제2 절연층(7)의 기판(8)에의 밀착성의 향상을 도모할 수 있다.
이러한 전처리는, 헥사메틸디실라잔, 시클로헥센 및 옥타데실트리클로로실란 등의 표면 개질제를 이용한 표면 처리, 아세톤이나 이소프로필 알콜 등을 이용한 유기 세정 처리, 염산, 황산 및 아세트산 등을 이용한 산 처리, 수산화나트륨, 수산화칼륨, 수산화칼슘 및 암모니아 등을 이용한 알칼리 처리, UV 오존 처리, 불소화 처리, 산소나 아르곤 등을 이용한 플라즈마 처리, 랭뮤어 프로젝트막의 형성 처리 등을 들 수 있다. 이들 처리는, 복수의 처리를 조합하여 이용할 수 있다. 이들 중, 특히, 유기 세정 처리가 바람직하게 이용된다. 이것에 의해, 기판(8)의 표 면의 탈지를 확실하게 행할 수 있어, 제2 절연층(7)을 밀착성 좋게 형성할 수 있다.
[A2] 소스 전극 및 드레인 전극 형성 공정
다음으로, 제2 절연층(7) 위에, 소스 전극(5) 및 드레인 전극(6)을 형성한다.
소스 전극(5) 및 드레인 전극(6)은, 예를 들면, 진공 증착법, 이온 플래이팅법, 스퍼터링법과 같은 물리적 기상 성막법, 플라즈마 CVD법, 열 CVD법, 레이저 CVD법과 같은 화학적 기상 성막법(CVD법), 전해 도금, 침지 도금, 무전해 도금과 같은 습식 도금법, 잉크제트법, 용사법, 졸·겔법 및 MOD법 등을 이용하여, 제2 절연층(7) 위의 전면에 도전막을 형성하고, 그 후, 각종 에칭법을 이용하여 패터닝함으로써 얻을 수 있다.
또한, 형성할 소스 전극(5) 및 드레인 전극(6)의 형상에 대응한 개구부를 구비하는 마스크를 이용하면, 에칭법을 이용하지 않고, 상기 방법에 의해, 제2 절연층(7) 위에 패터닝된 소스 전극(5) 및 드레인 전극(6)을 직접 형성할 수 있다.
또한, 금속 미립자 및 그래파이트와 같은 도전성 입자를 함유하는 폴리머 혼합물을 전극 형성용 재료로서 이용하면, 잉크제트법 등을 이용한 용액 패터닝을 행할 수 있어, 간이하며 저코스트로 전극(5, 6)을 형성할 수 있다.
[A3] 유기 반도체층 형성 공정
다음으로, 제2 절연층(7), 소스 전극(5) 및 드레인 전극(6) 위에 유기 반도체층(4)을 형성한다.
유기 반도체층(4)은, 제2 절연층(7), 소스 전극(5) 및 드레인 전극(6) 위에, 유기 반도체 재료를, 진공 증착법, 스핀 코트법, 캐스트법, 인상법, 랭뮤어 프로젝트법, 스프레이법, 잉크제트법 또는 실크스크린법 등으로 공급한 후, 필요에 따라서 소정의 처리를 실시함으로써 형성된다.
또한, 유기 반도체층(4)의 형성에 앞서, [A1]에서 설명한 전처리를 실시하는 것이 바람직하다. 이것에 의해, 제2 절연층(7), 소스 전극(5) 및 드레인 전극(6)에의 유기 반도체층(4)의 밀착성의 향상을 도모할 수 있다.
[A4] 제1 절연층 형성 공정
다음으로, 유기 반도체층(4) 위에 제1 절연층(3)을 형성한다.
제1 절연층(3)을 무기계 절연 재료로 구성하는 경우, 제1 절연층(3)은, 예를 들면, 열산화법, CVD법, 스핀온글래스법(SOG법) 등을 이용하여 형성할 수 있다.
또한, 제1 절연층(3)으로서, 실리카막 또는 질화규소막을 형성하는 경우, 원재료로서 폴리실라잔을 이용하면, 습식 프로세스를 이용하여 이들 막을 성막하는 것이 가능하게 된다.
또한, 제1 절연층(3)을 유기계 절연 재료로 구성하는 경우, 제1 절연층(3)은, 예를 들면, 유기계 절연 재료 또는 그 전구체를 포함하는 용액을, 제1 절연층(3) 위를 덮도록 도포하여 도막을 형성한 후, 필요에 따라서, 이 도막에 대하여 후처리(예를 들면 가열, 적외선의 조사, 초음파의 부여 등)를 실시함으로써 형성할 수 있다.
또한, 유기 재료 또는 그 전구체를 포함하는 용액을, 제1 절연층(3)에 도포 하는 방법으로서는, 스핀 코트법이나 디프 코트법과 같은 도포법, 잉크제트법이나 스크린법과 같은 인쇄법 등을 들 수 있다.
[A5] 게이트 전극 형성 공정
마지막으로, 제1 절연층(3) 위에 게이트 전극(2)을 형성한다.
게이트 전극(2)은, 상기 공정 [A2]에서 설명한 방법과 마찬가지의 방법을 이용하여, 제1 절연층(3) 위에 형성된다.
이상과 같은 공정을 거쳐서, 본 실시 형태의 박막 트랜지스터(1)를 얻을 수 있다.
<제2 실시 형태>
본 발명의 박막 트랜지스터(1) 및 그 제조 방법의 제2 실시 형태에 대하여, 상기 제1 실시 형태와의 상위점을 중심으로 설명하고, 마찬가지의 사항에 대해서는, 그 설명을 생략한다.
(1) 박막 트랜지스터
도 2는, 본 발명의 박막 트랜지스터의 제2 실시 형태를 나타낸 도면이며, 박막 트랜지스터(1)의 개략 종단면도이다. 또한, 이하의 설명에서는, 도 2에서의 상측을 '위', 하측을 '아래'로 하여 설명한다.
본 실시 형태에 따른 박막 트랜지스터(1)는, 평면에서 보아, 유기 반도체층(4)과, 소스 전극(5) 및 드레인 전극(6)이 겹치는 부분이, 각 전극(5, 6)이 유기 반도체층(4)의 상측에서 접하는 것 외에는, 상기 제1 실시 형태와 마찬가지이다.
즉, 도 2에 도시한 박막 트랜지스터(1)는, 기판(8) 위에, 제2 절연층(7), 유 기 반도체층(4), 소스 전극(5) 및 드레인 전극(6), 제1 절연층(3)과 게이트 전극(2)이, 이 순서로 적층하여 형성된, 톱 게이트·톱 컨택트형의 박막 트랜지스터로 되어 있다.
이러한 구성의 박막 트랜지스터(1)에서도, 상기 제1 실시 형태에서 설명한 것과 마찬가지의 효과가 얻어진다.
(2) 박막 트랜지스터의 제조 방법
이와 같은 박막 트랜지스터(1)는, 예를 들면 다음과 같이 하여 제조할 수 있다.
도 2에 도시한 박막 트랜지스터(1)의 제조 방법은, 기판(8) 위에 제2 절연층(7)을 형성하는 공정 [B1]과, 제2 절연층(7) 위에 유기 반도체층(4)을 형성하는 공정 [B2]와, 유기 반도체층(4) 위에 소스 전극(5) 및 드레인 전극(6)을 형성하는 공정 [B3]과, 소스 전극(5), 드레인 전극(6) 및 유기 반도체층(4) 위에 제1 절연층(3)을 형성하는 공정 [B4]와, 제1 절연층(3) 위에 게이트 전극(2)을 형성하는 공정 [B5]를 갖고 있다. 이하, 이들 각 공정에 대하여, 순차적으로 설명한다.
[B1] 제2 절연층 형성 공정
본 공정은, 제1 실시 형태의 상기 공정 [A1]에서 설명한 방법과 마찬가지이다.
[B2] 유기 반도체층 형성 공정
제2 절연층(7) 위에 유기 반도체층(4)을 형성하는 것 외에는, 제1 실시 형태의 상기 공정 [A3]에서 설명한 방법과 마찬가지이다.
[B3] 소스 전극 및 드레인 전극 형성 공정
유기 반도체층(4) 위에 소스 전극(5) 및 드레인 전극(6)을 형성하는 것이외는, 제1 실시 형태의 상기 공정 [A2]에서 설명한 방법과 마찬가지이다.
[B4] 제1 절연층 형성 공정
유기 반도체층(4), 소스 전극(5) 및 드레인 전극(6) 위에 제1 절연층(3)을 형성하는 것 외에는, 제1 실시 형태의 상기 공정 [A4]에서 설명한 방법과 마찬가지이다.
[B5] 게이트 전극 형성 공정
본 공정은, 제1 실시 형태의 상기 공정 [A5]에서 설명한 방법과 마찬가지이다.
이상과 같은 공정을 포함하는 제조 방법에 의해, 본 실시 형태의 박막 트랜지스터(1)를 얻을 수 있다.
<제3 실시 형태>
본 발명의 박막 트랜지스터(1) 및 그 제조 방법의 제3 실시 형태에 대하여, 상기 제1 실시 형태와의 상위점을 중심으로 설명하고, 마찬가지의 사항에 대해서는, 그 설명을 생략한다.
(1) 박막 트랜지스터
도 3은, 본 발명의 박막 트랜지스터의 제3 실시 형태를 나타낸 도면이며, 박막 트랜지스터(1)의 개략 종단면도이다. 또한, 이하의 설명에서는, 도 3에서의 상측을 '위', 하측을 '아래'로 하여 설명한다.
본 실시 형태에 따른 박막 트랜지스터(1)는, 게이트 전극(2)이 소스 전극(5) 및 드레인 전극(6)보다도 기판(8) 측에 위치하고, 또한, 평면에서 보아, 유기 반도체층(4)과, 소스 전극(5) 및 드레인 전극(6)이 겹치는 부분이, 각 전극(5, 6)이 유기 반도체층(4)의 하측에서 접하는 구성의 박막 트랜지스터인 것 외에는, 상기 제1 실시 형태와 마찬가지이다.
즉, 도 3에 도시한 박막 트랜지스터(1)는, 게이트 전극(2)이, 소스 전극(5) 및 드레인 전극(6)보다도, 기판(8)에 대하여 가까이 있으며, 기판(8) 위에, 게이트 전극(2), 제1 절연층(3), 소스 전극(5) 및 드레인 전극(6), 유기 반도체층(4)과 제2 절연층(7)이, 이 순서로 적층된, 보텀 게이트·보텀 컨택트형의 구성을 이루는 박막 트랜지스터로 되어 있다.
이러한 구성의 박막 트랜지스터(1)에서도, 상기 제1 실시 형태와 설명한 것과 마찬가지의 효과가 얻어진다.
(2) 박막 트랜지스터의 제조 방법
이와 같은 박막 트랜지스터(1)는, 예를 들면 다음과 같이 하여 제조할 수 있다.
도 3에 도시한 박막 트랜지스터(1)의 제조 방법은, 기판(8) 위에 게이트 전극(2)을 형성하는 공정 [C1]과, 기판(8) 및 게이트 전극(2) 위에 제1 절연층(3)을 형성하는 공정 [C2]와, 제1 절연층(3) 위에 소스 전극(5) 및 드레인 전극(6)을 형성하는 공정 [C3]과, 소스 전극(5), 드레인 전극(6) 및 제1 절연층(3) 위에 유기 반도체층(4)을 형성하는 공정 [C4]와, 유기 반도체층(4) 위에 제2 절연층(7)을 형 성하는 공정 [C5]를 갖고 있다. 이하, 이들 각 공정에 대하여, 순차적으로 설명한다.
[C1] 게이트 전극 형성 공정
기판(8) 위에 게이트 전극(2)을 형성하는 것 외에는, 제1 실시 형태의 상기 공정 [A5]에서 설명한 방법과 마찬가지이다.
[C2] 제1 절연층 형성 공정
기판(8) 및 게이트 전극(2) 위에 제1 절연층(3)을 형성하는 것 외에는, 제1 실시 형태의 상기 공정 [A4]에서 설명한 방법과 마찬가지이다.
[C3] 소스 전극 및 드레인 전극 형성 공정
제1 절연층(3) 위에 소스 전극(5) 및 드레인 전극(6)을 형성하는 것 외에는 제1 실시 형태의 상기 공정 [A2]에서 설명한 방법과 마찬가지이다.
[C4] 유기 반도체층 형성 공정
소스 전극(5), 드레인 전극(6) 및 제1 절연층(3) 위에 유기 반도체층(4)을 형성하는 것 외에는, 제1 실시 형태의 상기 공정 [A3]에서 설명한 방법과 마찬가지이다.
[C5] 제2 절연층 형성 공정
유기 반도체층(4) 위에 제2 절연층(7)을 형성하는 것 외에는, 제1 실시 형태의 상기 공정 [A1]에서 설명한 방법과 마찬가지이다.
이상과 같은 공정을 포함하는 제조 방법에 의해, 본 실시 형태의 박막 트랜지스터(1)를 얻을 수 있다.
<제4 실시 형태>
본 발명의 박막 트랜지스터(1) 및 그 제조 방법의 제4 실시 형태에 대하여, 상기 제1 실시 형태와의 상위점을 중심으로 설명하고, 마찬가지의 사항에 대해서는, 그 설명을 생략한다.
(1) 박막 트랜지스터
도 4는, 본 발명의 박막 트랜지스터의 제4 실시 형태를 도시한 도면이며, 박막 트랜지스터(1)의 개략 종단면도이다. 또한, 이하의 설명에서는, 도 4에서의 상측을 '위', 하측을 '아래'로 하여 설명한다.
본 실시 형태에 따른 박막 트랜지스터(1)는, 게이트 전극(2)이 소스 전극(5) 및 드레인 전극(6)보다도 기판(8) 측에 위치하고, 또한, 평면에서 보아, 유기 반도체층(4)과, 소스 전극(5) 및 드레인 전극(6)이 겹치는 부분이, 각 전극(5, 6)이 유기 반도체층(4)의 상측에서 접하는 구성의 박막 트랜지스터인 것 외에는, 상기 제1 실시 형태와 마찬가지이다.
즉, 도 4에 도시한 박막 트랜지스터(1)는, 게이트 전극(2)이, 소스 전극(5) 및 드레인 전극(6)보다도, 기판(8)에 대하여 가까이 있으며, 기판(8) 위에, 게이트 전극(2), 제1 절연층(3), 유기 반도체층(4), 소스 전극(5) 및 드레인 전극(6)과 제2 절연층(7)이, 이 순서로 적층된, 보텀 게이트·보텀 컨택트형의 구성을 이루는 박막 트랜지스터로 되어 있다.
이러한 구성의 박막 트랜지스터(1)에서도, 상기 제1 실시 형태에서 설명한 것과 마찬가지의 효과가 얻어진다.
(2) 박막 트랜지스터의 제조 방법
이와 같은 박막 트랜지스터(1)는, 예를 들면 다음과 같이 하여 제조할 수 있다.
도 4에 도시한 박막 트랜지스터(1)의 제조 방법은, 기판(8) 위에 게이트 전극(2)을 형성하는 공정 [D1]과, 기판(8) 및 게이트 전극(2) 위에 제1 절연층(3)을 형성하는 공정 [D2]와, 제1 절연층(3) 위에 유기 반도체층(4)을 형성하는 공정 [D3]과, 유기 반도체층(4) 위에 소스 전극(5) 및 드레인 전극(6)을 형성하는 공정 [D4]와, 소스 전극(5), 드레인 전극(6) 및 유기 반도체층(4) 위에 제2 절연층(7)을 형성하는 공정 [D5]를 갖고 있다. 이하, 이들 각 공정에 대하여, 순차적으로 설명한다.
[D1] 게이트 전극 형성 공정
기판(8) 위에 게이트 전극(2)을 형성하는 것 외에는, 제1 실시 형태의 상기 공정 [A5]에서 설명한 방법과 마찬가지이다.
[D2] 제1 절연층 형성 공정
기판(8) 및 게이트 전극(2) 위에 제1 절연층(3)을 형성하는 것 외에는, 제1 실시 형태의 상기 공정 [A4]에서 설명한 방법과 마찬가지이다.
[D3] 유기 반도체층 형성 공정
제1 절연층(3) 위에 유기 반도체층(4)를 형성하는 것 외에는, 제1 실시 형태의 상기 공정 [A3]에서 설명한 방법과 마찬가지이다.
[D4] 소스 전극 및 드레인 전극 형성 공정
유기 반도체층(4) 위에 소스 전극(5) 및 드레인 전극(6)을 형성하는 것 외에는, 제1 실시 형태의 상기 공정 [A2]에서 설명한 방법과 마찬가지이다.
[D5] 제2 절연층 형성 공정
소스 전극(5), 드레인 전극(6) 및 유기 반도체층(4) 위에 제2 절연층(7)을 형성하는 것 외에는, 제1 실시 형태의 상기 공정 [A1]에서 설명한 방법과 마찬가지이다.
이상과 같은 공정을 포함하는 제조 방법에 의해, 본 실시 형태의 박막 트랜지스터(1)를 얻을 수 있다.
<전기 광학 장치>
다음으로, 본 발명의 박막 트랜지스터를 구비하는 전기 광학 장치에 대하여 설명한다.
본 발명의 전기 광학 장치는, 전술한 전기 광학 소자를 박막 트랜지스터 위에 형성한 것이며, 예를 들면, 액정 표시 장치 등의 액정 장치, 유기 EL 표시 장치 등의 유기 EL 장치, 전기 영동 표시 장치 등을 들 수 있다.
이하, 본 발명의 박막 트랜지스터를 구비하는 전기 광학 장치를, 전기 영동 표시 장치를 일례로, 도면을 이용하여 설명한다.
(1) 전기 영동 표시 장치
도 5는, 전기 영동 표시 장치의 실시 형태를 나타내는 종단면도, 도 6은, 도 5에 도시한 전기 영동 표시 장치가 구비하는 액티브 매트릭스 장치의 구성을 나타내는 블록도이다.
도 5에 도시한 전기 영동 표시 장치(200)는, 기판(500) 위에 형성된 액티브 매트릭스 장치와, 이 액티브 매트릭스 장치에 전기적으로 접속된 전기 영동 표시부(400)로 구성되어 있다.
도 6에 도시한 바와 같이, 액티브 매트릭스 장치(300)는, 서로 직교하는 복수의 데이터선(301)과, 복수의 주사선(302)과, 이들 데이터선(301)과 주사선 (302)의 각 교점 부근에 형성된 박막 트랜지스터(1)를 갖고 있다.
그리고, 박막 트랜지스터(1)가 갖는 게이트 전극은 주사선(302)에, 소스 전극은 데이터선(301)에, 드레인 전극은 후술하는 화소 전극(개별 전극)(401)에, 각각 접속되어 있다.
도 5에 도시한 바와 같이, 전기 영동 표시부(400)는, 기판(500) 위에, 순차적으로 적층된, 화소 전극(401)과, 마이크로 캡슐(402)과, 투명 전극(공통 전극)(403) 및 투명 기판(404)을 갖고 있다.
그리고, 마이크로 캡슐(402)이 바인더재(405)에 의해, 화소 전극(401)과 투명 전극(403) 사이에 고정되어 있다.
화소 전극(401)은, 매트릭스 형상으로, 즉, 종횡으로 규칙 바르게 배열하도록 분할되어 있다.
각 캡슐(402) 내에는, 각각, 특성이 서로 다른 복수종의 전기 영동 입자, 본 실시 형태에서는, 전하 및 색(색상)이 서로 다른 2종의 전기 영동 입자(421, 422)를 포함하는 전기 영동 분산액(420)이 봉입되어 있다.
이와 같은 전기 영동 표시 장치(200)에서는, 1개 혹은 복수개의 주사선(302) 에 선택 신호(선택 전압)를 공급하면, 이 선택 신호(선택 전압)가 공급된 주사선(302)에 접속되어 있는 박막 트랜지스터(1)가 ON으로 된다.
이것에 의해, 이러한 박막 트랜지스터(1)에 접속되어 있는 데이터선(301)과 화소 전극(401)은, 실질적으로 도통한다. 이 때, 데이터선(301)에 원하는 데이터(전압)를 공급한 상태이면, 이 데이터(전압)는 화소 전극(401)에 공급된다.
이것에 의해, 화소 전극 401과 투명 전극(403) 사이에 전계가 생기고, 이 전계의 방향, 강도, 전기 영동 입자(421, 422)의 특성 등에 따라서, 전기 영동 입자(421, 422)는, 어느 하나의 전극을 향해서 전기 영동한다.
한편, 이 상태로부터, 주사선(302)에의 선택 신호(선택 전압)의 공급을 정지하면, 박막 트랜지스터(1)는 OFF로 되고, 이러한 박막 트랜지스터(1)에 접속되어 있는 데이터선(301)과 화소 전극(401)은 비도통 상태로 된다.
따라서, 주사선(302)에의 선택 신호의 공급 및 정지, 혹은, 데이터선(301)에의 데이터의 공급 및 정지를 적절히 조합하여 행함으로써, 전기 영동 표시 장치(200)의 표시면측(투명 기판(404)측)에, 원하는 화상(정보)을 표시시킬 수 있다.
특히, 본 실시 형태에 따른 전기 영동 표시 장치(200)에서는, 전기 영동 입자(421, 422)의 색을 서로 다르게 함으로써, 다계조의 화상을 표시하는 것이 가능하게 되어 있다.
또한, 본 실시 형태에 따른 전기 영동 표시 장치(200)는, 액티브 매트릭스 장치(300)를 가짐으로써, 특정한 주사선(302)에 접속된 박막 트랜지스터(1)를 선택적이고 확실하게 ON/OFF할 수 있으므로, 크로스토크의 문제가 생기기 어렵고, 또 한, 회로 동작의 고속화가 가능하기 때문에, 고품위의 화상(정보)을 얻을 수 있다.
또한, 본 실시 형태에 따른 전기 영동 표시 장치(200)는, 낮은 구동 전압에서 작동하기 때문에, 전력 절약화가 가능하다.
또한, 전술한 바와 같은 박막 트랜지스터(1)를 구비하는 액티브 매트릭스 장치가 조립된 전기 광학 장치는, 이와 같은 전기 영동 표시 장치(200)에의 적용에 한정되는 것이 아니며, 예를 들면, 액정 장치, 유기 또는 무기 EL 장치 등의 표시 장치, 혹은 발광 장치에 적용할 수도 있다.
<전자 기기>
이와 같은 전기 영동 표시 장치(200)는, 각종 전자 기기에 조립할 수 있다. 이하, 전기 영동 표시 장치(200)를 구비하는 본 발명의 전자 기기에 대하여 설명한다.
<<전자 페이퍼>>
우선, 본 발명의 전자 기기를 전자 페이퍼에 적용한 경우의 실시 형태에 대하여 설명한다.
도 7은, 본 발명의 전자 기기를 전자 페이퍼에 적용한 경우의 실시 형태를 나타내는 사시도이다.
이 도 7에 도시한 전자 페이퍼(600)는, 종이와 마찬가지의 질감 및 유연성을 갖는 리라이터블 시트로 구성되는 본체(601)와, 표시 유닛(602)를 구비하고 있다.
이와 같은 전자 페이퍼(600)에서는, 표시 유닛(602)이, 전술한 바와 같은 전 기 영동 표시 장치(200)로 구성되어 있다.
<<디스플레이>>
다음으로, 본 발명의 전자 기기를 디스플레이에 적용한 경우의 실시 형태에 대하여 설명한다.
도 8은, 본 발명의 전자 기기를 디스플레이에 적용한 경우의 실시 형태를 나타내는 도면이며, (a)는 단면도, (b)는 평면도이다.
이 도 8에 도시한 디스플레이(800)는, 본체부(801)와, 이 본체부(801)에 대하여 착탈 가능하게 설치된 전자 페이퍼(600)를 구비하고 있다. 또한, 이 전자 페이퍼(600)는, 전술한 바와 같은 구성, 즉, 도 7에 도시한 구성과 마찬가지의 것이다.
본체부(801)는, 그 측부(도면에서, 우측)에 전자 페이퍼(600)를 삽입 가능한 삽입구(805)가 형성되고, 또한, 내부에 2조의 반송 롤러쌍(802a, 802b)이 설치되어 있다. 전자 페이퍼(600)를, 삽입구(805)를 통해서 본체부(801) 내에 삽입하면, 전자 페이퍼(600)는, 반송 롤러쌍(802a, 802b)에 의해 협지된 상태에서 본체부(801)에 설치된다.
또한, 본체부(801)가 표시면측(아래 도면 (b)에서, 지면 바로 앞측)에는, 사각 형상의 구멍부(803)가 형성되고, 이 구멍부(803)에는, 투명 글래스판(804)이 감입되어 있다. 이것에 의해, 본체부(801)의 외부로부터, 본체부(801)에 설치된 상태의 전자 페이퍼(600)를 시인할 수 있다. 즉, 이 디스플레이(800)에서는, 본체부(801)에 설치된 상태의 전자 페이퍼(600)를, 투명 글래스판(804)에서 시인시킴으 로써 표시면을 구성하고 있다.
또한, 전자 페이퍼(600)의 삽입 방향 선단부(도면에서, 좌측)에는, 단자부(806)가 설치되어 있으며, 본체부(801)의 내부에는, 전자 페이퍼(600)를 본체부(801)에 설치한 상태에서 단자부(806)가 접속되는 소켓(807)이 설치되어 있다. 이 소켓(807)에는, 컨트롤러(808)와 조작부(809)가 전기적으로 접속되어 있다.
이와 같은 디스플레이(800)에서는, 전자 페이퍼(600)는, 본체부(801)에 착탈 가능하게 설치되어 있으며, 본체부(801)로부터 떼어낸 상태에서 휴대하여 사용할 수도 있다.
또한, 이와 같은 디스플레이(800)에서는, 전자 페이퍼(600)가, 전술한 바와 같은 전기 영동 표시 장치(200)로 구성되어 있다.
또한, 본 발명의 전자 기기는, 이상과 같은 것에 대한 적용에 한정되지 않고, 예를 들면, 텔레비전, 뷰파인더형, 모니터 직시형의 비디오 테이프 레코더, 카 내비게이션 장치, 페이저, 전자 수첩, 전자 계산기, 전자 신문, 워드 프로세서, 퍼스널 컴퓨터, 워크스테이션, 영상 전화, POS 단말기, 터치 패널을 구비한 기기 등을 예를 들 수 있으며, 이들 각종 전자 기기의 표시부에, 전기 영동 표시 장치(200)를 적용하는 것이 가능하다.
이상, 본 발명의 박막 트랜지스터, 전기 광학 장치 및 전자 기기에 대하여 설명하였지만, 본 발명은, 이들에 한정되는 것은 아니다.
예를 들면, 본 발명의 박막 트랜지스터, 전기 광학 장치 및 전자 기기의 각 부의 구성은, 마찬가지의 기능을 발휘할 수 있는 임의의 것으로 치환할 수 있고, 혹은, 임의의 구성의 것을 부가할 수도 있다.
또한, 본 발명의 박막 트랜지스터의 구성은, 상기 각 실시 형태 중, 2개이상을 조합한 구성이어도 된다.
1. 박막 트랜지스터의 제조
[실시예 1]
<1> 제2 절연층 형성 공정
폴리에틸렌나프탈레이트 기판(데이진 듀퐁필름사 제조; 테오넥스 Q65(등록 상표))을 이소프로필 알콜 용매로 10분간 초음파 세정하고, 표면의 탈지 처리를 행하였다.
다음으로, 폴리-p-크실렌막 형성 장치에 기판을 도입하고, 성막을 행하였다. 즉, 감압하(0.7Torr), 200℃의 온도로 설정한 기화로에, 아미노-p-크실렌 다이머를 도입하고, 가열 증발시켰다. 다음으로, 증발한 그들의 화합물을, 0.5Torr, 600℃로 가열한 분해로를 통하여 열 분해시키고, 래디컬 모노머를 발생시켰다. 그 후, 0.05Torr로 압력을 내리고, 실온(25℃)으로 설정한 증착실에, 발생한 래디컬 모노머를 도입하고, 증착실에 형성한 기판상에 0.1㎛/분의 성막 레이트로 증착시켜서, 막 두께 1μ의 폴리-(아미노)-p-크실렌으로 이루어지는 제2 절연층을 형성하였다.
<2> 소스 전극 및 드레인 전극 형성 공정
이 제2 절연층 위에, 밀착층으로서 Cr을 10㎚ 진공 증착하고, 계속해서 Au을 1000㎚ 진공 증착하였다. 이 Au/Cr막을 포토레지스트(도쿄오카공업사 제조, 「 TSMR8900」)를 이용하여, Au과 Cr의 포토에칭을 행함으로써, 채널 길이 50㎛, 채널 폭 200㎛의 소스 전극 및 드레인 전극의 형상으로 되도록 패터닝한 후, 레지스트를 박리하였다.
<3> 유기 반도체층 형성 공정
RF 파워 200W, 산소 유량 100sccm으로 설정한 플라즈마 처리 장치를 이용하여, 5분간 산소 플라즈마 처리를 실시하고, <2>에서 얻은 기판의 세정을 행하였다. 그 후, 상기 기판에, 폴리-9,9-디옥틸플루오렌-코-디티오펜(F8T2)의 1wt% 톨루엔 용액을, 스핀 코트법(2400rpm)에 의해 도포하였다. 60℃에서 10분간 건조하고, 막 두께 40㎚의 유기 반도체층을 형성하였다.
<4> 제1 절연층 형성 공정
유기 반도체층 위에, 폴리메틸메타아크릴레이트(PMMA)의 10wt% 아세트산 부틸 용액을 스핀 코트법(2400rpm)에 의해 도포한 후, 60℃에서 10분 건조하였다. 이것에 의해, 막 두께 1000㎚의 PMMA의 게이트 절연층을 형성하였다.
<5> 게이트 전극 형성 공정
제1 절연층 위의, 소스 전극과 드레인 전극 사이의 영역(채널 영역)에, 직경 10㎚의 금 미립자가 톨루엔 내에 분산된 금미립자 분산액(진공야금사 제조, 상품명 「퍼펙트 골드」)을 잉크제트법에 의해 도포한 후, 80℃에서 10분간 건조하고, 막 두께 1000㎚의 게이트 전극을 형성하였다.
이상의 공정에 의해, 제2 절연층이 폴리-(아미노)-p-크실렌으로 구성된 톱 게이트·보텀 컨택트형의 박막 트랜지스터를 얻었다.
[실시예 2]
실시예 1의 아미노-p-크실렌 다이머 대신에, 메틸아미노-p-크실렌 다이머를 이용한 것 이외에는, 상기 실시예 1과 마찬가지로 행하여, 제2 절연층이 폴리-(메틸 아미노)-p-크실렌으로 형성된 톱 게이트·보텀 컨택트형의 박막 트랜지스터를 얻었다.
[비교예]
실시예 1의 아미노-p-크실렌 다이머 대신에, p-크실렌 다이머를 이용한 것 이외에는, 상기 실시예 1과 마찬가지로 행하여, 제2 절연층이 폴리-p-크실렌으로 이루어지는 제2 절연층을 갖는 톱 게이트·보텀 컨택트형의 박막 트랜지스터를 얻었다.
2. 평가
상기 실시예 및 비교예에서 얻어진 박막 트랜지스터의 트랜스퍼 특성을, 반도체 파라미터 애널라이저(애질런트 테크놀로지사 제조: 4156C)를 이용하여 측정하였다. 측정 조건은, 드레인 전압을 -40V 인가하고, 게이트 전압을 +10V부터 -40V까지 스위프한 경우의 드레인 전류를 측정하였다. 그 결과를 표 1 및 도 9에 나타낸다. 또한, 표 1에서의 각 항목은, 이하에 기재하는 방법으로 구하였다.
(1) 오프 전류
얻어진 게이트 전압과 드레인 전류의 관계도(도 9)로부터, 게이트 전압이 0일 때의 전류를 구하였다.
(2) 온/오프비
게이트 전압이 0V일 때, 게이트 전압이 -40v일 때의 드레인 전류의 비로부터 구하였다.
(3) 이동도
드레인 전류의 1/2승을 종축, 게이트 전압을 횡축으로 취한 그래프의 직선의 절편으로부터 임계값 전압을 구하고, 또한 직선의 기울기로부터, 포화 영역에서의 트랜지스터의 이동도를 산출하였다.
| 제2 절연층 | 오프 전류 [A] | 온/오프비 | 이동도 [㎠/Vs] | 임계값 전압 [V] | |
| 실시예 1 | 폴리-(아미노)-p-크실렌 | 2×10-13 | 5×105 | 2×10-2 | -2 |
| 실시예 2 | 폴리-(메틸아미노)-p-크실렌 | 5×10-11 | 4×103 | 3×10-2 | -2 |
| 비교예 | 폴리-p-크실렌 | 7×10-10 | 4×102 | 5×10-2 | +1 |
표 1 및 도 9에 도시한 바와 같이, 어느 실시예에서도 비교예와 비교하여, 오프 전류, 온/오프비, 이동도 및 임계값 전압 중 어느 것이나 양호한 결과이며, 고성능이며 신뢰성이 높은 트랜지스터를 얻을 수 있었다. 특히, 실시예 1, 2에서는 그 효과가 현저하였다.
도 1은 본 발명의 박막 트랜지스터의 제1 실시 형태를 나타내는 종단면 도.
도 2는 본 발명의 박막 트랜지스터의 제2 실시 형태를 나타내는 종단면도.
도 3은 본 발명의 박막 트랜지스터의 제3 실시 형태를 나타내는 종단면도.
도 4는 본 발명의 박막 트랜지스터의 제4 실시 형태를 나타내는 종단면도.
도 5는 전기 영동 표시 장치의 실시 형태를 나타내는 종단면도.
도 6은 도 5에 도시한 전기 영동 표시 장치가 구비하는 액티브 매트릭스 장치의 구성을 나타내는 블록도.
도 7은 본 발명의 전자 기기를 전자 페이퍼에 적용한 경우의 실시 형태를 나타내는 사시도.
도 8은 본 발명의 전자 기기를 디스플레이에 적용한 경우의 실시 형태를 나타내는 도면.
도 9는 각 실시예 및 비교예의 박막 트랜지스터에서 측정된 게이트 전압과, 드레인 전류와의 관계를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1: 박막 트랜지스터
2: 게이트 전극
3: 제1 절연층
4: 유기 반도체층
5: 소스 전극
6: 드레인 전극
7: 제2 절연층
8: 기판
200: 전기 영동 표시 장치
300: 액티브 매트릭스 장치
301: 데이터선
302: 주사선
400: 전기 영동 표시부
401: 화소 전극
402: 마이크로 캡슐
420: 전기 영동 분산액
421, 422: 전기 영동 입자
403: 투명 전극
404: 투명 기판
405: 바인더재
500: 기판
600: 전자 페이퍼
601: 본체
602: 표시 유닛
800: 디스플레이
801: 본체부
802a, 802b: 반송 롤러쌍
803: 구멍부
804: 투명 글래스판
805: 삽입구
806: 단자부
807: 소켓
808: 컨트롤러
809: 조작부
Claims (16)
- 서로 이격하여 배치된 소스 전극 및 드레인 전극과,상기 소스 전극 및 드레인 전극 사이에, 이들을 접속하도록 형성된 유기 반도체층과,상기 유기 반도체층의 한쪽의 면측에 형성된 제１ 절연층과,상기 유기 반도체층, 상기 소스 전극 및 상기 드레인 전극에 대하여, 상기 제１ 절연층을 개재하여 형성된 게이트 전극과,상기 유기 반도체층, 상기 소스 전극 및 상기 드레인 전극에 대하여, 상기 제１ 절연층과 반대측에 형성된 제2 절연층을 갖고，상기 유기 반도체층이 ｐ형의 반도체 특성을 갖는 유기 반도체 재료를 함유하며, 또한, 상기 제2 절연층이 하기 화학식 1로 표현되는 화합물을 함유하고, 이것에 의해，상기 유기 반도체층에 대하여 상기 제2 절연층으로부터 전자가 부여되도록 구성한 것을 특징으로 하는 박막 트랜지스터.<화학식 1>
[화학식 1에서, R1 및 R2는, 각각 독립적으로, 치환 또는 무치환의 알킬렌기를 나타내고, X1, X2, X3 및 X4는 수소 원자 또는 전자 공여성기를 나타내며, n은 100 내지 100000을 나타낸다. 단，X1, X2, X3 및 X4 중 적어도 1개는 전자 공여성기임.] - 제1항에 있어서,상기 알킬렌기는, 탄소수 1 내지 20의 알킬렌기인 박막 트랜지스터.
- 제1항 또는 제2항에 있어서,기 X1, 기 X2, 기 X3 및 기 X4는, 그 중 어느 2개가 상기 전자 공여성기인 박막 트랜지스터.
- 제1항에 있어서,상기 화학식 １의 화합물로서, 상기 기 X1, 기 X2, 기 X3 및 기 X4의 조합이 서로 다른 것을 2종 이상 함유하는 박막 트랜지스터.
- 제1항에 있어서,상기 전자 공여성기는, 아미노기를 갖는 기인 박막 트랜지스터.
- 제1항에 있어서,상기 p형의 반도체 특성을 갖는 유기 반도체 재료는, 티오펜계 재료인 박막 트랜지스터.
- 제1항에 있어서,상기 화학식 1의 화합물은, 그 중량 평균 분자량이 1만 내지 100만인 박막 트랜지스터.
- 제1항에 있어서,상기 화학식 １의 화합물로서, 하기 화학식 2로 표현되는 폴리-(아미노)-p-크실렌 및 하기 화학식 3으로 표현되는 폴리-(메틸아미노)-p-크실렌 중 적어도 1종을 함유하는 박막 트랜지스터.<화학식 2>
<화학식 3>
[각 화학식에서, n은 100 내지 100000을 나타냄] - 제1항에 있어서,상기 제2 절연층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 유기 반도체층과, 상기 제１ 절연층과, 상기 게이트 전극은, 기판상에 형성되어 있으며,상기 게이트 전극은, 상기 소스 전극 및 드레인 전극보다도, 상기 기판에 대하여 멀리 있는 박막 트랜지스터.
- 제9항에 있어서,상기 기판상에, 상기 제2 절연층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 유기 반도체층과, 상기 제1 절연층과, 상기 게이트 전극이, 이 순서로 적층하여 형성되는 박막 트랜지스터.
- 제9항에 있어서,상기 기판상에, 상기 제2 절연층과, 상기 유기 반도체층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 제１ 절연층과, 상기 게이트 전극이, 이 순서로 적층하여 형성되는 박막 트랜지스터.
- 제1항에 있어서,상기 제2 절연층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 유기 반도체층과, 상기 제１ 절연층과, 상기 게이트 전극은, 기판상에 형성되어 있으며,상기 게이트 전극은, 상기 소스 전극 및 드레인 전극보다도, 상기 기판에 대하여 가까이에 있는 박막 트랜지스터.
- 제12항에 있어서,상기 기판상에, 상기 게이트 전극과, 상기 제１ 절연층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 유기 반도체층과, 상기 제2 절연층이, 이 순서로 적층하여 형성되는 박막 트랜지스터.
- 제12항에 있어서,상기 기판상에, 상기 게이트 전극과, 상기 제１ 절연층과, 상기 유기 반도체층과, 상기 소스 전극 및 상기 드레인 전극과, 상기 제2 절연층이, 이 순서로 적층하여 형성되는 박막 트랜지스터.
- 제1항의 박막 트랜지스터를 구비하는 것을 특징으로 하는 전기 광학 장치.
- 제15항의 전기 광학 장치를 구비하는 것을 특징으로 하는 전자 기기.
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